JPH087949B2 - 書込回路 - Google Patents
書込回路Info
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- JPH087949B2 JPH087949B2 JP62088850A JP8885087A JPH087949B2 JP H087949 B2 JPH087949 B2 JP H087949B2 JP 62088850 A JP62088850 A JP 62088850A JP 8885087 A JP8885087 A JP 8885087A JP H087949 B2 JPH087949 B2 JP H087949B2
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- Japan
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は書込回路に関し、特に書込時のデータ誤まり
検出を改善した書込回路に関する。
検出を改善した書込回路に関する。
〔従来の技術〕 従来、磁気ディスク装置などの磁気記録装置におい
て、デジタルデータの記録媒体への書込は第４図のよう
に行われていた。第４図に示すデータ書込概略図におい
て、計算機101から転送された書込データはパリティビ
ットが付加された１バイト単位からなっている。この書
込データは制御装置102のパラレル−シリアル変換器104
でパリティビットを除いた１ビットシリアルデータに変
換され、変調回路105に送られる。変調回路105では、こ
れらシリアルデータをMFM等のRLL符号語に変換する。変
換されたデータ５は次いで、記録タイミング補正回路10
6によって、データ読出時に発生するパターンピークシ
フトに対する補正がなされる。補正後の書込データ７
は、データ入出力回路42,110を介して磁気ディスク装置
103へ送られ、読出／書込回路107,磁気ヘッド108を通し
て記録媒体に記録さるようになっている。
て、デジタルデータの記録媒体への書込は第４図のよう
に行われていた。第４図に示すデータ書込概略図におい
て、計算機101から転送された書込データはパリティビ
ットが付加された１バイト単位からなっている。この書
込データは制御装置102のパラレル−シリアル変換器104
でパリティビットを除いた１ビットシリアルデータに変
換され、変調回路105に送られる。変調回路105では、こ
れらシリアルデータをMFM等のRLL符号語に変換する。変
換されたデータ５は次いで、記録タイミング補正回路10
6によって、データ読出時に発生するパターンピークシ
フトに対する補正がなされる。補正後の書込データ７
は、データ入出力回路42,110を介して磁気ディスク装置
103へ送られ、読出／書込回路107,磁気ヘッド108を通し
て記録媒体に記録さるようになっている。
一方、データ読出時には、記録媒体に記録されたデー
タは磁気ヘッド108,読出／書込回路107により読出され
た後、データ入出力回路110,42を通り、読出回路111へ
送られる。読出回路111では、位相同期、データ弁別、
符号語の逆変換、シリアル−パラレル変換等の処理がな
される。そして、１バイト単位の読出データは計算機10
1へ転送されるようになっている。
タは磁気ヘッド108,読出／書込回路107により読出され
た後、データ入出力回路110,42を通り、読出回路111へ
送られる。読出回路111では、位相同期、データ弁別、
符号語の逆変換、シリアル−パラレル変換等の処理がな
される。そして、１バイト単位の読出データは計算機10
1へ転送されるようになっている。
ここで、記録タイミング補正回路106として、例えば
特開昭59-77607号に知られている。これは、高密度記録
時に生ずるパターンピークシフト、すなわち、記録媒体
に記録されたデータの磁化反転位置が再生時に磁化反転
間隔の長い方向にずれるのを考慮したものである。この
ため、第５図に示すように、シフトレジスタ１とパター
ン識別回路2,及びタイミング補正回路３から構成するこ
とにより、シフト方向及びシフト量を識別して、これに
応じて記録媒体に対する記録タイミングを、シフトを打
ち消すように補正するものである。
特開昭59-77607号に知られている。これは、高密度記録
時に生ずるパターンピークシフト、すなわち、記録媒体
に記録されたデータの磁化反転位置が再生時に磁化反転
間隔の長い方向にずれるのを考慮したものである。この
ため、第５図に示すように、シフトレジスタ１とパター
ン識別回路2,及びタイミング補正回路３から構成するこ
とにより、シフト方向及びシフト量を識別して、これに
応じて記録媒体に対する記録タイミングを、シフトを打
ち消すように補正するものである。
また、磁気ディスク装置の書込動作では、磁気テープ
装置の様にリードアフターライト機能がない。このた
め、前記したパリティビットがない部分の回路の故障に
よって誤ったデータを記録しない様にする必要がある。
そこで、パラレル−シリアル回路104、変調回路105、記
録タイミング補正回路106のシフトレジスタ１では、例
えば特開昭61-68778号記載のように、入力データと出力
データの“1"の数を各々計数し、書込動作終了後、“1"
の数の一致を比較することにより、書込が正しく行われ
たかどうかの検出を行っていた。
装置の様にリードアフターライト機能がない。このた
め、前記したパリティビットがない部分の回路の故障に
よって誤ったデータを記録しない様にする必要がある。
そこで、パラレル−シリアル回路104、変調回路105、記
録タイミング補正回路106のシフトレジスタ１では、例
えば特開昭61-68778号記載のように、入力データと出力
データの“1"の数を各々計数し、書込動作終了後、“1"
の数の一致を比較することにより、書込が正しく行われ
たかどうかの検出を行っていた。
上記従来技術は、パラレル−シリアル回路や変調回路
さらには記録タイミング補正回路中のシフトレジスタに
おいて生じた回路故障等による書込エラーの検出が可能
となっている。
さらには記録タイミング補正回路中のシフトレジスタに
おいて生じた回路故障等による書込エラーの検出が可能
となっている。
しかし、記録タイミング補正回路を構成するパターン
識別回路やタイミング補正回路における故障、データ入
出力回路の故障、書込データ用ケーブルの断線あるいは
ショート、さらにはIC化した場合の交流特性不良による
書込タイミングのずれ等に起因する書込エラーについて
は検出することが出来なかった。そして、故障の検出自
体が不可能であるため、診断プログラムの実行による予
防保守や書込回路の故障時の原因究明も困難であるとい
う問題点があった。
識別回路やタイミング補正回路における故障、データ入
出力回路の故障、書込データ用ケーブルの断線あるいは
ショート、さらにはIC化した場合の交流特性不良による
書込タイミングのずれ等に起因する書込エラーについて
は検出することが出来なかった。そして、故障の検出自
体が不可能であるため、診断プログラムの実行による予
防保守や書込回路の故障時の原因究明も困難であるとい
う問題点があった。
本発明の目的は、タイミング補正回路及びデータ入出
力回路における誤動作を検出可能な書込回路を提供する
ことにある。
力回路における誤動作を検出可能な書込回路を提供する
ことにある。
上記目的は、シフトレジスタを備え記録媒体に対する
記録タイミングを変えるタイミング補正手段を有する記
録タイミング補正回路と、この記録タイミング補正回路
及び記録媒体の間にあって記録データを転送するデータ
入出力回路と、このデータ入出力回路の出力をシフトレ
ジスタの出力と比較する書込補償回路とから成る書込回
路により達成される。
記録タイミングを変えるタイミング補正手段を有する記
録タイミング補正回路と、この記録タイミング補正回路
及び記録媒体の間にあって記録データを転送するデータ
入出力回路と、このデータ入出力回路の出力をシフトレ
ジスタの出力と比較する書込補償回路とから成る書込回
路により達成される。
記録タイミング補正回路のシフトレジスタを構成する
フリップフロップ回路の１つの出力と、書込時のデータ
入出力回路の読出データ出力を常に比較し、タイミング
補正回路にセットするクロックタイミングを用いてエラ
ーレジスタにセットすることにより、故障の検出が可能
となる。上記した信号の各タイミングはデータ出力を基
準とし、同じタイミングとなるフリップフロップの出力
がシフトレジスタを構成するフリップフロップの中から
比較すべきタイミングを、タイミング補正回路にセット
するクロックタイミングを遅延させることにより決定す
る。
フリップフロップ回路の１つの出力と、書込時のデータ
入出力回路の読出データ出力を常に比較し、タイミング
補正回路にセットするクロックタイミングを用いてエラ
ーレジスタにセットすることにより、故障の検出が可能
となる。上記した信号の各タイミングはデータ出力を基
準とし、同じタイミングとなるフリップフロップの出力
がシフトレジスタを構成するフリップフロップの中から
比較すべきタイミングを、タイミング補正回路にセット
するクロックタイミングを遅延させることにより決定す
る。
以下、本発明の一実施例を図面により説明する。尚、
同一箇所には同一符号を付してある。
同一箇所には同一符号を付してある。
第１図は本発明の一実施例である書込回路の構成を示
している。この書込回路は、書込データ５を入力とし、
入力とした書込データ５のビットを、クロック４が与え
られるごとにシフトするシフトレジスタ１と、このシフ
トレジスタ１にセットされたデータ入力５の所定のビッ
トを検出し、検出したビットの状態（“1"または“0"）
の条件をとることにより、特定位置の書込ビットが、例
えばパターンピークシフトが発生するパターンかどうか
を識別するパターン識別回路２と、このパターン識別回
路２の識別結果に基づいてそれぞれのビットの記録タイ
ミングを制御するタイミング補正回路３と、書込時にタ
イミング補正回路３から出力された書込データを磁気デ
ィスク装置103へ送出するとともにこの書込データを書
込補償回路８へ戻すデータ入出力回路42と、シフトレジ
スタ１にセットされたデータ入力５とデータ入出力回路
42から戻される書込データとを比較する書込補償回路８
に大別することができる。そして、シフトレジスタ１は
フリップフロップ（以下FFという）12乃至FF18から成
り、パターン識別回路２はシフトレジスタ１のビット状
態を入力とし、そのビット状態に応じて記録タイミング
別に“1"を出力する様に組合わされたアンド回路21乃至
24で構成されている。更に、タイミング補正回路３は、
パターン識別回路２からの出力に応じてタイミングを変
えるための遅延素子31乃至33と、FF36乃至39及びオア回
路45とから構成されている。また、書込補償回路８は、
シフトレジスタ１のビット状態とデータ入出力回路42の
出力状態とを入力とするイクスクルシブオア回路35と、
遅延素子34と、アンド回路25と、FF40とから構成されて
いる。
している。この書込回路は、書込データ５を入力とし、
入力とした書込データ５のビットを、クロック４が与え
られるごとにシフトするシフトレジスタ１と、このシフ
トレジスタ１にセットされたデータ入力５の所定のビッ
トを検出し、検出したビットの状態（“1"または“0"）
の条件をとることにより、特定位置の書込ビットが、例
えばパターンピークシフトが発生するパターンかどうか
を識別するパターン識別回路２と、このパターン識別回
路２の識別結果に基づいてそれぞれのビットの記録タイ
ミングを制御するタイミング補正回路３と、書込時にタ
イミング補正回路３から出力された書込データを磁気デ
ィスク装置103へ送出するとともにこの書込データを書
込補償回路８へ戻すデータ入出力回路42と、シフトレジ
スタ１にセットされたデータ入力５とデータ入出力回路
42から戻される書込データとを比較する書込補償回路８
に大別することができる。そして、シフトレジスタ１は
フリップフロップ（以下FFという）12乃至FF18から成
り、パターン識別回路２はシフトレジスタ１のビット状
態を入力とし、そのビット状態に応じて記録タイミング
別に“1"を出力する様に組合わされたアンド回路21乃至
24で構成されている。更に、タイミング補正回路３は、
パターン識別回路２からの出力に応じてタイミングを変
えるための遅延素子31乃至33と、FF36乃至39及びオア回
路45とから構成されている。また、書込補償回路８は、
シフトレジスタ１のビット状態とデータ入出力回路42の
出力状態とを入力とするイクスクルシブオア回路35と、
遅延素子34と、アンド回路25と、FF40とから構成されて
いる。
次に、このように構成した書込回路の動作を第１図及
び第３図により説明する。まず、変調回路105の出力で
あるデータ入力５は、クロック４のタイミングでFF18か
ら順次FF12へシフトされる。FF12及びFF15が“1"でFF18
が“0"の場合、アンド回路21の出力はクロック６のタイ
ミングでFF36にセットされる。クロック６は遅延素子31
乃至34を通してタイミングが順次遅れたクロック6a,6b,
6c,6dを得る。ここで、遅延素子31乃至33の各値は、ク
ロック４及びクロック６の周期Ｔの５〜30％程度であ
る。クロック6aを通常タイミングＮとすると、クロック
６は早いタイミングＥとなり、クロック6b及び6cはそれ
ぞれ遅いタイミングＬ及びLLとなる。FF15が“1"、FF12
及びFF18が“0"の場合、アンド回路22の出力はクロック
6aのタイミングでFF37にセットされる。FF12,FF15及びF
F18が“1"の場合、アンド回路23の出力はクロック6bの
タイミングでFF38にセットされる。また、FF15及びFF18
が“1"、FF12が“0"の場合、アンド回路24の出力はクロ
ック6cのタイミングでFF39にセットされる。前記各FF36
乃至39にセットされたFF15の出力はオア回路45を通し
て、双方向性を有するデータ入出力回路42の書込時の入
力データ７となる。
び第３図により説明する。まず、変調回路105の出力で
あるデータ入力５は、クロック４のタイミングでFF18か
ら順次FF12へシフトされる。FF12及びFF15が“1"でFF18
が“0"の場合、アンド回路21の出力はクロック６のタイ
ミングでFF36にセットされる。クロック６は遅延素子31
乃至34を通してタイミングが順次遅れたクロック6a,6b,
6c,6dを得る。ここで、遅延素子31乃至33の各値は、ク
ロック４及びクロック６の周期Ｔの５〜30％程度であ
る。クロック6aを通常タイミングＮとすると、クロック
６は早いタイミングＥとなり、クロック6b及び6cはそれ
ぞれ遅いタイミングＬ及びLLとなる。FF15が“1"、FF12
及びFF18が“0"の場合、アンド回路22の出力はクロック
6aのタイミングでFF37にセットされる。FF12,FF15及びF
F18が“1"の場合、アンド回路23の出力はクロック6bの
タイミングでFF38にセットされる。また、FF15及びFF18
が“1"、FF12が“0"の場合、アンド回路24の出力はクロ
ック6cのタイミングでFF39にセットされる。前記各FF36
乃至39にセットされたFF15の出力はオア回路45を通し
て、双方向性を有するデータ入出力回路42の書込時の入
力データ７となる。
第２図はデータ入出力回路42の詳細を示している。書
込時、書込制御信号44は−Ｖになるため、DRV（ドライ
バ）によい差動化された入力データ７はTr1,Tr2を経て
書込データ41となり、書込／読出回路107を通して記録
媒体109に記録される。他方、書込データ41はTr3,Tr4を
経て書込時の読出データ出力43を得ることができる。こ
の読出データ出力43は、FF14の出力とともにイクスクル
シブオア回路35の入力となって比較され、遅延素子34の
出力であるクロック6dのタイミングでアンド回路25を通
してエラーレジスタ40にセットされる。クロック6dのタ
イミングで読出データ出力43とFF14の出力の内容が不一
致であれば、エラーレジスタ40の出力であるエラー出力
10がセットされる。このエラー出力がセットされると、
書込動作不良は計算機101などの上位機種へ報告され
る。尚、エラー出力10はリセット信号９が出るまで保持
される。
込時、書込制御信号44は−Ｖになるため、DRV（ドライ
バ）によい差動化された入力データ７はTr1,Tr2を経て
書込データ41となり、書込／読出回路107を通して記録
媒体109に記録される。他方、書込データ41はTr3,Tr4を
経て書込時の読出データ出力43を得ることができる。こ
の読出データ出力43は、FF14の出力とともにイクスクル
シブオア回路35の入力となって比較され、遅延素子34の
出力であるクロック6dのタイミングでアンド回路25を通
してエラーレジスタ40にセットされる。クロック6dのタ
イミングで読出データ出力43とFF14の出力の内容が不一
致であれば、エラーレジスタ40の出力であるエラー出力
10がセットされる。このエラー出力がセットされると、
書込動作不良は計算機101などの上位機種へ報告され
る。尚、エラー出力10はリセット信号９が出るまで保持
される。
本発明によれば、記録タイミング補正回路に起因する
書込不良の検出と同時に入出力回路に起因する書込不良
を検出することが出来るので、書込回路の信頼性を大巾
に向上することができる。また、書込データ用ケーブル
の断線やショートによる書込不良の場合には、該当部分
の交換等を行えばよいのでメインテナンス効率も優れて
いる。
書込不良の検出と同時に入出力回路に起因する書込不良
を検出することが出来るので、書込回路の信頼性を大巾
に向上することができる。また、書込データ用ケーブル
の断線やショートによる書込不良の場合には、該当部分
の交換等を行えばよいのでメインテナンス効率も優れて
いる。
第１図は本発明の一実施例に係る書込回路の概略構成を
示す構成図、第２図はデータ入出力回路の一実施例を示
す構成図、第３図は第１図に示す書込回路の動作説明
図、第４図は従来の計算機システムの磁気ディスク装置
のデータ書込概略図、第５図は従来の記録タイミングを
補正した書込回路の概略構成を示す構成図である。 １……シフトレジスタ、２……パターン識別回路、３…
…タイミング補正回路、８……書込補償回路、12〜18,3
6〜39……フリップフロップ、21〜25……アンド回路、3
1〜34……遅延素子、35……イクスクルシブオア回路、4
0……エラーレジスタ、42……データ入出力回路、106…
…記録タイミング補正回路、109……記録媒体。
示す構成図、第２図はデータ入出力回路の一実施例を示
す構成図、第３図は第１図に示す書込回路の動作説明
図、第４図は従来の計算機システムの磁気ディスク装置
のデータ書込概略図、第５図は従来の記録タイミングを
補正した書込回路の概略構成を示す構成図である。 １……シフトレジスタ、２……パターン識別回路、３…
…タイミング補正回路、８……書込補償回路、12〜18,3
6〜39……フリップフロップ、21〜25……アンド回路、3
1〜34……遅延素子、35……イクスクルシブオア回路、4
0……エラーレジスタ、42……データ入出力回路、106…
…記録タイミング補正回路、109……記録媒体。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 桜井 昇 神奈川県小田原市国府津2880番地 株式会 社日立製作所小田原工場内 (56)参考文献 特開 昭61−68778（ＪＰ，Ａ) 特開 昭50−159937（ＪＰ，Ａ) 特開 昭58−102315（ＪＰ，Ａ)
Claims (1)
- 【請求項１】入力した書込データのビットを、クロック
のタイミングによりシフトするシフトレジスタと、この
シフトレジスタにセットされたデータ中のビットにより
記録後再生の際に生じるシフトパターンを識別し、識別
したパターンとともに書込データを出力するシフトパタ
ーン識別回路と、クロックを遅延させる遅延手段とを有
し、前記遅延手段から出力されるクロックによって、前
記識別したパターンに基づいて各々の前記書込データを
出力するタイミングを制御するタイミング補正回路と、
書込時に前記タイミング補正回路から出力された前記書
込データを磁気記録装置に送出するとともに前記書込デ
ータを戻す双方向性のデータ入出力回路と、このデータ
入出力回路からの戻りの書込データ及び前記シフトレジ
スタのうち、セットされるタイミングが戻りの書込デー
タにほぼ等しい前記シフトレジスタにセットされた入力
データを入力して比較する手段、比較結果がセットされ
るエラーレジスタ、及び前記タイミング補正回路の前記
遅延手段から出力されるクロックを遅延させることによ
って前記エラーレジスタがセットされるタイミングを決
定する手段とを有する書込補償回路とを有する書込回路
であって、前記戻りの書込データと前記入力データとが
前記書込補償回路によって常に比較され、前記比較結果
は不一致のとき前記比較結果がエラーレジスタにセット
されることを特徴とする書込回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088850A JPH087949B2 (ja) | 1987-04-13 | 1987-04-13 | 書込回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088850A JPH087949B2 (ja) | 1987-04-13 | 1987-04-13 | 書込回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63255875A JPS63255875A (ja) | 1988-10-24 |
| JPH087949B2 true JPH087949B2 (ja) | 1996-01-29 |
Family
ID=13954456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62088850A Expired - Lifetime JPH087949B2 (ja) | 1987-04-13 | 1987-04-13 | 書込回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH087949B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50159937A (ja) * | 1974-06-16 | 1975-12-24 | ||
| JPS58102315A (ja) * | 1981-12-15 | 1983-06-17 | Fujitsu Ltd | 書込み補正回路の故障診断方式 |
| JPS6168778A (ja) * | 1984-09-12 | 1986-04-09 | Hitachi Ltd | 磁気デイスク装置 |
-
1987
- 1987-04-13 JP JP62088850A patent/JPH087949B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63255875A (ja) | 1988-10-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| S531 | Written request for registration of change of domicile |
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