JPH088279B2 - フィルムキャリア製造用のフィルム材およびフィルムキャリアの製造方法 - Google Patents

フィルムキャリア製造用のフィルム材およびフィルムキャリアの製造方法

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JPH088279B2
JPH088279B2 JP1259201A JP25920189A JPH088279B2 JP H088279 B2 JPH088279 B2 JP H088279B2 JP 1259201 A JP1259201 A JP 1259201A JP 25920189 A JP25920189 A JP 25920189A JP H088279 B2 JPH088279 B2 JP H088279B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、フィルムキャリア製造用のフィルム材お
よびフィルムキャリアの製造方法に関し、半導体チップ
を搭載するためのフィルムキャリアを製造する際の素材
となるフィルム材、および、このフィルム材を用いてフ
ィルムキャリアを製造する方法に関するものである。
〔従来の技術〕
ICやLSI等の半導体チップのパッケージ構造として、
フィルムキャリア方式と呼ばれるものがある。これは、
フィルムテープ上にCu箔等の導体金属層を形成し、この
導体金属層をエッチングすることによってリードパター
ンを形成してフィルムキャリアを製造し、このフィルム
キャリア上のリードパターンに半導体チップをボンディ
ング接続した後、個々のリードパターン毎にフィルムキ
ャリアを打ち抜き分離して、半導体チップが搭載された
フィルムキャリアチップを得る方法である。
第4図および第5図は、代表的なフィルムキャリアチ
ップの構造を示しており、まず、第4図は、半導体チッ
プとフィルムキャリアのリードパターンとの接続をボン
ディグワイヤで行うボンディングワイヤ式のフィルムキ
ャリアチップを示している。ボリイミド樹脂などからな
るフィルム10には、Cu等の導体金属層からなるリードパ
ターン20が所定のパターン状に形成されている。半導体
チップ30は、フィルム10にハンダ等で搭載固定された
後、各電極とリードパターン20がボンディングワイヤ40
で電気的に接続されている。半導体チップ30の周辺は封
止樹脂50で覆われている。
つぎに、第5図は、半導体チップとフィルムキャリア
のリードパターンとの接続をバンプで行うバンプ式のフ
ィルムキャリアチップを示している。前記第4図の構造
との相違点は、リードパターン20が半導体チップ30の下
面の各電極位置まで延長されており、延長されたリード
パターン20の上に、Auやハンダからなるバンプ70を介し
て、リードパターン20と各電極とを電気的に接続すると
ともに、半導体チップ30自体をフィルム10に固定してい
る。
両者を比較すると、ワイヤボンディング式の場合は、
半導体チップ30の個々の電極とリードパターン20をボン
ディングワイヤ40でいちいち接続する手間が掛かるとと
もに、ワイヤボンディング作業を行うには、電極同士の
間隔を充分に取る必要があるため、電極間隔および半導
体チップ30全体の平面寸法が大きくなるという問題があ
る。また、ボンディングワイヤ40が半導体チップ30の表
面に突出した形になるので、このボンディングワイヤ40
全体を完全に覆うには封止樹脂50の外形も大きくなり、
フィルムキャリアチップ全体の嵩寸法が大きくなるとい
う欠点があった。
これに対し、バンプ式の場合は、半導体チップ30の電
極とリードパターン20の間にバンプ70を挟んだまま、一
括して加熱および加圧することによって、一度で全ての
接続が行え、極めて能率的である。また、電極同士の間
隔が狭くても接続可能であるので、電極間隔すなわち半
導体チップ30の面積を小さくすることができる。バンプ
70は半導体チップ30の裏面に隠れているとともに、わず
かな厚みしかないので、厚み方向にも薄くなる。その結
果、フィルムキャリアチップ全体の寸法を小さくするこ
とができる。
以上のような理由で、バンプ式のほうがワイヤボンデ
ィング式よりも優れているとして、広く利用されてい
る。
〔発明が解決しようとする課題〕
ところが、バンプ式のフィルムキャリアチップは、半
導体チップ30の電極配置に対する融通性がないという欠
点があった。
すなわち、フィルムキャリアチップのリードパターン
20の内、配線基板等の外部回路への接続を行うアウター
リード部21については、一定の規格寸法に合わせておけ
ば、色々な実装形態にそのまま利用できる。しかし、半
導体チップ30の電極配置は、個々の半導体チップ30によ
って全く違うので、リードパターン20のインナーリード
部22については、半導体チップ30の電極配置すなわちバ
ンプ70の配置に合わせて形成しておかなければならな
い。
そのため、一定パターンのインナーリード部22を有す
るリードパターン20を備えたフィルム10、すなわちフィ
ルムキャリアでは、電極配置の異なる半導体チップ30の
搭載用には利用できず、半導体チップ30の電極配置が変
わる毎に、形成パターンの異なるリードパターン20を備
えたフィルムキャリアを製造しなければならない。そし
て、リードパターン20の形成パターンが変わると、それ
ぞれのパターン毎に、エッチング用のマスクや型を準備
しなければならず、装置コストが増大するとともに、パ
ターン変更の度に、装置の段取りを変えなければなら
ず、作業時間も掛かるという問題があった。
特に、近年は、半導体チップの電極数が益々増加する
とともに、多品種少量生産化が進行しており、品種変更
の度に、エッチング用のマスクを製造する等の長時間の
リードタイムを設定したり、イニシャルコストが増大す
るのは極めて大きな問題であった。
そこで、この発明の課題は、半導体チップの小型化や
搭載作業の能率化等に好適なバンプ式のフィルムキャリ
アチップを製造するためのフィルムキャリアにおいて、
半導体チップの電極配置の変更に容易に対応することの
できるフィルムキャリアを製造するためのフィルム材を
提供することにある。また、上記フィルム材を用いるフ
ィルムキャリアの製造方法を提供することにある。
〔課題を解決するための手段〕
上記課題を解決する、この発明のうち、請求項1記載
のフィルムキャリア製造用のフィルム材は、フィルム上
に形成されたリードパターンのインナーリード部に、前
記フィルム上に搭載される半導体チップの各電極がバン
プを介して接続されてなるフィルムキャリアを製造する
ためのフィルム材であって、前記フィルム上の導体金属
層からパターン形成によって形成されるリードパターン
のうち、搭載する半導体チップの電極配置によってパタ
ーンが変わらないアウターリード部は予めパターン形成
されているが、搭載する半導体チップの電極配置によっ
てパターンが変わるインナーリード部はパターン形成さ
れず導体金属層のままで残されている。
請求項2記載のフィルムキャリアの製造方法は、フィ
ルム上に搭載する半導体チップの各電極を、前記フィル
ム上に形成されたリードパターンのインナーリード部に
バンプを介して接続するフィルムキャリアの製造方法で
あって、フィルム上の導体金属層からパターン形成によ
って形成されるリードパターンのうち、搭載する半導体
チップの電極配置によってパターンが変わらないアウタ
ーリード部は予めパターン形成されているが、搭載する
半導体チップの電極配置によってパターンが変わるイン
ナーリード部はパターン形成されず導体金属層のままで
残されているフィルムキャリア製造用のフィルム材を用
い、このフィルム材に対し、搭載する半導体チップの電
極配置に合わせて、レーザー加工でインナーリード部の
パターン形成を行う。
フィルムキャリア用フィルム材は、ポリイミド樹脂等
からなるフィルムテープの表面に、Cu等の導体金属層を
形成した後、所定のパターン形状にエッチングして、リ
ードパターンを形成したものであり、このような基本的
な構造については、従来の通常のフィルムキャリアと同
様のもので実施できる。
この発明では、リードパターンの形成パターンのう
ち、外部回路との接続用になるアウターリード部につい
ては、従来と同様に、所定のパターン形成が行われる
が、半導体チップの電極と接続されるインナーリード部
については、パターン形成を行わず導体金属層で覆われ
たままにしておく。ここでインナーリード部とは、半導
体チップの電極配置に合わせて、そのパターンを変更す
る必要がある部分のことを意味しており、リードパター
ンの内側部分であっても、半導体チップの電極配置によ
りパターン形成を変更する必要のない個所については、
前記アウターリード部と同様にパターン形成しておく。
このような構造のリードパターンを備えたフィルム材を
予め製造しておく。
つぎに、搭載しようとする個々の半導体チップの電極
配置に合わせて、インナーリード部のパターン形成を行
う。インナーリード部のパターン形成は、レーザー加工
により行う。レーザー加工の加工パターンは、予め、半
導体チップの電極配置に合わせて設定されたプログラム
によって制御すればよい。具体的なレーザー加工装置や
加工条件は、通常の半導体製造や配線回路製造における
レーザー加工と同様でよい。
インナーリード部のパターン形成が終了したフィルム
キャリアは、通常の半導体チップ搭載方法と同様に、各
電極毎のバンプ形成工程や、バンプを介したリードパタ
ーンと半導体チップの電極との接続工程、樹脂による封
止工程、個々のフィルムキャリアチップへの打ち抜き分
離工程等が行われて、目的とするフィルムキャリアチッ
プが製造される。
〔作用〕
フィルムキャリアに対するリードパターンのパターン
形成を、半導体チップの電極配置により変更されること
のないアウターリード部と、電極配置毎に変更されるイ
ンナーリード部に分け、予め製造されるフィルムキャリ
ア用フィルム材には、アウターリード部のパターン形成
のみを行っておくので、フィルム材の製造は、半導体チ
ップの電極配置に関係なく、大量に能率的に生産するこ
とができる。そして、電極配置の異なる半導体チップ毎
に、インナーリード部のパターン形成のみを、加工パタ
ーンが容易に変更できるレーザー加工で加工するので、
半導体チップの電極配置の変更に非常に簡単に対応する
ことができる。
言い換えれば、形成パターンの変更がないアウターリ
ード部は、エッチング法など、通常の加工手段で能率的
かつ経済的にパターン形成を行っておき、形成パターン
の変更があるインナーリード部のみを、加工パターンを
自由に変更できるレーザー加工で行っているので、フィ
ルムキャリアの生産性を低下させることなく、半導体チ
ップの電極配置変更に容易に対応できることになり、極
めて融通性の高い方法となる。
〔実施例〕
ついで、この発明を、実施例を示す図面を参照しなが
ら、以下に詳しく説明する。なお、前記した従来例の構
造と共通する構造部分には、同じ符号を付けるとともに
重複する説明は省略する。
第1図は、フィルムキャリア製造用のフィルム材であ
るフィルムテープ10aを示しており、長尺状のフィルム
テープ10aには、幅方向の両端に一定間隔でスプロケッ
ト孔11,11が貫通形成されている。
フィルムテープ10aの表面中央には、半導体チップ搭
載用のリードパターン20が形成されている。リードパタ
ーン20は、フィルムテープ10aの表面全体にCu等の導体
金属層を形成した後、エッチングで所定のパターンに除
去加工したものである。リードパターン20は、四方に向
かって延びる短冊状のアウターリード部21と、アウター
リード部21の中央に位置する正四角形状のインナーリー
ド形成部23とからなる。アウターリード部21の構造は、
従来の通常のフィルムキャリアの場合と同様である。イ
ンナーリード形成部23は、従来のように、個々の電極毎
にパターン形成されておらず、全体が一体的に連続した
形で形成されている。すなわち、半導体チップ30の電極
配置が変更された場合に、個々のインナーリード部が配
置される可能性のある個所全体を覆ってインナーリード
形成部23が設けられている。インナーリード形成部23の
中央には、小さな正四角形状の空間部24が形成されてい
る。これは、通常の半導体チップ30では、平面形の周辺
部分に電極が設定され、中央部分に電極が設定されるこ
とは少ないので、インナーリード部も中央部分まで形成
されることはない。そこで、予め、中央部分に空間部24
を形成しておけば、後述するインナーリード部加工の手
間を減らすことができるのである。
フィルムテープ10aは、このような状態で製造され、
輸送保管あるいは販売に供される。
第2図は、フィルムテープ10a等のフィルム材に半導
体チップ30を搭載する工程を模式的に示しており、ま
ず、第2図(a)に示すように、フィルム10の表面に、
導体金属層からなるリードパターン20が形成される。こ
の状態が、前記第1図の状態である。
つぎに、搭載しようとする半導体チップ30の電極配置
に合わせて、リードパターン20のインナーリード形成部
23をパターン形成する。第2図(b)に示すように、リ
ードパターン20の上からレーザー光線Rを照射して、イ
ンナーリード形成部23の導体金属層を除去する。レーザ
ー光線Rの照射パターンを制御することによって、所望
のパターン形状を備えたインナーリード部22が形成でき
る。第3図は、このようにして形成されたインナーリー
ド部22の構造を示しており、比較的広い一定間隔をあけ
て配置された各アウターリード部21につづいて、それぞ
れ細いクサビ状のインナーリード部22が設けられ、イン
ナーリード部22の先端が、半導体チップ30下面の各電極
位置に配置されるようになっている。以上のようにし
て、リードパターン20の全体がパターン形成されたフィ
ルムキャリアが製造できることになる。
第2図(c)は、フィルムキャリアに半導体チップ30
を搭載した状態を示しており、インナーリード部22の上
に、バンプ70を介して半導体チップ30を載せ、加圧およ
び加熱することによって、半導体チップ30の各電極と各
インナーリード部22とを接続固定している。具体的なバ
ンプ接続の手段や工程は、従来の通常のバンプ式フィル
ムキャリアチップの製造方法と同様に実施される。
このあと、半導体チップ30の搭載部分を樹脂で封止し
たり、リードパターン20の外周部分でフィルムテープ10
aの周辺部分と打ち抜き分離したり、リードパターン20
のうち、アウターリード部21を外部回路と接続し易いよ
うに折り曲げたりするのも、従来の通常のフィルムキャ
リアチップの製造方法と同様に行われる。
〔発明の効果〕
以上に述べた、この発明にかかるフィルムキャリア製
造用のフィルム材およびフィルムキャリアの製造方法に
よれば、フィルムキャリアの素材となるフィルム材に
は、半導体チップの電極配置が変わる度に変更する必要
があるバンプ接続用のインナーリード部を形成せず、全
体が導体金属層で覆われたままの状態にしておくので、
電極配置の異なる多様な半導体チップに対して、インナ
ーリード部のパターン形成を除いた製造工程を全て共通
化できる。したがって、エッチング用マスクや型等の製
造装置も1種類で良く、半導体チップの電極配置が変更
される度に、エッチング用マスク等を作り変える時間お
よび手間が省け、コスト的にも大幅に削減されることに
なり、生産性の向上および生産コストの低減に極めて大
きな効果がある。
インナーリード部のパターン形成は、半導体チップの
電極配置に合わせてレーザー加工で行い、このレーザー
加工では、NC制御プログラム等で自由な加工パターンが
得られるので、任意の電極配置を有する半導体チップに
対して、その電極配置に対応するように加工プログラム
を変更するだけで容易かつ迅速に対応することができ、
極めて融通性の高い製造方法となる。しかも、レーザー
加工が必要なのは、インナーリード部のみの狭い範囲で
あるので、全体の加工時間が増えたり手間が掛かること
はなく、全体の生産性や経済性を損なう心配はない。
したがって、電極配置の高密度化や半導体チップの小
型化等に好適なバンプ式のフィルムキャリアでありなが
ら、半導体チップの電極配置に関しては、ワイヤボンデ
ィング式と同等かそれ以上の融通性を備えたフィルムキ
ャリアを製造することがことが可能になり、フィルムキ
ャリアチップの需要増大および用途の拡大にも大きく貢
献できるものとなる。
【図面の簡単な説明】
第1図はこの発明の実施例を示すインナーリード部をパ
ターン形成する前のフィルム材の平面図、第2図(a)
〜(c)は順次フィルムキャリアの製造工程を示す模式
的断面図、第3図はインナーリード部のパターン形成が
行われたフィルムキャリアの平面図、第4図(a),
(b)は従来のワイヤボンディング式フィルムキャリア
チップを示し、第4図(a)は断面図、第4図(b)は
封止樹脂を除いた状態の底面図、第5図(a),(b)
は従来のバンプ式フィルムキャリアチップを示し、第5
図(a)は断面図、第5図(b)は封止樹脂を除いた状
態の底面図である。 10……フィルム、20……リードパターン、21……アウタ
ーリード部、22……インナーリード部、23……インナー
リード形成部、30……半導体チップ、70……バンプ

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】フィルム上に形成されたリードパターンの
    インナーリード部に、前記フィルム上に搭載される半導
    体チップの各電極がバンプを介して接続されてなるフィ
    ルムキャリアを製造するためのフィルム材であって、前
    記フィルム上の導体金属層からパターン形成によって形
    成されるリードパターンのうち、搭載する半導体チップ
    の電極配置によってパターンが変わらないアウターリー
    ド部は予めパターン形成されているが、搭載する半導体
    チップの電極配置によってパターンが変わるインナーリ
    ード部はパターン形成されず導体金属層のままで残され
    ているフィルムキャリア製造用のフィルム材。
  2. 【請求項2】フィルム上に搭載する半導体チップの各電
    極を、前記フィルム上に形成されたリードパターンのイ
    ンナーリード部にバンプを介して接続するフィルムキャ
    リアの製造方法であって、フィルム上の導体金属層から
    パターン形成によって形成されるリードパターンのう
    ち、搭載する半導体チップの電極配置によってパターン
    が変わらないアウターリード部は予めパターン形成され
    ているが、搭載する半導体チップの電極配置によってパ
    ターンが変わるインナーリード部はパターン形成されず
    導体金属層のままで残されているフィルムキャリア製造
    用のフィルム材を用い、このフィルム材に対し、搭載す
    る半導体チップの電極配置に合わせて、レーザー加工で
    インナーリード部のパターン形成を行うフィルムキャリ
    アの製造方法。
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