JPH088309A - 半導体チップ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 半導体チップの不良解析における不良発生箇
所の指定を容易にし、不良解析の効率を向上すること 【構成】 半導体チップ１の素子形成面３側の外周部
に、不良解析用の目盛り２を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体チップの不良解
析に適用して有効な技術に関するものである。

【０００２】

【従来の技術】従来の半導体チップにおける素子形成面
には素子の特定位置を指定する目印等の手段を有さず、
例えば、不良解析において素子の不良発生箇所を指定す
るには、配線等の詳細を記した図面と対応させて矛盾箇
所指摘プログラム等を用いて検索することによって行わ
れていた。

【０００３】

【発明が解決しようとする課題】しかし、本発明者は、
上記従来技術を検討した結果、以下の問題点を見いだし
た。

【０００４】従来の半導体チップの不良解析における不
良発生箇所の指定は、配線等の詳細を記した図面と対応
させて行っているが、その対応付けにはかなりの時間が
費やされ、不良解析効率が悪いという問題点があった。

【０００５】本発明の目的は、半導体チップの不良解析
における不良発生箇所の指定を容易にし、不良解析の効
率を向上することが可能な技術を提供することにある。

【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【０００８】半導体チップの素子形成面側の外周部に、
不良解析用の目盛りを設ける。

【０００９】

【作用】上述した手段によれば、半導体チップの素子形
成面側の外周部に、不良解析用の目盛りを設けることに
より、その目盛りを目印に配線等の詳細を記した図面と
半導体チップ上の不良発生箇所を対応付けることができ
るので、半導体チップの不良解析における不良発生箇所
の指定を容易にし、不良解析の効率を向上することが可
能となる。

【００１０】以下、本発明の構成について、実施例とと
もに説明する。

【００１１】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００１２】

【実施例】図１は、本発明の一実施例である半導体チッ
プを説明するための図である。

【００１３】図１において、１は半導体素子、２はスケ
ール（不良解析用）、３は半導体素子形成面をそれぞれ
示す。

【００１４】本実施例の半導体チップは、図１に示すよ
うに、半導体素子形成面３上の外周部付近に５０μｍ間
隔（これに限定されない）でスケールを設けてある。こ
のスケールは、ポリシリ膜（ポリＳｉ）等で形成され
る。

【００１５】以下に、スケールを形成する方法について
説明する。

【００１６】図２は、本実施例の半導体チップにスケー
ルを形成する方法を説明するためのものであり、その方
法は図２（ａ）〜図２（ｃ）に示すように、３行程から
なる。

【００１７】なお、このスケール形成は、ウェーハ単位
で行われるものであるが、わかりやすくするために半導
体チップ単位で説明する。

【００１８】図２において、４は蒸着膜（ポリシリ）、
５はレジストをそれぞれ示す。

【００１９】本実施例のスケール形成方法は、まず、図
２（ａ）に示すように、半導体チップ１の素子形成面３
上に蒸着膜（ポリシリ等）４を蒸着させ、その蒸着膜の
上にホトレジスト５を塗布する。

【００２０】そのホトレジストが塗布された半導体チッ
プ１を図２（ｂ）に示すように、その外周部にスケール
を刻んだマスク（図示せず）により感光して、余分なホ
トレジスト５を除去して蒸着膜４にエッチングを施す。
前述のマスクは、スケールのみの単独パターンである必
要はなく、ＬＳＩ製造上、必要なマスクパターンとスケ
ールパターンを共用してもよい。

【００２１】そして、図２（ｃ）に示すように、残され
たレジスト５を除去し、半導体チップ１の外周部にスケ
ール２を形成する。

【００２２】したがって、上述したように、半導体チッ
プの素子形成面側の外周部に、不良解析用の目盛りを設
けることにより、その目盛りを目印に配線等の詳細を記
した図面と半導体チップ上の不良発生箇所を対応付ける
ことができるので、半導体チップの不良解析における不
良発生箇所の指定を容易にし、不良解析の効率を向上す
ることが可能となる。

【００２３】また、図３に示すように、半導体チップの
素子形成面の各外周辺の中点からチップの中心にかけて
目盛りを設けることにより、中心部付近に存在する不良
発生箇所に対してもその位置指定が容易になり、さらに
効率良く行える。

【００２４】さらに、本実施例の半導体チップのスケー
ルと配線等の詳細を記した図面とを対応付けるテーブル
等をＳＥＭ等の画像認識装置に設けることにより、カメ
ラ等による半導体素子の自動位置認識が容易となり、解
析時間も短縮される。

【００２５】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【００２６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００２７】半導体チップの素子形成面側の外周部に、
不良解析用の目盛りを設けることにより、その目盛りを
目印に配線等の詳細を記した図面と半導体チップ上の不
良発生箇所を対応付けることができるので、半導体チッ
プの不良解析における不良発生箇所の指定を容易にし、
不良解析の効率を向上することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体チップを説明す
るための図である。

【図２】本実施例の半導体チップにスケールを形成する
方法を説明するための図である。

【図３】本発明の他の実施例である半導体チップを説明
するための図である。

【符号の説明】

１…半導体素子、２…スケール、３…半導体素子形成
面、４…蒸着膜（ポリシリ）、５…レジスト。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体チップの素子形成面側の外周部
   に、不良解析用の目盛りを設けたことを特徴とする半導
   体チップ。
2. 【請求項２】 前記請求項１に記載の半導体チップにお
   いて、半導体チップの素子形成面の各外周辺の中点から
   チップの中心にかけて不良解析用の目盛りを設けたこと
   を特徴とする半導体チップ。