JPH04367279A - 不揮発性メモリの製造方法 - Google Patents
不揮発性メモリの製造方法Info
- Publication number
- JPH04367279A JPH04367279A JP3143260A JP14326091A JPH04367279A JP H04367279 A JPH04367279 A JP H04367279A JP 3143260 A JP3143260 A JP 3143260A JP 14326091 A JP14326091 A JP 14326091A JP H04367279 A JPH04367279 A JP H04367279A
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- JP
- Japan
- Prior art keywords
- gate electrode
- offset region
- volatile memory
- spacer
- source
- Prior art date
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- Pending
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は高集積化可能な不揮発
性メモリの製造方法に関し、更に詳しくはスプリットゲ
ート構造のＥＰＲＯＭやＦＬＡＳＨ Ｅ２ＰＲＯＭの
製造方法に関するものである。
性メモリの製造方法に関し、更に詳しくはスプリットゲ
ート構造のＥＰＲＯＭやＦＬＡＳＨ Ｅ２ＰＲＯＭの
製造方法に関するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来の
この種メモリではイオン注入層を形成する際に、図７に
示すようにセレクトゲート（ＳＧ）４１を形成した後、
レジストパターン４２をマスクとしてＡｓイオン４３の
注入を行って注入層４４を形成していた。しかし、ＳＧ
４１のチャネル部４５はレジストパターン４２で覆われ
ているから、アライメントずれによりセルサイズの縮小
化が難しい。また、ＳＧトランジスタ特性のバラツキが
問題となる。
この種メモリではイオン注入層を形成する際に、図７に
示すようにセレクトゲート（ＳＧ）４１を形成した後、
レジストパターン４２をマスクとしてＡｓイオン４３の
注入を行って注入層４４を形成していた。しかし、ＳＧ
４１のチャネル部４５はレジストパターン４２で覆われ
ているから、アライメントずれによりセルサイズの縮小
化が難しい。また、ＳＧトランジスタ特性のバラツキが
問題となる。
【０００３】
【課題を解決するための手段及び作用】この発明は、半
導体基板上にソース・ドレインを有する第１ゲート電極
の側壁に酸化膜、窒化膜又はポリシリコン膜のスペーサ
を形成した後そのスペーサのソース側をマスクとして自
己整合的にオフセット領域を形成し、第１ゲート電極及
びオフセット領域を含む半導体基板上の全面に第２ゲー
ト電極を形成し、それによってオフセット領域を第１ゲ
ート電極のチャネル部とするようにしたことからなる不
揮発性メモリの製造方法である。すなわち、この発明は
、ソース拡散層の形成をセルフアラインで行うようにし
たものである。
導体基板上にソース・ドレインを有する第１ゲート電極
の側壁に酸化膜、窒化膜又はポリシリコン膜のスペーサ
を形成した後そのスペーサのソース側をマスクとして自
己整合的にオフセット領域を形成し、第１ゲート電極及
びオフセット領域を含む半導体基板上の全面に第２ゲー
ト電極を形成し、それによってオフセット領域を第１ゲ
ート電極のチャネル部とするようにしたことからなる不
揮発性メモリの製造方法である。すなわち、この発明は
、ソース拡散層の形成をセルフアラインで行うようにし
たものである。
【０００４】
【実施例】以下、実施例について説明する。図１に示す
ように、ＳｉＯ２ のゲート酸化膜１を有するＳｉ基板
１上に第１ポリシリコン層を積層した後セレクトゲート
（ＳＧ）形成用レジストパターン３を形成した後エッチ
ングを行い、ＳＧ（第１ゲート電極）４を形成する。次
に、ＳＧ４を含む、Ｓｉ基板上の全面にＳｉＯ２ 膜を
積層し、反応性イオンエッチングを用いてそのサイドウ
ォール（スペーサ）５ａ，５ｂを形成する（図２参照）
。 続いて、フォトレジストパターン６を形成した後これを
マスクにウェットエッチングを行って一方のサイドウォ
ール５ｂを除去する（図３参照）。その後、Ａｓイオン
７の注入を行ってソース側にオフセット領域Ｓを形成す
る（図４参照）。この際、領域Ｓ側のイオン注入層６ａ
はＳＧ４に対して反対側のイオン注入層６ｂと同じくセ
ルフアラインで形成した。そして、熱処理等の通常の方
法を用いてソース１０、ドレイン１１が形成される（図
５参照）。最後に、サイドウォール５ａを除去した後、
ＳｉＯ２ の絶縁膜８を介して全面に第２ポリシリコン
層を積層してプログラムゲート（ＰＧ）（第２ゲート電
極）を形成する（図５参照）。この際、オフセット領域
ＳがＳＧ４のチャネル部となる。図６はこのようにして
形成されたメモリの等価回路図である。このように本実
施例では、ＳＧ４のソース側にオフセット領域Ｓを形成
し、これをＳＧ４のチャネル部としたので、従来あった
アライメントずれによるセルサイズの増大やＳＧトラン
ジスタの特性バラツキを防止できる。
ように、ＳｉＯ２ のゲート酸化膜１を有するＳｉ基板
１上に第１ポリシリコン層を積層した後セレクトゲート
（ＳＧ）形成用レジストパターン３を形成した後エッチ
ングを行い、ＳＧ（第１ゲート電極）４を形成する。次
に、ＳＧ４を含む、Ｓｉ基板上の全面にＳｉＯ２ 膜を
積層し、反応性イオンエッチングを用いてそのサイドウ
ォール（スペーサ）５ａ，５ｂを形成する（図２参照）
。 続いて、フォトレジストパターン６を形成した後これを
マスクにウェットエッチングを行って一方のサイドウォ
ール５ｂを除去する（図３参照）。その後、Ａｓイオン
７の注入を行ってソース側にオフセット領域Ｓを形成す
る（図４参照）。この際、領域Ｓ側のイオン注入層６ａ
はＳＧ４に対して反対側のイオン注入層６ｂと同じくセ
ルフアラインで形成した。そして、熱処理等の通常の方
法を用いてソース１０、ドレイン１１が形成される（図
５参照）。最後に、サイドウォール５ａを除去した後、
ＳｉＯ２ の絶縁膜８を介して全面に第２ポリシリコン
層を積層してプログラムゲート（ＰＧ）（第２ゲート電
極）を形成する（図５参照）。この際、オフセット領域
ＳがＳＧ４のチャネル部となる。図６はこのようにして
形成されたメモリの等価回路図である。このように本実
施例では、ＳＧ４のソース側にオフセット領域Ｓを形成
し、これをＳＧ４のチャネル部としたので、従来あった
アライメントずれによるセルサイズの増大やＳＧトラン
ジスタの特性バラツキを防止できる。
【０００５】
【発明の効果】以上のようにこの発明によれば、ソース
側にオフセット領域を形成し、これをゲートのチャネル
部としたので、アライメントずれによるセルサイズの増
大やトランジスタの特性のバラツキを防止できる効果が
ある。
側にオフセット領域を形成し、これをゲートのチャネル
部としたので、アライメントずれによるセルサイズの増
大やトランジスタの特性のバラツキを防止できる効果が
ある。
【図１】この発明の一実施例における製造工程の第１ス
テップを示す構成説明図である。
テップを示す構成説明図である。
【図２】上記実施例における製造工程の第２ステップを
示す構成説明図である。
示す構成説明図である。
【図３】上記実施例における製造工程の第３ステップを
示す構成説明図である。
示す構成説明図である。
【図４】上記実施例における製造工程の第４ステップを
示す構成説明図である。
示す構成説明図である。
【図５】上記実施例における製造工程の第５ステップを
示す構成説明図である。
示す構成説明図である。
【図６】上記実施例における等価回路図である。
【図７】従来例を示す構成説明図である。
２ Ｓｉ基板
４ ＳＧ（第１ゲート電極）
５ａ ＳｉＯ２膜（スペーサ）
９ ＣＧ（第２ゲート電極）
１１ ソース
Ｓ オフセット領域
Claims (1)
- 【請求項１】 半導体基板上にソース・ドレインを有
する第１ゲート電極の側壁に酸化膜、窒化膜又はポリシ
リコン膜のスペーサを形成した後そのスペーサのソース
側をマスクとして自己整合的にオフセット領域を形成し
、第１ゲート電極及びオフセット領域を含む半導体基板
上の全面に第２ゲート電極を形成し、それによってオフ
セット領域を第１ゲート電極のチャネル部とするように
したことからなる不揮発性メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3143260A JPH04367279A (ja) | 1991-06-14 | 1991-06-14 | 不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3143260A JPH04367279A (ja) | 1991-06-14 | 1991-06-14 | 不揮発性メモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04367279A true JPH04367279A (ja) | 1992-12-18 |
Family
ID=15334613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3143260A Pending JPH04367279A (ja) | 1991-06-14 | 1991-06-14 | 不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04367279A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02110981A (ja) * | 1988-06-08 | 1990-04-24 | Eliyahou Harari | フラッシュｅｅｐｒｏｍセルアレイとそのアレイの形成方法 |
| JPH0414880A (ja) * | 1990-05-09 | 1992-01-20 | Toshiba Corp | 不揮発性半導体メモリ装置の製造方法 |
-
1991
- 1991-06-14 JP JP3143260A patent/JPH04367279A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02110981A (ja) * | 1988-06-08 | 1990-04-24 | Eliyahou Harari | フラッシュｅｅｐｒｏｍセルアレイとそのアレイの形成方法 |
| JPH0414880A (ja) * | 1990-05-09 | 1992-01-20 | Toshiba Corp | 不揮発性半導体メモリ装置の製造方法 |
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