JPH0883494A

JPH0883494A - 不揮発性メモリにおけるデータ・ローディング・ノイズ抑制の方法及び回路

Info

Publication number: JPH0883494A
Application number: JP5377795A
Authority: JP
Inventors: Luigi Pascucci; パスカッチルイージ; Carla Maria Golla; マリアゴラカーラ; Marco Maccarrone; マッカローネマルコ; Marco Olivo; オリヴォマルコ
Original assignee: STMicroelectronics SRL; SGS Thomson Microelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1994-02-18
Filing date: 1995-02-20
Publication date: 1996-03-26
Anticipated expiration: 2013-04-08
Also published as: EP0678870A1; DE69419723D1; JP2737686B2; US5541884A; EP0678870B1; DE69419723T2

Abstract

(57)【要約】【目的】ノイズ特性に優れ、遅い素子で構成可能なタ
イマーを提供することを目的とする。【構成】接続ライン（１０７）によって相互に接続さ
れているデータ増幅装置（１０６）と出力要素（１０
８）から成る不揮発性メモリ（１００）において、ノイ
ズ抑制回路（１）が、増幅装置（１０６）から出力装置
（１０８）へのデータ・ローディングを制御する信号
（Ｌ）と完全に同期させられているノイズ抑制信号
（Ｎ）を発生させるネットワーク（８，１８）から成
り、出力装置（１０８）の切替え時間と同じ非常に短い
持続時間を与え、出力装置の切替え時に増幅装置を凍結
し、メモリ（１００）の増幅装置又は内部回路に格納さ
れているデータを変更できないようにしている。同じ信
号によってアドレス・バス（１０１，１０３）上のアド
レス増幅装置（１０２）が閉塞される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性メモリにおけ
るデータ・ローディング・ノイズを抑制するための方法
及び回路に関するものである。

【０００２】

【従来の技術】周知の通り、融通性、低消費、ノイズ抵
抗（ｉｍｍｕｎｉｔｙ）を特徴とするメモリの需要が高
まっているが、このような特性を同時に達成することは
非常に困難である。一方を達成しようとすると、他方を
犠牲にしなければならないからである。従って、技術的
生産面での効果と、すべての用途に適した全面的な解決
を果すことは不可能であるということに留意すると、相
殺は避けられない。

【０００３】例えば、タイマーは、消費の低減には有用
であるが、いつも融通性がないため、静的アーキテクチ
ュアによってまかなう方が好都合な幾つかの不可欠な技
術的変更にはうまく対応できない。

【０００４】さらに、時限アーキテクチュアの場合、あ
る種のノイズ、浪費、速度の問題解決にはなるが、ライ
ンが定常状態に至るまで時間をかけてよい状況に限られ
ている。

【０００５】こうした要因と、その他数多くの要因（遅
い位置指定、コンポーネント特性シフト、局所的な均一
ではない動き等）に留意して、メモリの特性に従ってロ
ード・パルスの持続時間を調整するタイマーが提案され
ており、これらは、“不揮発性メモリのためのロード信
号発生方法及び回路”と題する同時出願特許に説明され
ている。このアーキテクチュアは時限方式（低消費、低
速）の利点を活用するものであるが、同時に低速装置、
又は非定型的なパラメータを持つ装置を回復したり、正
しい定常レベルに到達するのが遅いラインを頻繁にリセ
ットするのに用いられる。

【０００６】他方、データを出力回路にロードするとき
の良好なノイズ抵抗には、持続時間ができるだけ短いロ
ード・パルスを発生させる必要がある。例えば、通常
は、出力回路を内部メモリ回路に対し切断した状態に
し、実際にデータをロードするときに、極く短時間の接
続に限定している（この件は、“不揮発性メモリ出力デ
ータ・ローディングのタイミング方法及び回路”と題す
る同時出願特許に説明されている。しかし、上記のノイ
ズ抵抗は、ロード・パルスが非常に短いことに専ら依存
しており、ロード・パルスの持続時間が速度の遅い装置
や状況を回復するために延長されると、失われたり、少
くともかなり弱くなる。

【０００７】

【発明が解決しようとする課題】本発明の目的は、一方
では、良好なノイズ抵抗を達成し、他方では、本質的に
遅いかまたは、少なくとも特定の動作状態においては遅
い装置を使用できるタイマーを提供することである。

【０００８】

【課題を解決するための手段】本発明によれば、不揮発
性メモリにおけるデータ・ローディング・ノイズを抑制
する方法と回路が提供されることになり、これについて
は、それぞれ請求項１と５に請求されている通りであ
る。

【０００９】実際には、本発明によれば、ロード・パル
スの持続時間は、メモリの必要に応じて変調され、出力
バッファとアドレスバッファの出力はロード・パルスに
よって完全な時間で使用可能なパルスを介して瞬間的に
凍結される。その結果、大半の出力回路とアドレスは、
バッファに格納されているデータを変えることなく切り
替わり、遅い位置指定や状況と関係のあるデータ（極く
わずかな要素しか切り替えないときは、目立ったノイズ
は発生しない）が送信され、収集される。

【００１０】

【実施例】図１のＮｏ．１は、概略が示されている不揮
発性の、ブラッシュ型メモリ１００のタイミング回路形
成部分であり、その中の回路１によって計時されている
ほんの一部を示している。より具体的に言えば、メモリ
１００のうち図１が示している内容は、外部アドレス・
バス１０１、アドレス増幅装置１０２、内部アドレス・
バス１０３、メモリ・セル・アレイ１０４、増幅装置１
０５、データ増幅装置１０６、データ・バス１０７、ラ
ッチ型出力装置１０８である。

【００１１】アドレス増幅装置１０２は、多数のバッフ
ァから成っており、外部アドレス・バス１０１と入力接
続されており、内部アドレス・バス１０３と出力接続さ
れている。装置１０２はアドレス・フィードバック・バ
ス１０９によってフィードバック制御されている。１０
９は多数のラインから成っており、ラインに沿って単一
の制御信号によって制御されるスイッチが設けられてい
るが、その中の１つだけがＮチャネルトランジスタ１１
０の形で図示されており、そのゲート端子は信号Ｎを与
えるライン１１１に接続されている。ライン１０９によ
るフィードバックにより、装置１０２のバッファに格納
されているデータは、ノイズがある場合、出力バス１０
３又はバス１０１では交換されず、以前の値に“凍結”
されたままとなる。内部アドレス・バス１０３はアドレ
ス解読セクション１１２に接続されている。

【００１２】アレイ１０４と増幅器１０５はバス１１５
によって接続されている。装置１０５（多数のセンス増
幅器から成っている）とデータ増幅器１０６はバス１１
６によって接続されている。増幅装置１０６（多数のバ
スから成る）はデータ・フィードバック・バス１１７に
よってフィードバック制御されている。１１７は多数の
ラインから成っており、ラインに沿って単一の制御信号
によって制御されるスイッチが設けられているが、その
中の１つの１１８だけが図示されており、制御入力はラ
イン１１１に接続されている。ライン１０９の場合のよ
うに、フィードバック・ライン１１７は、スイッチ１１
８が閉じられている限り、装置１０６の出力バッファに
格納されているデータを閉塞する。この場合、出力装置
１０８の切替えによってデータ・バス１０７によって発
生するバスとは関係がない。その理由は、装置１０６の
バッファ出力が装置１０５のセンス増幅器出力に関して
非常に大きなインピーダンスを示すからである。

【００１３】データ・バス１０７も多数のラインから成
っており、単独の信号によって制御される多数のスイッ
チが設けられているが、その中の１つである１１２だけ
が図示されている。スイッチ１２０の制御端子は、デー
タをロードするのに要する時間を除き、データ・バス１
０７を正常に中断するため、ロード信号Ｌを与えるライ
ン１２２に接続されている。

【００１４】出力装置１０８は多数の出力回路から成っ
ており、各回路は２つの入力１２３，１２４を設けてい
る。入力１２３はデータ・バス１０７の関連ラインに接
続されており、入力１２４は共通起動信号ＯＥを与える
起動ラインに接続されている。各出力回路の場合、出力
装置１０８も２つの出力１２５，１２６を設けており、
２つのトランジスタ１２７，１２８の関連ゲート端子に
接続されている。Ｐチャネル・トランジスタ１２７の場
合、ソース端子は電源（Ｖ_DD）に、ドレイン端子は出力
ノード１２９に接続されている。Ｎチャネル・トランジ
スタ１２８のドレイン端子もノード１２９に接続されて
おり、ソース端子は接地されている。

【００１５】回路１は、入力３がライン１２２に接続さ
れているシングルショット（単安定素子）回路から成
る。シングルショット回路２は信号Ｌのトレーリング・
エッジによって起動されるが、出力側でパルス信号ＥＮ
Ｄを発生させる。ＥＮＤは、実質的には非対称遅延フリ
ップ・フロップによって形成されている周期非対称遅延
ブロック４のリセット入力Ｒに送られる。ブロック４
は、メモリ１００の他のセクションが発生し、データ・
リード・フェーズを起動する同期信号ＳＹＮＣと共に与
えられる第２のセット入力Ｓを設けている。

【００１６】ブロック４は各リセット要求に迅速に応答
するが、各起動要求には事前に決められた遅延に従って
応答する。その目的は、ＳＹＮＣパルスのリーディング
・エッジを受信すると、直ぐにリセット状態に切り替わ
り、同一パルスのトレーリング・エッジを受信したとき
には、遅延要素チェーンを制御することである。遅延要
素チェーンによって決定された遅延の終りに、ブロック
４の出力は“高”に切り替わり、信号Ｒを受信したと
き、またはリセット信号Ｒを受信する前に第２のＳＹＮ
Ｃパルスを受信すると、“低”にリセットされる。

【００１７】ブロック４の出力（信号ＳＰをシミュレー
トしたデータを与える）はノード５に接続されており、
被制御スイッチ６を介して、出力類似回路８の１つの入
力７に接続されている。回路８の場合、第２の入力９が
インバータ１１を介してノードに接続されており、その
出力は信号ＳＳを与えるノード１０を定義している。出
力類似回路８は、全く同じ伝搬遅延を再生するために、
装置１０８から成る出力回路と同じ構造をしており、装
置１０８の出力回路のように、２つの出力を設けてい
る。この出力はＮＡＮＤゲート１５と関連トランジスタ
１６，１７に接続されている。Ｐチャンネル・トランジ
スタ１６の場合、短絡ドレインとソース端子は電源ライ
ンＶ_DDに接続されているが、トランジスタ１７の場合、
短絡、接地ドレイン及びソース端子はトランジスタ１２
７，１２８と同じ形状をしており、そのキャパシタンス
をシミュレートしている。

【００１８】ＮＡＮＤゲート１５の出力（信号ＥＰを与
える）は、ＡＮＤゲート１８の１つの入力とパルス持続
時間変調ブロック２０の１つの入力１９に接続されてい
る。ＡＮＤ回路１８は、ノード５に接続されている第２
の入力と、信号Ｎが与えられるライン１１１に接続され
ている出力とを設けている。ブロック２０はノード１０
に接続されている第２の入力２１を設けている。入力２
２〜２５は信号ＳＢ，Ｖ_IN，ＳＣ，ＣＮＴと共に与えら
れる。

【００１９】上記で引用した“不揮発性メモリのための
ロード信号発生方法及び回路”と題する同時出願特許に
詳しく説明されている通り、ブロック２０は、信号Ｓ
Ｂ，ＳＣ，ＣＮＴの論理値及び供給電圧と関係がある電
圧Ｖ_INの値を基に、ライン１２２に接続されている出力
２９側で信号Ｌを発生する。信号Ｌは信号Ｎのリーディ
ング・エッジと完全に同期しているリーディング・エッ
ジを設けており、持続時間は回路の状態によって決ま
る。より具体的に言えば、ロード・パルスの延長が不可
であり（ＣＮＴが“低”である）、電圧Ｖ_INが定格値で
あり、回路が低電力動作モード（待機、信号ＳＢが
“低”である）であり、かつ、静的動作モードが要求さ
れていないならば（ＳＣが“低”である）、信号Ｌのト
レーリング・エッジが信号Ｎと同時に生じる。逆に、ロ
ード・パルスの延長が可（ＣＮＴが“高”である）であ
るか、臨界動作モードの終りであれば、図２を参照して
以下に述べるように、信号Ｌのトレーリング・エッジは
Ｎに関して遅延する。他方、静的動作モードが要求され
るか（ＳＣが“高”である）、回路が待機モードにある
か（ＳＢが“高”である）、又は電圧Ｖ_INが事前に決め
られたしきい値以下であるならば、信号Ｌは、システム
が上記の状態にある限り、“高”のままであるが、関連
信号ＳＣ，ＳＢ、またはＶ_INのリターンが受入れ可能な
しきい値レベルに切り替えられた場合、遅延して“低”
に戻る。

【００２０】図２を参照して回路動作をここで説明す
る。最初は、パルス持続時間の延長が不可の場合である
（ＣＮＴが“低”である）ことを想定する。使用されな
い状態のときは、信号ＳＹＮＣ，ＳＰ，Ｎ，Ｌ，ＥＮＤ
は“低”であり、信号ＳＳ，ＥＰは“高”である。瞬間
ｔ₀ でメモリ１００はＳＹＮＣ信号を与え、ブロック４
（及びアレイ１００の事前充電と評価の時間）によって
決められた遅延を行い、信号ＳＰが切り替わる（瞬間ｔ
₁ ）。その結果、ＡＮＤ回路１８が切り替わり、その出
力信号Ｎは“高”に、信号ＳＳは“低”に、ロード信号
Ｌは“高”に切り替わり、スイッチ６，１１０，１１
８，１２０は“閉”となる。スイッチ６が“閉”となる
と、信号シミュレーション信号ＳＰが出力類似回路８の
入力７に送出される。スイッチ１１８が“閉”になる
と、装置１０６の出力バッファの望ましくない交換が凍
結されて実施されなくなる。同時に、装置１０６の出力
バッファ内で凍結されているデータが出力回路（装置１
０８）に送信が始まる。従って、１０８は切り替わる。
すでに述べたように、この段階では、出力バッファは交
換が行われないため、交換（出力回路の容量性要素の充
電と放電による高電流と関連があり、増幅器１０５にお
ける電圧レベルを変えることもある）によって発生する
ノイズがデータに損傷を与えることはない。同様に、装
置１０２で増幅されたアドレスも凍結され、読取り中に
アドレス指定されたメモリ位置の交換は行われない。

【００２１】信号ＳＰは、同じように、出力回路１０８
のデータと同時に出力類似回路８で伝搬し、伝搬の終り
に、出力類似回路８の出力が“高”に切り替わり、ＮＡ
ＮＤ回路１５（瞬間ｔ₂ ）を切り替え、信号ＥＰが
“低”に切り替わり、ＡＮＤ回路１８を切り替え、信号
Ｎが“低”に戻り、スイッチ６，１１０，１１８を
“開”にする。信号ＥＰの切替えはブロック２０によっ
て検出される。パルス持続時間延長機能が作動していな
いため、ロード信号Ｌが“低”に切り替わり、スイッチ
１２０が“開”となり、データ・ローディング段階が終
了する。従って、これは、出力回路１０８におけるデー
タの伝搬に必要な限り、正確に続く。出力回路１０８
は、格納データが変更されずに、記憶された状態のまま
であり、ノイズによって影響を受けることはない。

【００２２】信号Ｌのトレーリング・エッジを受信する
と、シングル・ショット回路２はブロック４をリセット
するため、出力側でパルス（ＥＮＤ信号）を発生させ
る。所定の遅延により、瞬間ｔ₃ において信号ＳＰが
“低”に戻るため、信号ＳＳが“高”に切り替わり、出
力類似回路８がリセットされる。所定の遅延後に、回路
８の出力が“低”に切り替わり、回路１５が切り替えら
れるため、信号ＥＰは“高”に切り替って初期状態を復
元する（瞬間ｔ₄ ）。

【００２３】他方、初期状態が復元される（瞬間ｔ₄ ）
前に、ＳＹＮＣ信号パルスを受信すると、ブロック４は
即刻リセット状態に切り替わり、読取りフェーズを開始
し、各ＳＹＮＣ信号パルスが一定の遅延を伴って読取り
サイクルを開始することを保証する。

【００２４】ＳＹＮＣパルスを受信し、信号ＣＮＴが
“低”であり、静的、待機、もしくは低電力動作状態が
存在しなければ、必ず上記の動作が繰り返される。

【００２５】ロード信号の延長が可であれば、以下に述
べるように、信号Ｎパルスの終了後であっても、出力回
路装置１０８へのデータ・ローディングは続く。

【００２６】信号ＣＮＴが瞬間ｔ₅ で“高”に切り替っ
たとする。前記の通り、この場合は、ＳＹＮＣパルス
（瞬間ｔ₆ ）を受信すると、信号ＳＰは所定の遅延（瞬
間ｔ₇）を伴って“高”に、ＳＳは“低”に、信号Ｎと
Ｌは“高”に切り替わり、スイッチ６，１１０，１１
８，１２０は“閉”になる。出力類似回路８におけるデ
ータ・シミュレーション信号と出力装置１０８における
データの送信が始まる。同時に、アドレス・バッファ１
０２と出力バッファ１０６のデータは凍結されてノイズ
抵抗力を備える。

【００２７】前記の通り、回路８とＮＡＮＤゲート１５
の出力が切り替わると、信号ＥＰは“低”（瞬間ｔ₈ ）
に切り替わり、信号Ｎパルスは終了し、スイッチ６，１
１０，１１８は“開”となる。しかし、この場合は、ロ
ード信号Ｌは“高”、スイッチ１２０は“閉”の状態で
あるため、センス増幅器がその他大半の後に切り替わる
ことによって提供されるデータは、装置１０６の出力バ
ッファによって装置１０８の対応する出力回路にロード
できる。この件は、バス１０７（Ｄ₁₀₇ ）と出力装置１
０８（Ｄ_OUT ）の出力側におけるデータのプロットを示
している図３を参照して説明されている。実線で示され
ている通り、バス１０７のデータＤ₁₀₇は大半がセンス
増幅器１０５による評価フェーズの終りで切り替わる
が、この切替りは、一般には、瞬間ｔ₁₂で終了すると想
定されている。ブロック４が標準評価時間を基に決定す
る瞬間ｔ₇ では、信号ＮとＬのパルスは出力装置１０８
へのデータ・ローディングと同時に始まり、その出力が
切替え（データＤ_OUT ）を開始する。すでに述べた通
り、多くの回路の切替えにはバッファ１０６に格納され
ているデータに損傷を与える可能性がある高電流と関連
があるが、この可能性はバッファ１０６のデータを凍結
することによって防止されている。出力回路１０８の出
力が完全に切り替ると（出力類似回路８の出力が完全に
切り替わることに対応している）、パルスＮは終了す
る。その途中又はその後に、増幅器１０５が切り替わる
と、これは、図３の瞬間ｔ₁₃において点線で示されてい
る通り、出力バッファに伝搬されることになる。関連す
る電流が少量であることから、関連出力回路（瞬間
ｔ₁₄）の切替えが引き続き生じても、損傷は発生しな
い。

【００２８】瞬間ｔ₉ においては、信号Ｌが“低”に切
り替わるため、スイッチ１２０は“開”となり、出力回
路がバッファ装置１０６から分離される。先に上述した
場合のように、信号Ｌのトレーリング・エッジによって
シングル・ショット回路２が作動してＥＮＤ信号パルス
を発生させ、ブロック４をリセットする。所定の時間
（瞬間ｔ₁₀）が経過すると、ＳＰとＳＳが切り替わり、
出力類似回路８をリセットする。瞬間ｔ₁₁において、信
号ＥＰも“高”に切り替わり、回路１をアイドル状態に
復元する。

【００２９】説明した回路の利点は次の通りである。第
一に、融通性とノイズ抵抗があるタイミングが設けられ
ており、これは、現存データが出力回路の切替えによっ
て損傷を受けるおそれがあるとき、ブロック状態にされ
る最も重大な個所に作用する。また、同時に、低速要素
のデータをロードする必要がある限り、ローディング・
フェーズを保持する。さらに、出力装置１０８と増幅装
置１０６の接続がローディング・フェーズの終りで中断
され、データに影響を与えるライン上のノイズを防止す
る。

【００３０】データ（及びアドレス）バッファを凍結す
るための信号はロード信号と完全に同期が取られてお
り、データがそのローディング時に凍結されることを保
証している。さらに、ロード信号（装置１０５の大半の
センス増幅器のデータが読み取られたときに限り、同期
回路４を介して起動される）は、メモリの特性が許容す
る出力切替えを保証する最小接続時間を設定する。これ
は、出力類似回路８のおかげであり、必要なときに限り
延長される（例えば、既存の臨界状況などあり、この場
合、メモリは定常値に到達したり、低速要素が存在すれ
ば、必ず遅延することになる）。

【図面の簡単な説明】

【図１】本発明によるタイミング回路の実施例である。

【図２】図１の回路における各種信号の作図である。

【図３】各種信号対データ交換の作図である。

フロントページの続き (72)発明者カーラマリアゴライタリー国，サンジョバンニセスト 20099 ビアベッカーリア，５番地 (72)発明者マルコマッカローネイタリー国，パレストロ 27030 ビアフォルネース，８番地 (72)発明者マルコオリヴォイタリー国，ベルガーモ 24100 ビアトレマナ， 13−デー番地

Claims

【特許請求の範囲】

【請求項１】データ増幅装置（１０６）から出力要素
（１０８）へデータをロードするためのデータ・ローデ
ィング信号（Ｌ）を起動するステップを構成し、該ステ
ップと同時にノイズ抑制信号を起動し、該出力要素とほ
ぼ同じ抑制時間だけ該データ増幅装置（１０６）の切替
えを阻止するステップを構成することを特徴とする不揮
発性メモリのデータ・ローディング・ノイズ抑制方法。
【請求項２】アドレス増幅装置（１０２）からアドレ
ス処理装置（１１２）へのアドレス・ローディングを起
動し、該抑制時間だけ該アドレス増幅装置の切替えを同
時に阻止するステップを構成することを特徴とする請求
項１の方法。
【請求項３】該抑制時間の終りに、該データ増幅装置
（１０６）の切替え阻止を解除するために、該ノイズ抑
制信号の作動を停止し、作動している該ローディング信
号を保持するステップを構成していることを特徴とする
請求項１又は２の方法。
【請求項４】データシミュレーション信号（ＳＰ）を
発生し、該出力要素（１０８）と同等の出力類似回路
（８）への該データ・シミュレーション信号のローディ
ングを、該出力要素へのデータ・ローディングを起動す
る該ステップと同時に起動し、該出力類似回路における
該データシミュレーション信号の伝搬後に該データ増幅
装置（１０６）の切替え阻止を解除するステップを構成
していることを特徴とする請求項３の方法。
【請求項５】接続ライン（１０７）によって相互に接
続されているデータ増幅装置（１０６）と出力要素（１
０８）を構成している不揮発性メモリ（１００）におい
て、起動信号（ＳＰ）を発生させる起動手段（４）、起
動入力を該起動手段に接続させ、ローディング信号
（Ｌ）を発生させるローディング発生手段（２０）、該
ローディング信号を検出したときに、該データ増幅装置
（１０６）から該出力要素（１０８）へのデータ・ロー
ディングを起動する出力起動手段（１２０）を構成して
おり、起動入力を該起動手段（４）に接続し、該ローデ
ィング信号（Ｌ）と同時に起動されるノイズ抑制信号
（Ｎ）を発生させる抑制信号発生手段（１８）、該ノイ
ズ抑制信号によって制御されており、該データ増幅装置
（１０６）に接続されて、該ノイズ抑制信号（Ｎ）が存
在すれば、該データ増幅装置の切替えを不能にするデー
タ阻止手段（１１７，１１８）、該出力要素（１０８）
の切替え遅延の終りで該抑制信号発生手段（１８）の作
動停止信号（ＥＰ）を発生させる作動停止手段（８）を
含むノイズ抑制手段（８，１８，１１７，１１８）から
成ることを特徴とするデータ・ローディング・ノイズ抑
制回路（１）。
【請求項６】アドレスライン（１０３）によって接続
されているアドレス増幅装置（１０２）とアドレス処理
装置（１１２）とから成る不揮発性メモリ（１００）に
おいて、該アドレス増幅装置（１０２）に接続されて、
該ノイズ抑制信号（Ｎ）が存在すれば、該アドレス増幅
装置（１０２）の切替えを不能にするアドレス阻止手段
（１０９，１１０）から成ることを特徴とする請求項５
の回路。
【請求項７】該起動手段がデータ・シミュレーション
信号（ＳＰ）を発生させるシミュレーション信号発生手
段（４）から成り、該作動停止手段が該出力要素（１０
８）と同等であり、入力（７）を、該ノイズ抑制信号
（Ｎ）によって制御される切替え手段（６）を介して、
該シミュレーション信号発生手段（４）に接続させてい
る出力類似回路（８）から成ることを特徴とする請求項
５又は６の回路。
【請求項８】該ローディング発生手段が第一の入力
（２１）を該シミュレーション信号発生手段（４）に、
第二の入力（１９）を該作動停止手段（８）に接続さ
せ、第三の入力（２５）を延長制御信号（ＣＮＴ）と共
に提供させ、出力（２９）を該出力起動手段（１２０）
に接続させ、該ローディング信号を該ノイズ抑制信号
（Ｎ）と同時に作動させ、該延長制御信号（ＣＮＴ）が
存在しなければ、該ノイズ抑制信号と同じ持続時間を与
え、該延長制御信号が存在すれば、より長い持続時間を
与えるローディング延長手段から成ることを特徴とする
請求項７の回路。
【請求項９】該ローディング延長手段（２０）の該出
力（２９）が該シミュレーション信号発生手段（４）の
リセット入力に接続され、該ローディング信号（Ｌ）が
不能になると、制御回路（１）をリセットすることを特
徴とする請求項８の回路。
【請求項１０】該出力起動手段が該データ増幅装置
（１０６）と該出力要素（１０８）を接続し、制御入力
を該ローディング延長手段（２０）の該出力（２９）に
接続させているデータライン（１０７）に沿って配置さ
れている該制御スイッチ（１２０）から成ることを特徴
とする請求項８又は９の回路。
【請求項１１】該データ阻止手段が該データ増幅装置
（１０６）の入出力を接続しているフィードバック・ラ
イン（１１７）と該フィードバック・ラインに沿って配
置されており、制御入力を該ノイズ抑制信号（Ｎ）と共
に提供させている被制御スイッチ手段（１１８）から成
ることを特徴とする上記請求項５から１０までのいずれ
か１つの請求項の回路。
【請求項１２】該シミュレーション信号発生手段
（４）が非対称遅延メモリ要素から成り、外部制御信号
（ＳＹＮＣ）を受信した後、事前に決めた遅延を伴って
該データシミュレーション信号（ＳＰ）を発生させて、
迅速にリセット状態に切り替わることを特徴とする上記
請求項７から１１までのいずれか１つの請求項の回路。