JPS6348008A - パルス遅延回路 - Google Patents
パルス遅延回路Info
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- JPS6348008A JPS6348008A JP61191343A JP19134386A JPS6348008A JP S6348008 A JPS6348008 A JP S6348008A JP 61191343 A JP61191343 A JP 61191343A JP 19134386 A JP19134386 A JP 19134386A JP S6348008 A JPS6348008 A JP S6348008A
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- delay
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- inverter
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Links
- 239000003990 capacitor Substances 0.000 claims description 16
- 230000003111 delayed effect Effects 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 241000070928 Calligonum comosum Species 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパルス遅延回路に関し、特に遅延時間が調整可
能であるパルス遅延回路に関する。
能であるパルス遅延回路に関する。
第３図はこの秤のパルス遅延回路の従来例を示す回路図
、第４図はその動作を示すタイミング図である。図示の
パルス遅延回路は直列に接続された２個の回路ブロック
Ｕ 、Ｕ よりなり、内部構成は同一であるのでその一
つの回路ブロックＵ３について説明する。回路ブロック
Ｕ３はコンデンサＣ−Ｃ４と抵抗Ｒより構成された公知
のパルス遅延回路であり、入力端子から入力された入力
信ｑ （は抵抗Ｒと遅延信号線ＦとインバータＡ 、
Ａ を介して隣接する回路ブロックＵ４の遅延信号線
へ転送され、同時にインバータＡ３、八 を経て遅延出
力信号０３として外部へ出力される。インバータ△１ｏ
およびクロックドインバータＢ 〜８８は、入力された
遅延時間の制御情報を更新する信号（以下、更新信号と
称覆る）Ｌを入力して、更新信号りがハイレベルのとき
りＯツクドインバータＢ −８８をオンとしクロックド
インバータＢ１〜Ｂ４をオフとして、情報信号線Ｃ上に
入力されている出力信号ｏ３の遅延時間の制御情報信＠
（以下、情報信号と称する）Ｄ１〜Ｄ４０反転信号をそ
れぞれインバータＡ６〜Ａ９に入力させる。また、更新
信号りがロウレベルのときクロックドインバータ８５〜
Ｂ８はオフとされてデータＩＧからの入力がしゃ断され
、クロックドインバータＢ −８４がオンとされてイ
ンバ−タＡ６〜八〇にそれまで入力されていた情報信号
Ｄ −Ｃ４の反転信号がそのまま保持される。
、第４図はその動作を示すタイミング図である。図示の
パルス遅延回路は直列に接続された２個の回路ブロック
Ｕ 、Ｕ よりなり、内部構成は同一であるのでその一
つの回路ブロックＵ３について説明する。回路ブロック
Ｕ３はコンデンサＣ−Ｃ４と抵抗Ｒより構成された公知
のパルス遅延回路であり、入力端子から入力された入力
信ｑ （は抵抗Ｒと遅延信号線ＦとインバータＡ 、
Ａ を介して隣接する回路ブロックＵ４の遅延信号線
へ転送され、同時にインバータＡ３、八 を経て遅延出
力信号０３として外部へ出力される。インバータ△１ｏ
およびクロックドインバータＢ 〜８８は、入力された
遅延時間の制御情報を更新する信号（以下、更新信号と
称覆る）Ｌを入力して、更新信号りがハイレベルのとき
りＯツクドインバータＢ −８８をオンとしクロックド
インバータＢ１〜Ｂ４をオフとして、情報信号線Ｃ上に
入力されている出力信号ｏ３の遅延時間の制御情報信＠
（以下、情報信号と称する）Ｄ１〜Ｄ４０反転信号をそ
れぞれインバータＡ６〜Ａ９に入力させる。また、更新
信号りがロウレベルのときクロックドインバータ８５〜
Ｂ８はオフとされてデータＩＧからの入力がしゃ断され
、クロックドインバータＢ −８４がオンとされてイ
ンバ−タＡ６〜八〇にそれまで入力されていた情報信号
Ｄ −Ｃ４の反転信号がそのまま保持される。
ＭＯ８ｆｆｉトランジスタ０１〜Ｑ４は、インバータＡ
−Ａ９から出力されたそれぞれのゲート制御信号（
情報信号Ｄ −Ｃ４に対応）のレベルにしま たがい、対応するコンデンサＣ−０４と接地の間を導通
し、またはしゃ断する。
−Ａ９から出力されたそれぞれのゲート制御信号（
情報信号Ｄ −Ｃ４に対応）のレベルにしま たがい、対応するコンデンサＣ−０４と接地の間を導通
し、またはしゃ断する。
次に、上述したパルス遅延回路の動作を第４図のタイミ
ング図を用いて説明する。
ング図を用いて説明する。
時刻時刻ｔ７に至るまではデータ線Ｇ上の情報信号Ｄ
−Ｃ４はデータＣの状態を継続しているので、更新信
号りが以前にロウレベルとされた後もインバータＡ６〜
Ａ９はデータＣを保持しており、これに対応するコンデ
ンサＣ−Ｃ４がそれぞれオンまたはオーツとされている
。そこで、コンデンサＣ−０４のうちオンとされている
コンデンサの合計容量に見合う遅延時間Ｔ１だけ入力信
号Ｉより遅延した近延信号０３が出力されている。
−Ｃ４はデータＣの状態を継続しているので、更新信
号りが以前にロウレベルとされた後もインバータＡ６〜
Ａ９はデータＣを保持しており、これに対応するコンデ
ンサＣ−Ｃ４がそれぞれオンまたはオーツとされている
。そこで、コンデンサＣ−０４のうちオンとされている
コンデンサの合計容量に見合う遅延時間Ｔ１だけ入力信
号Ｉより遅延した近延信号０３が出力されている。
時刻ｔ７に情報信ｆ１３ Ｑ 〜Ｄ４のデータＣがデ
ーりＭに変化しても更新信号りはロウレベルのままであ
るからインバータＡ 〜△９の状態に変化はない。更新
信号しは入力信号Ｉの立上りまたは立下りに同期して制
御されるので、時刻ｔ８において更新信号りがロウレベ
ルからハイレベルに変えられるとクロックドインバータ
Ｂ 〜Ｂ８が切換えられてインバータ八６〜八〇の内容
がアータ線Ｇ上のその時点でのデータＭで更新される。
ーりＭに変化しても更新信号りはロウレベルのままであ
るからインバータＡ 〜△９の状態に変化はない。更新
信号しは入力信号Ｉの立上りまたは立下りに同期して制
御されるので、時刻ｔ８において更新信号りがロウレベ
ルからハイレベルに変えられるとクロックドインバータ
Ｂ 〜Ｂ８が切換えられてインバータ八６〜八〇の内容
がアータ線Ｇ上のその時点でのデータＭで更新される。
したがって、コンデンサＣ−Ｃ４はデータＭに対応して
それぞれオンまたはオフとされて、そのときオンとされ
たコンアンサの合計容（負値に児合う新しい遅延時間Ｔ
２が次のサイクルから得られる。
それぞれオンまたはオフとされて、そのときオンとされ
たコンアンサの合計容（負値に児合う新しい遅延時間Ｔ
２が次のサイクルから得られる。
更新信号りは時刻ｔ９でロウレベルに戻されて調整の１
サイクルが終る。
サイクルが終る。
なお、回路ブロックＵ４は回路ブロックＵ３から遅延信
号０３と更新信号りを転送されており、同一の情報信号
Ｄ 〜Ｃ４を入力しているので、回路ブロックＵ３と同
一のタイミングで同様のｄ延動作を行ない遅延出力信号
０４を出力する。
号０３と更新信号りを転送されており、同一の情報信号
Ｄ 〜Ｃ４を入力しているので、回路ブロックＵ３と同
一のタイミングで同様のｄ延動作を行ない遅延出力信号
０４を出力する。
上述した従来のパルス遅延回路は、遅延時間の情報信号
Ｄ −Ｃ４が遅延信号線Ｆの状態とは無関係に更新信
＠Ｌにより更新されるので時刻ｔ８に見られるように遅
延信号線Ｆに電荷が残っている間に遅延時間の情報信号
Ｄ −Ｃ４が更新されす ると、遅延信号線Ｅに接続されているコンデンサｃｏ−
０４の全容凸性が急に変化するのに対し残っていた電荷
のｍは更新前後で変らないため、遅延信号線Ｆ上に容量
値の変化分と「延信丹線Ｆ上に残っていた電荷との積に
等しい電位変化Δ■が生じることとなり、これは本来得
ようとしていた遅延出力信号０３にとっては雑音であり
、波形整形用のインバータＡ１の誤動作を誘うことがあ
るという欠点がある。
Ｄ −Ｃ４が遅延信号線Ｆの状態とは無関係に更新信
＠Ｌにより更新されるので時刻ｔ８に見られるように遅
延信号線Ｆに電荷が残っている間に遅延時間の情報信号
Ｄ −Ｃ４が更新されす ると、遅延信号線Ｅに接続されているコンデンサｃｏ−
０４の全容凸性が急に変化するのに対し残っていた電荷
のｍは更新前後で変らないため、遅延信号線Ｆ上に容量
値の変化分と「延信丹線Ｆ上に残っていた電荷との積に
等しい電位変化Δ■が生じることとなり、これは本来得
ようとしていた遅延出力信号０３にとっては雑音であり
、波形整形用のインバータＡ１の誤動作を誘うことがあ
るという欠点がある。
本発明のパルス遅延回路は、情報信号の内容を更新させ
る更新信号の動作タイミングを、前記遅延信号線の放電
完了時とするタイミング制御手段を有している。
る更新信号の動作タイミングを、前記遅延信号線の放電
完了時とするタイミング制御手段を有している。
このように、コンデンサの切換えタイミングをｄ延信弓
線上の残留電荷が放電を完了した時点に選／υでいるた
め、遅延出力信号の遅延時間の調整時に発生する雑音の
発生を防止することができる。
線上の残留電荷が放電を完了した時点に選／υでいるた
め、遅延出力信号の遅延時間の調整時に発生する雑音の
発生を防止することができる。
（実施例〕
本発明の実施例を図面を参照して説明する。
第１図岬ま本発明のパルス遅延回路の一実施例を示ず回
路図、第２図は第１図の実施例の動作を示すタイミング
図である。
路図、第２図は第１図の実施例の動作を示すタイミング
図である。
本実施例は、同一の内部構成を右づる回路ブロックＵ
１Ｕ２が直列に接続され、各回路ブロワりＵｌ、Ｕ２は
第３図で説明した従来の回路ブロックＵ３の内容に、更
新信号［−のクロックドインバータＢ１〜Ｂ８に対する
動作タイミングを万延信号線Ｆの放電完了時点とする更
新信号動作タイミンク制御回路を追加して（１℃成され
たものである。
１Ｕ２が直列に接続され、各回路ブロワりＵｌ、Ｕ２は
第３図で説明した従来の回路ブロックＵ３の内容に、更
新信号［−のクロックドインバータＢ１〜Ｂ８に対する
動作タイミングを万延信号線Ｆの放電完了時点とする更
新信号動作タイミンク制御回路を追加して（１℃成され
たものである。
該！Ｉ］作タイミング制御回路は第１図に示すようにイ
ンバータＡ５、Ａ１１と、クロックドインバータＢ、Ｂ
１ｏと、ナンド回路Ｅとより構成され、インバータＡ５
へは遅延信号線Ｆからの遅延出力信号Ｏが、クロックド
インバータＢ９へは更新信号Ｌ°がそれぞれ入力され、
ナンド回路Ｅの出力がクロックドインバータＢ −８
、およびインパークＡ を介してクロックドインバータ
８５〜Ｂ８へ入力される。ナンド回路Ｅの２端子にはイ
ンバータ△ 、Ａ の出力が入力され、インバーりＡ
の出力はまた、次段の回路ブロックＵ２の更新信号りと
して転送される。
ンバータＡ５、Ａ１１と、クロックドインバータＢ、Ｂ
１ｏと、ナンド回路Ｅとより構成され、インバータＡ５
へは遅延信号線Ｆからの遅延出力信号Ｏが、クロックド
インバータＢ９へは更新信号Ｌ°がそれぞれ入力され、
ナンド回路Ｅの出力がクロックドインバータＢ −８
、およびインパークＡ を介してクロックドインバータ
８５〜Ｂ８へ入力される。ナンド回路Ｅの２端子にはイ
ンバータ△ 、Ａ の出力が入力され、インバーりＡ
の出力はまた、次段の回路ブロックＵ２の更新信号りと
して転送される。
次に、本実施例の動作を第２図のタイミング図を参照し
て説明する。
て説明する。
従来例について説明したように、時刻ｔ１までデータ線
Ｇ上の情報信号Ｄ −Ｄ４と、インバーりＡ６〜Ａ９に
保持されている信号はデータＣの状態を継続しており、
時刻ｔ１で情報信号Ｄ１〜Ｄ がデータＭに変化しても
インバータ八〇〜Ａ９の状態は変らない。舶述のように
更新信号しは入力信８１の立上りまたは立下りに同ｔ’
ｌ］ ｂて入力されるので、いま時刻ｔ２にＪ３いて入
力信号Ｉの立上りとともに更新信０［が入）〕されると
、インバータＡ４からの遅延信号０１は遅延のためロウ
レベルのままであるから更新信号［（ハイレベル）はり
［１ツクドインバ−タＢ９により阻止され、時刻ｔ３で
遅延信号０１が立上った時点でクロックドインバータＢ
１インバータＡ１１を介してすンド回路Ｅの一端子に
入力される。但し、このｌ、′１点でインバータＡ５の
出力はロウレベルに変化するためプント回路Ｅは変化せ
ず、インバータ八〇〜Δ９の保持するデータＣに変化は
無い。次に、旧制ｔ４で遅延信号Ｉ！！ｌＦ上の放電が
終了するとインバータＡ４の出力はロウレベルとなり、
インバータＡ５の出力はハイレベルとなってナンド回路
Ｅの出力がロウレベルに変り、クロックドインパークＢ
−８８が切換えられてインパーク△６〜八〇の内容
がデータＭに更新される。したがって、コンデンサＣ１
〜Ｃ４はデータＭに対応づる組合せでオンまたはオフと
される。このときく時刻ｔ４）、クロックドインバータ
Ｂ、Ｂ、ｏも切換えられてインバータＡ１１はその状態
（ハイレベル）を保持するので、ナンド回路Ｅもロウレ
ベルの出力を保持し続ける。時刻ｔ５で更新信号りがロ
ウレベルに戻され、時刻ｔ６で新しいデータＭに対応す
る新しい遅延時間Ｔ２だけ入力信号Ｉより遅れて遅延信
号Ｏが立上り、インバータＡ５の出力はロウレベルに戻
ってナンド回路Ｅの出力はハイレベルとされ、インバー
タ八〇〜△９はデータＭを保持し続ける。インバータＡ
１１出力もロウレベルに戻る。
Ｇ上の情報信号Ｄ −Ｄ４と、インバーりＡ６〜Ａ９に
保持されている信号はデータＣの状態を継続しており、
時刻ｔ１で情報信号Ｄ１〜Ｄ がデータＭに変化しても
インバータ八〇〜Ａ９の状態は変らない。舶述のように
更新信号しは入力信８１の立上りまたは立下りに同ｔ’
ｌ］ ｂて入力されるので、いま時刻ｔ２にＪ３いて入
力信号Ｉの立上りとともに更新信０［が入）〕されると
、インバータＡ４からの遅延信号０１は遅延のためロウ
レベルのままであるから更新信号［（ハイレベル）はり
［１ツクドインバ−タＢ９により阻止され、時刻ｔ３で
遅延信号０１が立上った時点でクロックドインバータＢ
１インバータＡ１１を介してすンド回路Ｅの一端子に
入力される。但し、このｌ、′１点でインバータＡ５の
出力はロウレベルに変化するためプント回路Ｅは変化せ
ず、インバータ八〇〜Δ９の保持するデータＣに変化は
無い。次に、旧制ｔ４で遅延信号Ｉ！！ｌＦ上の放電が
終了するとインバータＡ４の出力はロウレベルとなり、
インバータＡ５の出力はハイレベルとなってナンド回路
Ｅの出力がロウレベルに変り、クロックドインパークＢ
−８８が切換えられてインパーク△６〜八〇の内容
がデータＭに更新される。したがって、コンデンサＣ１
〜Ｃ４はデータＭに対応づる組合せでオンまたはオフと
される。このときく時刻ｔ４）、クロックドインバータ
Ｂ、Ｂ、ｏも切換えられてインバータＡ１１はその状態
（ハイレベル）を保持するので、ナンド回路Ｅもロウレ
ベルの出力を保持し続ける。時刻ｔ５で更新信号りがロ
ウレベルに戻され、時刻ｔ６で新しいデータＭに対応す
る新しい遅延時間Ｔ２だけ入力信号Ｉより遅れて遅延信
号Ｏが立上り、インバータＡ５の出力はロウレベルに戻
ってナンド回路Ｅの出力はハイレベルとされ、インバー
タ八〇〜△９はデータＭを保持し続ける。インバータＡ
１１出力もロウレベルに戻る。
以上のシーケンスで遅延時間が変更調整されたが、この
ようにコンデンサＣ−Ｃ４の切換えを遅延信号線Ｆ上の
電荷が放電された時に行なうことによって、コンデンサ
切換えに起因するｌ音の発生を防ぐことができる。
ようにコンデンサＣ−Ｃ４の切換えを遅延信号線Ｆ上の
電荷が放電された時に行なうことによって、コンデンサ
切換えに起因するｌ音の発生を防ぐことができる。
さらに第１図のように同構造の回路ブロックＵ２が′ｌ
７ｉＦＡ接続して使用されている場合、ブロックＵ２の
遅延時間の制御情報を更新する更新信号しにブロックＵ
のインバータＡ１１の出力信号を用いれば次のブロッ
クＵ２の入力信号■と更新信ＦＬとのタイミングはブロ
ックＵ１の入力信号Ｉと更新信号りのタイミングと同じ
になる！こめ、次のブロックＵ２でもブロックＵ１と同
じ勅イ）が行なわれて冗延信Ｆｊ Ｏ２が出力される。
７ｉＦＡ接続して使用されている場合、ブロックＵ２の
遅延時間の制御情報を更新する更新信号しにブロックＵ
のインバータＡ１１の出力信号を用いれば次のブロッ
クＵ２の入力信号■と更新信ＦＬとのタイミングはブロ
ックＵ１の入力信号Ｉと更新信号りのタイミングと同じ
になる！こめ、次のブロックＵ２でもブロックＵ１と同
じ勅イ）が行なわれて冗延信Ｆｊ Ｏ２が出力される。
このことは、ブロック回路を何段接続しても同様であり
、遅延時間を広範囲に変化させ調整することが可能であ
る。
、遅延時間を広範囲に変化させ調整することが可能であ
る。
以上説明したように本発明は、遅延時間の調整内容を指
定する制御情報を更新させる更新信ｇの動作タイミング
を、遅延信号線の放電完了＋ｒｔに可能とするタイミン
グ制御手段を右することにより、調整時に遅延出力信号
にγを音が発生することを防ぐことができる効果があり
、しかもＲ”ｉｌ ＋＋η造の回路ブロックを複数段縦
続接続しても遅延時間の調整を各々の回路ブロックで３
匪信号線に電荷の放電完了時に行なえるので各回路ブロ
ックの出力する遅延信号に雑音の発生を防ぐことができ
るから、多段の遅延り間を＋’７たい場合、すなわら、
１つの基準信号から様々なＲ延信号を冑だい時回路ブロ
ックを縦続接続して各ブロックの出力を各々ノ目的にあ
わせて用いる場合に特に効果がある。
定する制御情報を更新させる更新信ｇの動作タイミング
を、遅延信号線の放電完了＋ｒｔに可能とするタイミン
グ制御手段を右することにより、調整時に遅延出力信号
にγを音が発生することを防ぐことができる効果があり
、しかもＲ”ｉｌ ＋＋η造の回路ブロックを複数段縦
続接続しても遅延時間の調整を各々の回路ブロックで３
匪信号線に電荷の放電完了時に行なえるので各回路ブロ
ックの出力する遅延信号に雑音の発生を防ぐことができ
るから、多段の遅延り間を＋’７たい場合、すなわら、
１つの基準信号から様々なＲ延信号を冑だい時回路ブロ
ックを縦続接続して各ブロックの出力を各々ノ目的にあ
わせて用いる場合に特に効果がある。
第１図は本発明のパルス遅延回路の一実施例を示す回路
図、第２図は第１図の実施例の動作を示すタイミング図
、第３図はパルス遅延回路の従来例を示す回路図、第４
図は第３図の従来例の動作を示すタイミング図である。 Ｉ・・・入力信号、 Ｏ〜０４・・・遅延出力信号、 し・・・更新信号、 Ｄ −Ｄ４・・・情報信号、 Ｒ・・・抵抗、 ｃｏ−０４・・・コンデンサ、 Ｑ１〜Ｑ４・・・ＭｏＳトランジスタ、Ａ 〜へ１１・
・・インバータ、 Ｂ１〜Ｂ１ｏ・・・クロックドインバータ、Ｅ・・・ナ
ンド回路、 Ｆ・・・遅延信号線、 Ｇ・・・データ信号、 Ｕｌ、Ｕ２・・・回路ブロック、 Ｃ，Ｍ・・・データ、 ｔ１〜ｔ９・・・時刻、 Ｔ 、Ｔ２・・・ｎＭ、時間、 ΔＶ・・・電位変化。
図、第２図は第１図の実施例の動作を示すタイミング図
、第３図はパルス遅延回路の従来例を示す回路図、第４
図は第３図の従来例の動作を示すタイミング図である。 Ｉ・・・入力信号、 Ｏ〜０４・・・遅延出力信号、 し・・・更新信号、 Ｄ −Ｄ４・・・情報信号、 Ｒ・・・抵抗、 ｃｏ−０４・・・コンデンサ、 Ｑ１〜Ｑ４・・・ＭｏＳトランジスタ、Ａ 〜へ１１・
・・インバータ、 Ｂ１〜Ｂ１ｏ・・・クロックドインバータ、Ｅ・・・ナ
ンド回路、 Ｆ・・・遅延信号線、 Ｇ・・・データ信号、 Ｕｌ、Ｕ２・・・回路ブロック、 Ｃ，Ｍ・・・データ、 ｔ１〜ｔ９・・・時刻、 Ｔ 、Ｔ２・・・ｎＭ、時間、 ΔＶ・・・電位変化。
Claims (1)
- 【特許請求の範囲】 入力信号線に直列接続された抵抗と、該抵抗の出力側の
遅延信号線と接地間に互いに並列接続された複数のコン
デンサを有し、外部から入力された出力信号遅延時間情
報を伝える情報信号に対応して前記コンデンサを個々に
オンまたはオフとすることにより、それらの総合充放電
時定数を調整して出力信号の遅延時間を制御できるパル
ス遅延回路において、 前記情報信号の内容を更新させる更新信号の動作タイミ
ングを、前記遅延信号線の放電完了時とするタイミング
制御手段を有することを特徴とするパルス遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191343A JPS6348008A (ja) | 1986-08-15 | 1986-08-15 | パルス遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191343A JPS6348008A (ja) | 1986-08-15 | 1986-08-15 | パルス遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6348008A true JPS6348008A (ja) | 1988-02-29 |
Family
ID=16272987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61191343A Pending JPS6348008A (ja) | 1986-08-15 | 1986-08-15 | パルス遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6348008A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793238A (en) * | 1996-11-01 | 1998-08-11 | Cypress Semiconductor Corp. | RC delay with feedback |
| JP2019096936A (ja) * | 2017-11-17 | 2019-06-20 | ローム株式会社 | 可変遅延回路、ｐｌｌ周波数シンセサイザ、電子機器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61117915A (ja) * | 1984-11-13 | 1986-06-05 | Fujitsu Ltd | 遅延回路 |
| JPS61129916A (ja) * | 1984-11-29 | 1986-06-17 | Fujitsu Ltd | 遅延回路 |
-
1986
- 1986-08-15 JP JP61191343A patent/JPS6348008A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61117915A (ja) * | 1984-11-13 | 1986-06-05 | Fujitsu Ltd | 遅延回路 |
| JPS61129916A (ja) * | 1984-11-29 | 1986-06-17 | Fujitsu Ltd | 遅延回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793238A (en) * | 1996-11-01 | 1998-08-11 | Cypress Semiconductor Corp. | RC delay with feedback |
| JP2019096936A (ja) * | 2017-11-17 | 2019-06-20 | ローム株式会社 | 可変遅延回路、ｐｌｌ周波数シンセサイザ、電子機器 |
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