JPH0883915A - 薄膜トランジスタおよびその形成方法 - Google Patents

薄膜トランジスタおよびその形成方法

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JPH0883915A
JPH0883915A JP7247004A JP24700495A JPH0883915A JP H0883915 A JPH0883915 A JP H0883915A JP 7247004 A JP7247004 A JP 7247004A JP 24700495 A JP24700495 A JP 24700495A JP H0883915 A JPH0883915 A JP H0883915A
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ビチ−エン・ニュエン
Thomas F Mcnelly
トーマス・エフ・マックネリー
Philip J Tobin
フィリップ・ジェイ・トビン
James D Hayden
ジェームス・ディー・ヘイデン
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Abstract

(57)【要約】 【課題】 半導体材料の複合層４０を利用して、低リー
ク電流および高オン／オフ電流比を有するアンダ・ゲー
ト型薄膜トランジスタ５４を形成する。 【解決手段】 １実施例において、半導体材料の複合層
４０は、トランジスタ・ゲート電極１８の上に半導体材
料の２つの個別の層３４，３８を被着することによって
形成される。次に、複合層４０はパターニングされ、イ
オン注入されて、複合層４０内にソース領域４６および
ドレイン領域４８を形成し、複合層４０内にチャネル領
域５０およびオフセット・ドレイン領域５２を定める。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に半導体デバイス
に関し、さらに詳しくは、薄膜トランジスタおよびその
形成方法に関する。
【０００２】
【従来の技術】薄膜トランジスタ（ＴＦＴ：thin film
transistor) は、半導体業界で普及しつつある。実際、
ＴＦＴデバイスは、フラット・パネル・ディスプレイ
や、スタティック・メモリ・デバイスですでに利用され
ている。スタティック・メモリ・デバイスの場合、相補
型金属酸化物半導体（ＣＭＯＳ）およびバイポーラ金属
酸化物半導体（ＢｉＣＭＯＳ）スタティック・ランダム
・アクセス・メモリ（ＳＲＡＭ）は、従来、ポリシリコ
ン抵抗負荷デバイスを主に利用していた。しかし、半導
体業界におけるＳＲＡＭの高密度化により、従来のポリ
シリコン抵抗負荷デバイスをＴＦＴデバイスと入れ換え
ることは極めて望ましい。ＳＲＡＭおよびフラット・パ
ネル・ディスプレイはともに、低いリーク電流，高いオ
ン／オフ電流比および低い欠陥率を有する良好なＴＦＴ
デバイスを必要とする。さらに、高密度ＳＲＡＭは、小
型メモリ・セルと整合性のあるＴＦＴデバイスを必要と
する。
【発明が解決しようとする課題】垂直型，オーバ・ゲー
ト型，アンダ・ゲート型などいくつかの異なるＴＦＴデ
バイスが過去に提唱された。しかし、高密度ＳＲＡＭに
おいてアンダ・ゲート型ＴＦＴを利用することは制限さ
れた。ＳＲＡＭセルでは、ＴＦＴのドレイン電極はラッ
チ・トランジスタの制御電極に電気結合しなければなら
ない。しかし、アンダ・ゲート型ＴＦＴのドレイン電極
をラッチ・トランジスタの制御電極に電気結合すること
は、余分な金属化(metallization) レベルを必要とす
る。余分な金属化レベルをレイアウトするために必要な
領域はかなりのもので、そのためアンダ・ゲート型ＴＦ
Ｔで達成できるメモリ・セル・サイズは制限される。従
って、デバイスの高密度化条件と整合性のあるＴＦＴデ
バイスが必要とされる。
【０００３】
【課題を解決するための手段】従来のＴＦＴデバイスの
前述の問題は、本発明によって克服される。本発明の１
実施例では、薄膜トランジスタは、側壁(sidewall)を有
するゲート電極を形成することによって製造される。次
に、ゲート誘電層は、ゲート電極の上に形成される。半
導体材料の第１層は、ゲート誘電層の上に形成される。
半導体材料の第１層の一部はエッチングされ、ゲート誘
電層の露出部分を形成する。ゲート誘電層の露出部分は
エッチングされ、コンタクト開口部を定める。次に、半
導体材料の第２層は、半導体材料の第１層の上に形成さ
れ、ゲート誘電層の上に半導体材料の複合層を形成す
る。さらに、半導体材料の第２層は、コンタクト開口部
内になるように形成される。複合層はパターニングさ
れ、この複合層内にソースおよびドレイン領域が形成さ
れる。また、ソースおよびドレイン領域は、ゲート電極
の上にある複合層の一部内にチャネル領域を定める。本
発明の他の様態は、本発明の方法で形成されるデバイス
に関する。
【０００４】これらおよび他の特徴および利点は、添付
の図面とともに以下の詳細な説明から明らかになろう。
ただし、図面は必ずしも縮尺通りではなく、具体的に図
示されていない本発明の他の実施例もあることを指摘し
ておく。
【０００５】
【実施例】図１ないし図９は、薄膜トランジスタが形成
される、本発明の１実施例によるプロセス段階を示す断
面図および上面図である。図１には、基板１２および誘
電層１４からなる集積回路構造の一部１０を示す。基板
１２は、好ましくは、単結晶シリコン基板，サファイア
基板上のシリコン，絶縁基板上のシリコンなどの半導体
基板である。さらに、基板１２は、その上にトランジス
タ，コンデンサ，抵抗器，ダイオードなどの半導体デバ
イスを形成してもよい。しかし、これらのデバイスは図
面を簡単にするため図示されていない。誘電層１４は、
二酸化シリコン，窒化シリコン，ポリイミドなどの層で
もよい。さらに、誘電層１４は、熱酸化，化学蒸着，ス
ピン・オン被着(spin-on deposition)，プラズマ被着な
ど、従来の手法を利用して形成してもよい。
【０００６】図２において、従来のフォトリソグラフィ
・パターニングおよびエッチング方法を利用して、コン
タクト開口部１６が誘電層１４内に形成され、次に導電
材料の層が誘電層１４の上およびコンタクト開口部１６
内に被着される。導電材料層は、従来の方法を利用して
形成され、好ましくはｎ＋またはｐ＋ポリシリコンであ
る。あるいは、導電層は、タングステンなどの金属や、
ケイ化タングステンまたはケイ化チタンなどのケイ化金
属や、ケイ化金属およびドーピングされたポリシリコン
からなるポリサイド(polycide)層でもよい。次に、導電
層の上に犠牲材料層が形成され、この犠牲層および導電
層はパターニングされ、ゲート電極１８およびコンタク
ト領域２２を形成する。コンタクト領域２２は、基板１
２の一部に電気結合される。例えば、１実施例では、コ
ンタクト領域２２は、ＳＲＡＭメモリ・セルにおけるラ
ッチ・トランジスタの下層ゲート電極に電気結合され
る。あるいは、コンタクト領域２２は、下層のドーピン
グ領域または下層の導電相互接続に電気結合してもよ
い。図２に示すように、パターニング・プロセスによ
り、コンタクト領域２２およびゲート電極１８の上に、
犠牲層の残りの部分２４が残る。１実施例では、残りの
部分は化学蒸着された二酸化シリコンである。あるい
は、残りの部分２４は熱成長された二酸化シリコンや、
窒化シリコン、窒化酸素シリコン(silicon oxynitride)
などの他の材料でもよい。さらに、残りの部分２４は、
二酸化シリコンおよび窒化シリコンからなるラミネート
や、二酸化シリコンおよび窒化酸素シリコンからなるラ
ミネートでもよい。犠牲層は、フォトリソグラフィ・パ
ターニング・プロセス中に、パターンひずみまたは反射
ノッチング(reflective notching) を低減する反射防止
コーティング(anti-reflective coating) として有利に
利用できる。
【０００７】図３において、ゲート電極１８，コンタク
ト領域２２および誘電層１４の上に、側壁スペーサ材料
の層が形成される。側壁スペーサ材料の層は、従来の被
着方法を利用して形成され、ついで異方性エッチングが
施され、ゲート電極１８の側壁２０に隣接して側壁スペ
ーサ２６を形成する。１実施例では、側壁スペーサ２６
は、窒化シリコンで形成される。あるいは、側壁スペー
サ２６は、二酸化シリコン，窒化ホウ素などの他の材料
で形成してもよい。１実施例では、側壁スペーサ２６が
形成された後、残りの部分２４が選択的エッチング・プ
ロセスによって除去され、ゲート電極１８の上面２８
と、コンタクト領域２２の上面３０とを露出する。例え
ば、残りの部分２４は、二酸化シリコンで形成される場
合、フッ化水素酸で選択的に除去できる。あるいは、残
りの部分２４は、側壁スペーサ２６の形成と同時に除去
してもよい。
【０００８】図４において、ゲート電極１８の上面２８
およびコンタクト領域２２の上面３０の上に、ゲート誘
電層３２が形成される。１実施例では、ゲート誘電層３
２は、化学蒸着された二酸化シリコンの層であり、これ
はＴＥＯＳ(tetraethyorthosilicate)をソース・ガスと
して利用して被着され、ついで酸素からなる雰囲気中で
焼きしめ(densify) される。あるいは、ゲート誘電層３
２は熱成長された二酸化シリコンの層や、窒化酸素シリ
コンの層でもよく、これは被着または熱成長された二酸
化シリコン層を、アンモニア（ＮＨ3 ），亜酸化窒素
（Ｎ2 Ｏ）または酸化窒素（ＮＯ）からなる雰囲気中で
アニールすることによって形成される。次に、ゲート誘
電層３２の上に半導体材料の第１層３４が形成される。
第１層３４は、従来の方法を利用して形成され、好まし
くは、約２５ナノメートルから約７５ナノメートルの範
囲の厚さを有する。１実施例では、第１層３４は、アモ
ルファス・シリコンの層である。あるいは、第１層３４
は、ポリシリコン，シリコン・ゲルマニウムなどの層で
もよい。
【０００９】図５において、第１層３４は従来のフォト
リソグラフィ・パターニングおよび乾式エッチング方法
を利用してパターニングされ、ゲート誘電層３２の下層
部分を露出する。次に、ゲート誘電層３２の露出部分
は、乾式エッチングまたは湿式エッチングのいずれかで
除去され、コンタクト開口部３５を定め、かつコンタク
ト領域２２の部分３６を露出する。
【００１０】図６において、第１層３４の上に半導体材
料の第２層３８が形成され、半導体材料の複合層４０を
形成する。さらに、第２層３８は、コンタクト開口部３
５内にも形成され、図６に示すようにコンタクト領域２
２の露出部分３６の上になる。第２層３８は、従来の方
法を利用して形成され、好ましくは、約２５ナノメート
ルから約７５ナノメートルの範囲の厚さを有する。１実
施例では、第２層３８はアモルファス・シリコンの層で
ある。あるいは、第２層３８は、ポリシリコン，シリコ
ン・ゲルマニウムなどの層でもよい。好適な実施例で
は、複合層４０は、１００ナノメートル以下の厚さを有
する。１実施例では、複合層４０の上に誘電層４２が形
成され、ついで誘電層４２および複合層４０は酸素から
なる雰囲気中でアニールされる。あるいは、誘電層４２
および複合層４０は、不活性雰囲気中でアニールしても
よい。アニール・プロセスは、複合層４０を焼きしめ、
複合層４０の粒界(grain bounaries) を不活性化(passi
vation) する。さらに、第１層３４および第２層３８が
アモルファス・シリコンで形成される場合には、アニー
ル・プロセスを有利に利用して、これらのアモルファス
・シリコン層を再結晶化することができる。１実施例で
は、誘電層４２は、化学蒸着された窒化シリコンの層で
ある。あるいは、誘電層４２は、窒化酸素シリコンまた
は二酸化シリコンの層でもよい。さらに、誘電層４２
は、二酸化シリコンおよび窒化シリコンからなるラミネ
ートや、二酸化シリコンおよび窒化酸素シリコンからな
るラミネートでもよい。
【００１１】図７において、誘電層４２および複合層４
０は、従来のフォトリソグラフィ・パターニングおよび
エッチング方法を利用してパターニングされる。誘電層
４２は反射防止コーティングとして有利に利用して、フ
ォトリソグラフィ・パターニング・プロセス中のパター
ンひずみまたは反射ノッチングを低減できることを理解
されたい。次に、ゲート電極１８の上にある複合層４０
の部分の上に、フォトレジスト・マスク４４が形成され
る。フォトレジスト・マスク４４は注入マスクとして用
いられ、イオン４５が複合層４０内に注入され、ソース
領域４６およびドレイン領域４８を形成する。さらに、
１実施例では、注入プロセスは、複合層４０内にチャネ
ル領域５０およびオフセット・ドレイン領域５２も定め
る。この実施例を図７に示し、ここでチャネル領域５０
はゲート電極１８の上に示され、オフセット・ドレイン
領域５２はチャネル領域５０とドレイン領域４８との間
に介在して示される。ソース領域４６およびドレイン領
域４８は、ｎ−型またはｐ−型導電性のいずれかを有す
るように形成できることを理解されたい。
【００１２】次に、フォトレジスト・マスク４４は除去
され、ソース領域４６およびドレイン領域４８は従来の
方法を利用してアニールされる。その結果、得られる薄
膜トランジスタ５４を図８に示す。図示のように、ドレ
イン領域４８は、第２層３８のドーピング部分によって
コンタクト領域２２に電気結合される。従って、本発明
のプロセスにより、ドレイン領域４８は、余分な金属化
レベルを利用せずに、下層のデバイスに電気結合でき
る。よって、本発明のプロセスでは、アンダ・ゲート型
薄膜トランジスタのドレイン領域をラッチ・トランジス
タのゲート電極に電気結合するために余分な金属化レベ
ルを必要としないので、アンダ・ゲート型薄膜トランジ
スタで小型ＳＲＡＭメモリ・セルの製造が可能になる。
さらに、薄膜トランジスタの電気特性は、半導体材料の
複合層内に薄膜トランジスタのチャネル領域，ソース領
域およびドレイン領域を形成することによって、悪影響
を受けない。
【００１３】図９は、図８の上面図である。図９から、
本発明のプロセスを利用して、オーバ・ゲート型薄膜ト
ランジスタも形成できることがわかる。さらに、オーバ
・ゲート型およびアンダ・ゲート型の両方の薄膜トラン
ジスタも本発明のプロセスを利用して形成できることを
理解されたい。
【００１４】上記の説明および図面は、本発明に伴う多
くの利点を実証する。特に、薄膜トランジスタのソー
ス，ドレインおよびチャネル領域は、その電気特性に悪
影響を及ぼさずに、半導体材料の複合層内に形成できる
ことを開示した。さらに別の利点は、本発明では、アン
ダ・ゲート型薄膜トランジスタのドレイン電極をラッチ
・トランジスタのゲート電極に電気結合するために余分
な金属化レベルを必要としないので、高密度ＳＲＡＭを
アンダ・ゲート型薄膜トランジスタで製造できることで
ある。
【００１５】故に、本発明により、前述の必要性および
利点を十分満たす薄膜トランジスタが提供されたことは
明白である。本発明について特定の実施例を参照して図
説してきたが、本発明は図の実施例に制限されない。当
業者であれば、本発明の精神から逸脱せずに、修正およ
び変形が可能なことが理解される。例えば、複合層４０
は半導体材料の２つ以上の層で形成できることが想起さ
れる。さらに、本発明は、本明細書で具体的に挙げた材
料に制限されない。また、本発明は特定のＳＲＡＭデバ
イスまたはレイアウトに制限されないことに留意された
い。従って、本発明は特許請求の範囲内のかかる一切の
変形および修正を網羅するものとする。
【図面の簡単な説明】
【００１６】
【図１】本発明の１実施例によるプロセス段階を示す断
面図である。
【００１７】
【図２】本発明の１実施例によるプロセス段階を示す断
面図である。
【００１８】
【図３】本発明の１実施例によるプロセス段階を示す断
面図である。
【００１９】
【図４】本発明の１実施例によるプロセス段階を示す断
面図である。
【００２０】
【図５】本発明の１実施例によるプロセス段階を示す断
面図である。
【００２１】
【図６】本発明の１実施例によるプロセス段階を示す断
面図である。
【００２２】
【図７】本発明の１実施例によるプロセス段階を示す断
面図である。
【００２３】
【図８】本発明の１実施例によるプロセス段階を示す断
面図である。
【００２４】
【図９】本発明の１実施例によるプロセス段階を示す上
面図である。
【００２５】
【符号の説明】
１０ 集積回路 １２ 基板 １４ 誘電層 １６ コンタクト開口部 １８ ゲート電極 ２０ 側壁 ２２ コンタクト領域 ２４ 犠牲層の残りの部分 ２６ 側壁スペーサ ２８ ゲート電極１８の上面 ３０ コンタクト領域２２の上面 ３２ ゲート誘電層 ３４ 半導体材料の第１層 ３５ コンタクト開口部 ３６ コンタクト領域２２の部分 ３８ 半導体材料の第２層 ４０ 半導体材料の複合層 ４２ 誘電層 ４４ フォトレジスト・マスク ４５ イオン ４６ ソース領域 ４８ ドレイン領域 ５０ チャネル領域 ５２ オフセット・ドレイン領域 ５４ 薄膜トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フィリップ・ジェイ・トビン アメリカ合衆国テキサス州オースチン、ウ ィンダミア・メドゥス11410 (72)発明者 ジェームス・ディー・ヘイデン アメリカ合衆国テキサス州オースチン、リ オ・ブラボー・レーン6802

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 薄膜トランジスタ（５４）を形成する方
    法であって：側壁（２０）を有するゲート電極（１８）
    を形成する段階；前記ゲート電極（１８）の上にゲート
    誘電層（３２）を形成する段階；前記ゲート誘電層（３
    ２）の上に半導体材料の第１層（３４）を形成する段
    階；前記半導体材料の第１層（３４）の一部をエッチン
    グして、前記ゲート誘電層（３２）の露出部分を形成す
    る段階；前記ゲート誘電層（３２）の露出部分をエッチ
    ングして、コンタクト開口部（３５）を定める段階；前
    記半導体材料の第１層（３４）の上に半導体材料の第２
    層（３８）を形成し、前記ゲート誘電層（３２）の上に
    半導体材料の複合層（４０）を形成する段階であって、
    前記半導体材料の第２層（３８）は前記コンタクト開口
    部（３５）内にもある、段階；前記複合層（４０）をパ
    ターニングする段階；および前記複合層（４０）内にソ
    ース領域（４６）およびドレイン領域（４８）を形成す
    る段階であって、前記ソース領域（４６７）およびドレ
    イン領域（４８）は、前記ゲート電極（１８）の上にあ
    る前記複合層（４０）の部分内にチャネル領域（５０）
    を定める、段階；によって構成されることを特徴とする
    方法。
  2. 【請求項２】 ソース領域（４６）およびドレイン領域
    （４８）を形成する前記段階は、オフセット・ドレイン
    領域（５２）が前記複合層（４０）内に定められるよう
    に、前記ソース領域（４６）およびドレイン領域（４
    ８）を形成し、前記オフセット領域（５２）が前記チャ
    ネル領域（５０）とドレイン領域（４８）との間にある
    ことを特徴とする請求項１記載の方法。
  3. 【請求項３】 薄膜トランジスタ（５４）を形成する方
    法であって：側壁（２０）を有するゲート電極（１８）
    を形成する段階；前記ゲート電極（１８）の上にゲート
    誘電層（３２）を形成する段階；前記ゲート誘電層（３
    ２）の上に第１アモルファス・シリコン層（３４）を被
    着する段階；前記第１アモルファス・シリコン層（３
    ４）の一部をエッチングして、前記ゲート誘電層（３
    ２）の露出部分を形成する段階；前記ゲート誘電層（３
    ２）の前記露出部分をエッチングして、コンタクト開口
    部（３５）を定める段階；前記第１アモルファス・シリ
    コン層（３４）の上に第２アモルファス・シリコン層
    （３８）を被着して、半導体材料の複合層（４０）を形
    成する段階であって、前記第２アモルファス・シリコン
    層３８は前記コンタクト開口部内にもある、段階；前記
    半導体材料の複合層（４０）をアニールして、前記第１
    （３４）および第２（３８）アモルファス・シリコン層
    を再結晶化する段階；前記複合層（４０）をパターニン
    グする段階；および前記複合層（４０）内にソース領域
    （４６）およびドレイン領域（４８）を形成する段階で
    あって、前記ソース領域（４６）およびドレイン領域
    （４８）は、前記ゲート電極（１８）の上にある前記複
    合層（４０）の部分内にチャネル領域（５０）を定め
    る、段階；によって構成されることを特徴とする方法。
  4. 【請求項４】 前記ゲート誘電層（３２）を形成する前
    に、前記ゲート電極（１８）の前記側壁（２０）に隣接
    して側壁スペーサ（２６）を形成する段階をさらに含ん
    で構成されることを特徴とする請求項８記載の方法。
  5. 【請求項５】 側壁（２０）を有するゲート電極（１
    ８）；前記ゲート電極（１８）の上にあるゲート誘電層
    （３２）；前記ゲート誘電層（３２）の上にある半導体
    材料の複合層（４０）；前記複合層（４０）の第１部分
    内にあるソース領域（４６）；前記複合層（４０）の第
    ２部分にあるドレイン領域（４８）；および前記複合層
    （４０）の第３部分にあるチャネル領域（５０）であっ
    て、前記チャネル領域（５０）は、前記ゲート電極（１
    ８）の上にあり、かつ前記ソース領域（４６）と前記ド
    レイン領域（４８）との間にある、チャネル領域（５
    ０）；によって構成されることを特徴とする薄膜トラン
    ジスタ（５４）。
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