JPH088402A - 半導体集積回路装置、及びその製造方法 - Google Patents
半導体集積回路装置、及びその製造方法Info
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- JPH088402A JPH088402A JP13579094A JP13579094A JPH088402A JP H088402 A JPH088402 A JP H088402A JP 13579094 A JP13579094 A JP 13579094A JP 13579094 A JP13579094 A JP 13579094A JP H088402 A JPH088402 A JP H088402A
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Abstract
(57)【要約】
【目的】 キャパシタと抵抗素子とからなる直列回路の
チップ占有面積を低減する。 【構成】 抵抗素子の機能を果たす活性層１２の一部を
キャパシタ１１の下地金属として用いる。 【効果】 抵抗素子の一部をキャパシタとして利用して
いるために、キャパシタと抵抗とを接続する配線が不要
となり、またキャパシタ上地金属とこれと接続する配線
とを同一部材にて形成できる。
チップ占有面積を低減する。 【構成】 抵抗素子の機能を果たす活性層１２の一部を
キャパシタ１１の下地金属として用いる。 【効果】 抵抗素子の一部をキャパシタとして利用して
いるために、キャパシタと抵抗とを接続する配線が不要
となり、またキャパシタ上地金属とこれと接続する配線
とを同一部材にて形成できる。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路装置、
及び半導体装置の製造方法に関し、特にＧａＡｓＭＭＩ
Ｃ（Microwave Monolithic IC ）のキャパシタの構造、
及びその製造方法に関するものである。
及び半導体装置の製造方法に関し、特にＧａＡｓＭＭＩ
Ｃ（Microwave Monolithic IC ）のキャパシタの構造、
及びその製造方法に関するものである。
【０００２】
【従来の技術】半導体集積回路装置においては、該集積
回路の電極あるいは配線の金属膜と、表面保護膜，ある
いは層間絶縁膜を利用して回路要素を構成し、これらを
半導体基板上にトランジスタとともに集積してなるモノ
リシックマイクロ波ＩＣと呼ばれる構造が知られてい
る。基板としてＧａＡｓを用いたＧａＡｓＭＭＩＣの設
計においては、ＦＥＴの素子特性と、高価なＧａＡｓ基
板の面積の有効利用，すなわち基板内でＦＥＴが占める
割合を大きくすること，に注意が払われ、これはアンプ
等のＦＥＴを主体とした回路に適している。
回路の電極あるいは配線の金属膜と、表面保護膜，ある
いは層間絶縁膜を利用して回路要素を構成し、これらを
半導体基板上にトランジスタとともに集積してなるモノ
リシックマイクロ波ＩＣと呼ばれる構造が知られてい
る。基板としてＧａＡｓを用いたＧａＡｓＭＭＩＣの設
計においては、ＦＥＴの素子特性と、高価なＧａＡｓ基
板の面積の有効利用，すなわち基板内でＦＥＴが占める
割合を大きくすること，に注意が払われ、これはアンプ
等のＦＥＴを主体とした回路に適している。
【０００３】図４はこのような、高周波対応のＩＣにお
いて、容量と抵抗の直列回路を作成しようとした場合を
示す装置断面図である。図において、１は半絶縁性基板
であるＧａＡｓ基板、１２は該ＧａＡｓ基板１上にイオ
ン注入法等により形成された，Ｓｉ等を不純物として含
むｎ型の活性層であり、これによって抵抗素子が実現さ
れている。この活性層１２の形成方法としては、ＧａＡ
ｓ基板１表面の全面にエピタキシャル成長法を用いてｎ
型の活性層を形成し、マスク等を用いて該活性層となる
所定部分のみを残して他の領域を、絶縁注入等により絶
縁化する方法もある。一方、容量部分（ＭＩＭキャパシ
タ）は、破線で囲まれた部分３であり、その上地電極５
はエアブリッジ４を介して後述する導電層８と接続され
ている。このＭＩＭキャパシタ３は、上地金属である導
電体５，絶縁体６，下地金属である導電体７とから構成
される。上記導電体５，７の材料としては、Ａｌ，Ｐｔ
／Ｔｉ／Ａｕ等が用いられ、絶縁体６の材料としてはＳ
ｉＮ等が用いられる。１０は基板１の裏面に設けられた
Ａｕ等からなる裏面金属、８は基板１の表面側に上記導
電体５と同時に形成された配線となる導電層であり、該
導電層８と上記裏面金属１０とで伝送線路が形成されて
いる。
いて、容量と抵抗の直列回路を作成しようとした場合を
示す装置断面図である。図において、１は半絶縁性基板
であるＧａＡｓ基板、１２は該ＧａＡｓ基板１上にイオ
ン注入法等により形成された，Ｓｉ等を不純物として含
むｎ型の活性層であり、これによって抵抗素子が実現さ
れている。この活性層１２の形成方法としては、ＧａＡ
ｓ基板１表面の全面にエピタキシャル成長法を用いてｎ
型の活性層を形成し、マスク等を用いて該活性層となる
所定部分のみを残して他の領域を、絶縁注入等により絶
縁化する方法もある。一方、容量部分（ＭＩＭキャパシ
タ）は、破線で囲まれた部分３であり、その上地電極５
はエアブリッジ４を介して後述する導電層８と接続され
ている。このＭＩＭキャパシタ３は、上地金属である導
電体５，絶縁体６，下地金属である導電体７とから構成
される。上記導電体５，７の材料としては、Ａｌ，Ｐｔ
／Ｔｉ／Ａｕ等が用いられ、絶縁体６の材料としてはＳ
ｉＮ等が用いられる。１０は基板１の裏面に設けられた
Ａｕ等からなる裏面金属、８は基板１の表面側に上記導
電体５と同時に形成された配線となる導電層であり、該
導電層８と上記裏面金属１０とで伝送線路が形成されて
いる。
【０００４】
【発明が解決しようとする課題】従来の半導体集積回路
装置，及びその製造方法は以上のように構成されてお
り、キャパシタ３と抵抗１２とを別途形成した配線８に
よって接続する必要があり、レイアウト上広い面積が必
要とされ、またキャパシタ部分の段差のためにキャパシ
タ上部電極５をエアブリッジ４を用いて配線する必要が
あることから、製造プロセスが増大するという問題があ
った。
装置，及びその製造方法は以上のように構成されてお
り、キャパシタ３と抵抗１２とを別途形成した配線８に
よって接続する必要があり、レイアウト上広い面積が必
要とされ、またキャパシタ部分の段差のためにキャパシ
タ上部電極５をエアブリッジ４を用いて配線する必要が
あることから、製造プロセスが増大するという問題があ
った。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、容量と抵抗の接続に要するパタ
ーンの基板上での占有スペースを低減することができる
半導体集積回路装置を得ることを目的とする。
ためになされたもので、容量と抵抗の接続に要するパタ
ーンの基板上での占有スペースを低減することができる
半導体集積回路装置を得ることを目的とする。
【０００６】また、エアブリッジの形成に伴う製造プロ
セスの増大を招くことなく、キャパシタ上部電極の接続
をとることができる半導体集積回路装置の製造方法を提
供することを目的とする。
セスの増大を招くことなく、キャパシタ上部電極の接続
をとることができる半導体集積回路装置の製造方法を提
供することを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、基板表面に容量素子と抵抗素子とからな
る直列回路を形成してなる半導体集積回路装置におい
て、基板表面に形成された、上記抵抗素子となる第１の
導電層と、その一部が上記第１の導電層が形成された領
域の上方に位置するよう、上記第１の導電層上に絶縁体
を介して形成され、上記第１の導電層とともにキャパシ
タを構成する第２の導電層とを備えたことを特徴とする
ものである。
積回路装置は、基板表面に容量素子と抵抗素子とからな
る直列回路を形成してなる半導体集積回路装置におい
て、基板表面に形成された、上記抵抗素子となる第１の
導電層と、その一部が上記第１の導電層が形成された領
域の上方に位置するよう、上記第１の導電層上に絶縁体
を介して形成され、上記第１の導電層とともにキャパシ
タを構成する第２の導電層とを備えたことを特徴とする
ものである。
【０００８】またこの発明は、上記半導体集積回路装置
において、上記絶縁体の、キャパシタ上部電極となる上
記第２の導電層の直下の部分の層厚が、その他の部分の
層厚よりも薄いことを特徴とするものである。
において、上記絶縁体の、キャパシタ上部電極となる上
記第２の導電層の直下の部分の層厚が、その他の部分の
層厚よりも薄いことを特徴とするものである。
【０００９】また、この発明に係る半導体集積回路装置
の製造方法は、基板表面の一部に抵抗素子となる第１の
導電層を形成する工程と、上記基板表面の全面に絶縁体
を形成する工程と、その一部が上記第１の導電層が形成
された領域の上方に位置するよう、上記絶縁体上に第２
の導電層を形成する工程とを含むことを特徴とするもの
である。
の製造方法は、基板表面の一部に抵抗素子となる第１の
導電層を形成する工程と、上記基板表面の全面に絶縁体
を形成する工程と、その一部が上記第１の導電層が形成
された領域の上方に位置するよう、上記絶縁体上に第２
の導電層を形成する工程とを含むことを特徴とするもの
である。
【００１０】
【作用】この発明においては、上記構成とし、抵抗素子
を構成する導体層の一部をキャパシタの下部電極として
用いるようにしたから、キャパシタと抵抗素子間を接続
する配線が不要となる。また、キャパシタ部分における
段差がなくなり、エアブリッジを用いることなく、該キ
ャパシタ上部電極がそのまま延長して配線となっている
部分を用いて、該キャパシタ上部電極と他の素子との接
続を行うことができる。
を構成する導体層の一部をキャパシタの下部電極として
用いるようにしたから、キャパシタと抵抗素子間を接続
する配線が不要となる。また、キャパシタ部分における
段差がなくなり、エアブリッジを用いることなく、該キ
ャパシタ上部電極がそのまま延長して配線となっている
部分を用いて、該キャパシタ上部電極と他の素子との接
続を行うことができる。
【００１１】またこの発明においては、上記構成に加え
て、上記キャパシタ上部電極直下の上記絶縁体の層厚
を、他の部分の層厚よりも薄くしたから、キャパシタの
電極の大きさを変えることなく、容量の増大を図ること
ができる。
て、上記キャパシタ上部電極直下の上記絶縁体の層厚
を、他の部分の層厚よりも薄くしたから、キャパシタの
電極の大きさを変えることなく、容量の増大を図ること
ができる。
【００１２】またこの発明においては、基板表面に形成
された、抵抗素子を構成する第１の導体層上に絶縁体を
形成し、該絶縁体上に、その一部が上記第１の導体層と
オーバラップするように第２の導体層を形成して、キャ
パシタと抵抗素子とからなる直列回路を構成するように
したから、キャパシタ上部電極の形成と、これと接続す
る配線の形成とを同時に行うことができる。
された、抵抗素子を構成する第１の導体層上に絶縁体を
形成し、該絶縁体上に、その一部が上記第１の導体層と
オーバラップするように第２の導体層を形成して、キャ
パシタと抵抗素子とからなる直列回路を構成するように
したから、キャパシタ上部電極の形成と、これと接続す
る配線の形成とを同時に行うことができる。
【００１３】
実施例１．以下、この発明の実施例１による半導体集積
回路装置を図について説明する。図１において、図４と
同一符号は同一または相当部分を示し、図２は図１の簡
易等価回路を示す。
回路装置を図について説明する。図１において、図４と
同一符号は同一または相当部分を示し、図２は図１の簡
易等価回路を示す。
【００１４】図１，図２において、１１は容量部分であ
るキャパシタであり、図４の従来例で、容量部分３の下
地金属に導電体７を用いていたのに対して、本実施例１
では、該容量部分１１の下地金属には、基板１表面に抵
抗素子を実現するために形成した、例えばｎ型の活性層
１２ａを利用している。本実施例１の該活性層１２ａ
は、従来例に比べて、上記容量部分１１の下地電極を構
成すべき分だけ大きく形成されている。
るキャパシタであり、図４の従来例で、容量部分３の下
地金属に導電体７を用いていたのに対して、本実施例１
では、該容量部分１１の下地金属には、基板１表面に抵
抗素子を実現するために形成した、例えばｎ型の活性層
１２ａを利用している。本実施例１の該活性層１２ａ
は、従来例に比べて、上記容量部分１１の下地電極を構
成すべき分だけ大きく形成されている。
【００１５】そして該活性層１２ａの表面には、ＳｉＮ
等からなる絶縁体６が形成され、活性層１２ａと、Ｐｔ
／Ｔｉ／Ａｕ等からなる配線層１３ｂとは、コンタクト
ホール１４を介して接続されている。また、１３ａは上
記配線層１３ｂと同じ工程にて形成された、上記キャパ
シタ１１の上地金属兼配線層であり、その一部の、上記
活性層１２ａの上方に位置し、該活性層１２ａとオーバ
ラップしている領域が、該キャパシタ１１の上地金属を
構成するものとなっている。
等からなる絶縁体６が形成され、活性層１２ａと、Ｐｔ
／Ｔｉ／Ａｕ等からなる配線層１３ｂとは、コンタクト
ホール１４を介して接続されている。また、１３ａは上
記配線層１３ｂと同じ工程にて形成された、上記キャパ
シタ１１の上地金属兼配線層であり、その一部の、上記
活性層１２ａの上方に位置し、該活性層１２ａとオーバ
ラップしている領域が、該キャパシタ１１の上地金属を
構成するものとなっている。
【００１６】次に本実施例１の製造方法について図５を
参照して説明する。まず、図５(a) に示すように、Ｇａ
Ａｓ基板１上にイオン注入によりｎ型活性層２を形成す
る。
参照して説明する。まず、図５(a) に示すように、Ｇａ
Ａｓ基板１上にイオン注入によりｎ型活性層２を形成す
る。
【００１７】次に上記基板１上に絶縁膜６をＣＶＤ法に
より堆積，形成し、その所要部分をフォトレジストをマ
スクとしてエッチングにより開口し、コンタクトホール
１４を形成する。
より堆積，形成し、その所要部分をフォトレジストをマ
スクとしてエッチングにより開口し、コンタクトホール
１４を形成する。
【００１８】次に、図５(c) に示すように、その上に、
Ａｌ，Ｐｔ／Ｔｉ／Ａｕ等の材料を蒸着することによ
り、上記コンタクトホール１４を埋めて導電膜１３を形
成する。
Ａｌ，Ｐｔ／Ｔｉ／Ａｕ等の材料を蒸着することによ
り、上記コンタクトホール１４を埋めて導電膜１３を形
成する。
【００１９】次に、図１に示すように、上記導電膜１３
の所要部分をフォトレジストをマスクとしてエッチング
により除去することにより、上記導電膜１３を、導電膜
１３ａと、導電膜１３ｂとに分離形成する。
の所要部分をフォトレジストをマスクとしてエッチング
により除去することにより、上記導電膜１３を、導電膜
１３ａと、導電膜１３ｂとに分離形成する。
【００２０】次に作用効果について説明する。本実施例
１の半導体集積回路装置においては、抵抗素子を構成す
る活性層１２ａの一部をキャパシタ１１の下部電極とし
て用いるようにしたので、上記従来例におけるような、
キャパシタ１１の電極と抵抗素子１２ａとを接続するた
めの配線層が不要となり、容量素子と抵抗素子との直列
回路用の回路形成パターンを縮小化することができる。
１の半導体集積回路装置においては、抵抗素子を構成す
る活性層１２ａの一部をキャパシタ１１の下部電極とし
て用いるようにしたので、上記従来例におけるような、
キャパシタ１１の電極と抵抗素子１２ａとを接続するた
めの配線層が不要となり、容量素子と抵抗素子との直列
回路用の回路形成パターンを縮小化することができる。
【００２１】また、本実施例１の装置においては、上記
従来例におけるような、キャパシタ１１の上地金属５
と、基板表面，この場合絶縁体６表面との間の段差が解
消されるため、該従来例のように空中配線であるエアブ
リッジ４を用いて上地金属５と配線となる導体層８とを
接続する必要がなくなり、キャパシタ１１の上地金属
と、これに続く配線層とを、上地金属兼配線層１３ａと
して同時に形成することができ、製造工程をも大きく簡
略化することができる。
従来例におけるような、キャパシタ１１の上地金属５
と、基板表面，この場合絶縁体６表面との間の段差が解
消されるため、該従来例のように空中配線であるエアブ
リッジ４を用いて上地金属５と配線となる導体層８とを
接続する必要がなくなり、キャパシタ１１の上地金属
と、これに続く配線層とを、上地金属兼配線層１３ａと
して同時に形成することができ、製造工程をも大きく簡
略化することができる。
【００２２】実施例２．次に本発明の実施例２による半
導体集積回路装置を図について説明する。図３は本実施
例２による半導体集積回路装置を示す。本実施例２は、
図に示すように、容量部分１５の下地金属については、
上記実施例１と同様、抵抗素子を構成する活性層１２ａ
を用いているが、容量部分１５における絶縁体９の膜厚
９ａを、容量部分１５以外の部分の膜厚９ｂより薄くし
ているものである。このように容量部分１５でその膜厚
９ａを薄くした絶縁体９は、例えば容量部分１５の領域
を、エッチング等の技術を用いて選択的に薄くすること
により得られる。
導体集積回路装置を図について説明する。図３は本実施
例２による半導体集積回路装置を示す。本実施例２は、
図に示すように、容量部分１５の下地金属については、
上記実施例１と同様、抵抗素子を構成する活性層１２ａ
を用いているが、容量部分１５における絶縁体９の膜厚
９ａを、容量部分１５以外の部分の膜厚９ｂより薄くし
ているものである。このように容量部分１５でその膜厚
９ａを薄くした絶縁体９は、例えば容量部分１５の領域
を、エッチング等の技術を用いて選択的に薄くすること
により得られる。
【００２３】周知のように、キャパシタの容量の増大を
図る方法としては、その電極の面積を増大させる方法
と、電極間に存在する誘電体の層厚を薄くする方法とが
あるが、本発明では、回路形成パターンを縮小すること
が目的であるため、本実施例２ではその後者の方法が採
られている。なお、容量部分１５の上地金属（導体層）
５と、配線である導体層８とは、上記容量部分１５にお
ける絶縁体９の膜厚差のために、導体層５表面と導電層
８の表面との間に段差が生じるために、従来例と同様
に、空中配線であるエアブリッジ４を用いて接続してい
る。
図る方法としては、その電極の面積を増大させる方法
と、電極間に存在する誘電体の層厚を薄くする方法とが
あるが、本発明では、回路形成パターンを縮小すること
が目的であるため、本実施例２ではその後者の方法が採
られている。なお、容量部分１５の上地金属（導体層）
５と、配線である導体層８とは、上記容量部分１５にお
ける絶縁体９の膜厚差のために、導体層５表面と導電層
８の表面との間に段差が生じるために、従来例と同様
に、空中配線であるエアブリッジ４を用いて接続してい
る。
【００２４】このように本実施例２では、抵抗素子を構
成する活性層１２ａの上方に、その一部がこれとオーバ
ラップするようにキャパシタ１５の上地金属となる導体
層５を設けるようにしたので、キャパシタの電極と抵抗
素子とを接続するための配線が不要となり、容量素子と
抵抗素子とからなる直列回路の回路形成パターンを縮小
化することができる。また、上記導体層５が配置される
領域の絶縁体９の膜厚９ａを、その他の部分の膜厚９ｂ
よりも薄くしたので、回路形成パターンの面積を増大さ
せることなく、容易にキャパシタの容量を増大させるこ
とができる。
成する活性層１２ａの上方に、その一部がこれとオーバ
ラップするようにキャパシタ１５の上地金属となる導体
層５を設けるようにしたので、キャパシタの電極と抵抗
素子とを接続するための配線が不要となり、容量素子と
抵抗素子とからなる直列回路の回路形成パターンを縮小
化することができる。また、上記導体層５が配置される
領域の絶縁体９の膜厚９ａを、その他の部分の膜厚９ｂ
よりも薄くしたので、回路形成パターンの面積を増大さ
せることなく、容易にキャパシタの容量を増大させるこ
とができる。
【００２５】なお、本実施例２では、導体層５表面と導
電層８表面との間に段差が生じるために、従来例と同様
に、空中配線であるエアブリッジ４を用いて上地金属５
と配線である導体層８とを接続するようにしているが、
上記段差があまり大きくない場合には、実施例１と同様
に、容量部分の上地金属と、これよりそのままのびて形
成される配線とを、単一の部材を用いて同時に形成する
ようにしてもよい。
電層８表面との間に段差が生じるために、従来例と同様
に、空中配線であるエアブリッジ４を用いて上地金属５
と配線である導体層８とを接続するようにしているが、
上記段差があまり大きくない場合には、実施例１と同様
に、容量部分の上地金属と、これよりそのままのびて形
成される配線とを、単一の部材を用いて同時に形成する
ようにしてもよい。
【００２６】
【発明の効果】以上のように、この発明に係る半導体集
積回路装置によれば、基板表面に容量素子と抵抗素子と
からなる直列回路を形成してなる半導体集積回路装置に
おいて、基板表面に形成された、上記抵抗素子となる第
１の導電層と、その一部が上記第１の導電層が形成され
た領域の上方に位置するよう、上記第１の導電層上に絶
縁体を介して形成され、上記第１の導電層とともにキャ
パシタを構成する第２の導電層とを備えたので、キャパ
シタの電極と抵抗素子間を接続する配線が不要となり、
またキャパシタ部分における段差がなくなり、エアブリ
ッジを用いることなく、キャパシタ上部電極とこれより
連続的に延びる配線を用いて他の素子と接続を行うこと
ができ、チップ面積の縮小化を図ることができ、ひいて
は装置を安価に作ることができるという効果がある。
積回路装置によれば、基板表面に容量素子と抵抗素子と
からなる直列回路を形成してなる半導体集積回路装置に
おいて、基板表面に形成された、上記抵抗素子となる第
１の導電層と、その一部が上記第１の導電層が形成され
た領域の上方に位置するよう、上記第１の導電層上に絶
縁体を介して形成され、上記第１の導電層とともにキャ
パシタを構成する第２の導電層とを備えたので、キャパ
シタの電極と抵抗素子間を接続する配線が不要となり、
またキャパシタ部分における段差がなくなり、エアブリ
ッジを用いることなく、キャパシタ上部電極とこれより
連続的に延びる配線を用いて他の素子と接続を行うこと
ができ、チップ面積の縮小化を図ることができ、ひいて
は装置を安価に作ることができるという効果がある。
【００２７】またこの発明によれば、上記キャパシタの
上部電極直下の上記絶縁体の層厚を、他の部分の層厚よ
りも薄くするようにしたので、上記効果に加えて、キャ
パシタの電極の大きさを変えることなく、容易に容量の
増大を図ることができる効果がある。
上部電極直下の上記絶縁体の層厚を、他の部分の層厚よ
りも薄くするようにしたので、上記効果に加えて、キャ
パシタの電極の大きさを変えることなく、容易に容量の
増大を図ることができる効果がある。
【００２８】また、この発明に係る半導体集積回路装置
の製造方法によれば、基板表面の一部に抵抗素子となる
第１の導電層を形成する工程と、上記基板表面の全面に
絶縁体を形成する工程と、その一部が上記第１の導電層
が形成された領域の上方に位置するよう、上記絶縁体上
に第２の導電層を形成する工程とを含むものとしたの
で、上記構成の半導体集積回路装置を得ることができる
とともに、キャパシタ部分における段差を解消でき、キ
ャパシタ上部電極とこれに接続する配線とを同時に形成
することができ、製造工程を簡略化することができると
いう効果がある。
の製造方法によれば、基板表面の一部に抵抗素子となる
第１の導電層を形成する工程と、上記基板表面の全面に
絶縁体を形成する工程と、その一部が上記第１の導電層
が形成された領域の上方に位置するよう、上記絶縁体上
に第２の導電層を形成する工程とを含むものとしたの
で、上記構成の半導体集積回路装置を得ることができる
とともに、キャパシタ部分における段差を解消でき、キ
ャパシタ上部電極とこれに接続する配線とを同時に形成
することができ、製造工程を簡略化することができると
いう効果がある。
【００２９】
【図１】 この発明の実施例１による半導体集積回路装
置の、容量と抵抗とからなる直列回路を中心とした断面
図である。
置の、容量と抵抗とからなる直列回路を中心とした断面
図である。
【図２】 上記半導体集積回路装置の簡易等価回路図で
ある。
ある。
【図３】 この発明の第２の実施例によるプロセス断面
図である。
図である。
【図４】 従来の半導体集積回路装置の装置断面図であ
る。
る。
【図５】 上記実施例１の半導体集積回路装置を製造す
る方法のプロセス断面図である。
る方法のプロセス断面図である。
１ 半絶縁性基板、３ 容量部分、４ エアブリッジ、
５，７，８ 導電体、６，９ 絶縁膜、１２ 活性層、
１５ 容量部分。
５，７，８ 導電体、６，９ 絶縁膜、１２ 活性層、
１５ 容量部分。
Claims (3)
- 【請求項１】 基板表面に容量素子と抵抗素子とからな
る直列回路を形成してなる半導体集積回路装置におい
て、 基板表面に形成された、上記抵抗素子となる第１の導電
層と、 その一部が上記第１の導電層が形成された領域の上方に
位置するよう、上記第１の導電層上に絶縁体を介して形
成され、上記第１の導電層とともにキャパシタを構成す
る第２の導電層とを備えたことを特徴とする半導体集積
回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、 上記絶縁体の、キャパシタ上部電極となる上記第２の導
電層の直下の部分の層厚が、その他の部分の層厚よりも
薄いことを特徴とする半導体集積回路装置。 - 【請求項３】 基板表面の一部に抵抗素子となる第１の
導電層を形成する工程と、 上記基板表面の全面に絶縁体を形成する工程と、 その一部が上記第１の導電層が形成された領域の上方に
位置するよう、上記絶縁体上に第２の導電層を形成する
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13579094A JPH088402A (ja) | 1994-06-17 | 1994-06-17 | 半導体集積回路装置、及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13579094A JPH088402A (ja) | 1994-06-17 | 1994-06-17 | 半導体集積回路装置、及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088402A true JPH088402A (ja) | 1996-01-12 |
Family
ID=15159902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13579094A Pending JPH088402A (ja) | 1994-06-17 | 1994-06-17 | 半導体集積回路装置、及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088402A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6343105B1 (en) | 1997-06-10 | 2002-01-29 | Nec Corporation | Viterbi decoder |
-
1994
- 1994-06-17 JP JP13579094A patent/JPH088402A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6343105B1 (en) | 1997-06-10 | 2002-01-29 | Nec Corporation | Viterbi decoder |
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