JPH088421A - 半導体素子及び固体撮像素子 - Google Patents
半導体素子及び固体撮像素子Info
- Publication number
- JPH088421A JPH088421A JP6140577A JP14057794A JPH088421A JP H088421 A JPH088421 A JP H088421A JP 6140577 A JP6140577 A JP 6140577A JP 14057794 A JP14057794 A JP 14057794A JP H088421 A JPH088421 A JP H088421A
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- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- silicon film
- film
- gate
- potential
- Prior art date
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
(57)【要約】
【目的】 ＣＣＤ固体撮像素子における水平転送レジス
タの終段の水平出力ゲート部において、不純物のイオン
注入等の製造工程を増すことなく、また外部からバイア
スを印加することなく、そのゲート下のポテンシャル調
整を可能にする。 【構成】 ＣＣＤ固体撮像素子における水平転送レジス
タの後段の水平出力ゲート部ＨＯＧにおいて、ゲート電
極３２を構成する多結晶シリコン膜３３上にＡｌ膜３４
との接合部３５を形成し、多結晶シリコン膜３３の膜厚
を制御して多結晶シリコン膜３３と接合部３５により水
平出力ゲート部ＨＯＧ下のポテンシャルを調整して最適
なポテンシャルを設定するように構成する。
タの終段の水平出力ゲート部において、不純物のイオン
注入等の製造工程を増すことなく、また外部からバイア
スを印加することなく、そのゲート下のポテンシャル調
整を可能にする。 【構成】 ＣＣＤ固体撮像素子における水平転送レジス
タの後段の水平出力ゲート部ＨＯＧにおいて、ゲート電
極３２を構成する多結晶シリコン膜３３上にＡｌ膜３４
との接合部３５を形成し、多結晶シリコン膜３３の膜厚
を制御して多結晶シリコン膜３３と接合部３５により水
平出力ゲート部ＨＯＧ下のポテンシャルを調整して最適
なポテンシャルを設定するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、電極−絶縁体−半導体
構造を有する半導体素子、並びに固体撮像素子に関す
る。
構造を有する半導体素子、並びに固体撮像素子に関す
る。
【０００２】
【従来の技術】図５及び図６は、従来のＣＣＤ固体撮像
素子の水平転送レジスタ及びその出力部を示す。このＣ
ＣＤ固体撮像素子におけるＣＣＤ構造の水平転送レジス
タ１は、半導体基板２の主面に形成した第１導電型例え
ばｎ型の転送チャンネル領域３上に、ＳｉＯ2 膜等によ
るゲート絶縁膜４を介して１層目の多結晶シリコン膜か
らなる第１の転送電極５Ａ及び２層目の多結晶シリコン
膜からなる第２の転送電極５Ｂが転送方向に沿って交互
に複数配列して構成される。
素子の水平転送レジスタ及びその出力部を示す。このＣ
ＣＤ固体撮像素子におけるＣＣＤ構造の水平転送レジス
タ１は、半導体基板２の主面に形成した第１導電型例え
ばｎ型の転送チャンネル領域３上に、ＳｉＯ2 膜等によ
るゲート絶縁膜４を介して１層目の多結晶シリコン膜か
らなる第１の転送電極５Ａ及び２層目の多結晶シリコン
膜からなる第２の転送電極５Ｂが転送方向に沿って交互
に複数配列して構成される。
【０００３】この水平転送レジスタ１では、互いに接続
された隣り合う２つの転送電極５Ａ及び５Ｂを１組とし
て１つ置きの組の転送電極５〔５Ａ，５Ｂ〕と、他の１
つ置きの組の転送電極５〔５Ａ，５Ｂ〕とに、夫々２相
の水平駆動パルスφＨ1 及びφＨ2 が印加される。各第
２の転送電極５Ｂ下の転送チャンネル領域３には、第２
導電型即ちｐ型の半導体領域６が例えば不純物のイオン
注入で形成され、これによって、第１の転送電極５Ａを
ストレージ電極とするストレージ部と第２の転送電極５
Ｂをトランスファ電極とするトランスファ部を有する転
送部が形成される。１６Ａ及び１６Ｂは夫々対応する１
つ置きの転送電極５の端部に接続されたＡｌ配線であ
り、之を通じて水平駆動パルスφＨ1 ，φＨ2 が印加さ
れる。１６ａ，１６ｂはコンタクト部を示す。
された隣り合う２つの転送電極５Ａ及び５Ｂを１組とし
て１つ置きの組の転送電極５〔５Ａ，５Ｂ〕と、他の１
つ置きの組の転送電極５〔５Ａ，５Ｂ〕とに、夫々２相
の水平駆動パルスφＨ1 及びφＨ2 が印加される。各第
２の転送電極５Ｂ下の転送チャンネル領域３には、第２
導電型即ちｐ型の半導体領域６が例えば不純物のイオン
注入で形成され、これによって、第１の転送電極５Ａを
ストレージ電極とするストレージ部と第２の転送電極５
Ｂをトランスファ電極とするトランスファ部を有する転
送部が形成される。１６Ａ及び１６Ｂは夫々対応する１
つ置きの転送電極５の端部に接続されたＡｌ配線であ
り、之を通じて水平駆動パルスφＨ1 ，φＨ2 が印加さ
れる。１６ａ，１６ｂはコンタクト部を示す。
【０００４】水平転送レジスタ１の最終段の転送部の後
にはゲート絶縁膜４を介して例えば２層目の多結晶シリ
コン膜からなるゲート電極８を形成してなる水平出力ゲ
ート部ＨＯＧが形成され、その後段に電荷電圧変換手段
となるｎ型半導体領域からなるフローティングディフー
ジョン領域ＦＤが形成される。水平出力ゲート部ＨＯＧ
には、その水平転送レジスタ１より離れたゲート電極端
にコンタクト部１５ａを介して接続されたＡｌ配線１５
を通じて固定の出力ゲート電圧ＶHOG 又はグランド電位
（ＧＮＤ）が印加される。フローティングディフージョ
ン領域ＦＤは出力増幅器１７に接続される。ｔ1 は出力
端子である。
にはゲート絶縁膜４を介して例えば２層目の多結晶シリ
コン膜からなるゲート電極８を形成してなる水平出力ゲ
ート部ＨＯＧが形成され、その後段に電荷電圧変換手段
となるｎ型半導体領域からなるフローティングディフー
ジョン領域ＦＤが形成される。水平出力ゲート部ＨＯＧ
には、その水平転送レジスタ１より離れたゲート電極端
にコンタクト部１５ａを介して接続されたＡｌ配線１５
を通じて固定の出力ゲート電圧ＶHOG 又はグランド電位
（ＧＮＤ）が印加される。フローティングディフージョ
ン領域ＦＤは出力増幅器１７に接続される。ｔ1 は出力
端子である。
【０００５】さらに、ｎ型半導体領域からなるリセット
ドレイン領域９が設けられ、このリセットドレイン領域
９とフローティングディフージョン領域ＦＤ間にリセッ
トゲート部１０が設けられる。リセットドレイン領域９
にはコンタクト部１３ａを介して接続されたＡｌ配線１
３を通じてリセット電圧ＶRD（例えば電源電圧ＶDD）が
印加される。
ドレイン領域９が設けられ、このリセットドレイン領域
９とフローティングディフージョン領域ＦＤ間にリセッ
トゲート部１０が設けられる。リセットドレイン領域９
にはコンタクト部１３ａを介して接続されたＡｌ配線１
３を通じてリセット電圧ＶRD（例えば電源電圧ＶDD）が
印加される。
【０００６】リセットゲート部１０には、例えば２層目
の多結晶シリコン膜によるゲート電極１１の１端にコン
タクト部１４ａを介して接続したＡｌ配線１４を通じて
リセットパルスφRGが印加される。
の多結晶シリコン膜によるゲート電極１１の１端にコン
タクト部１４ａを介して接続したＡｌ配線１４を通じて
リセットパルスφRGが印加される。
【０００７】このＣＣＤ固体撮像素子では、図５のポテ
ンシャル１９で示すように、水平転送レジスタ１内を２
相の駆動パルスφＨ1 ，φＨ2 によって信号電荷が転送
され、１画素毎の信号電荷が水平出力ゲート部ＨＯＧを
通してフローティングディフージョン領域ＦＤに転送さ
れる。そして、フローティングディフージョン領域ＦＤ
に転送された信号電荷に応じた電圧が出力増幅器１７に
供給され、端子ｔ1 より、信号電荷に応じたＣＣＤ出力
が読み出される。
ンシャル１９で示すように、水平転送レジスタ１内を２
相の駆動パルスφＨ1 ，φＨ2 によって信号電荷が転送
され、１画素毎の信号電荷が水平出力ゲート部ＨＯＧを
通してフローティングディフージョン領域ＦＤに転送さ
れる。そして、フローティングディフージョン領域ＦＤ
に転送された信号電荷に応じた電圧が出力増幅器１７に
供給され、端子ｔ1 より、信号電荷に応じたＣＣＤ出力
が読み出される。
【０００８】１画素分の信号電荷が読み出された後は、
リセットゲートパルスφRGが印加され、リセットゲート
部１０がオンしてフローティングディフージョン領域Ｆ
Ｄの信号電荷がリセットドレイン領域９に掃き出され、
フローティングディフージョン領域ＦＤのポテンシャル
がリセットドレイン領域９の電位にリセットされる。
リセットゲートパルスφRGが印加され、リセットゲート
部１０がオンしてフローティングディフージョン領域Ｆ
Ｄの信号電荷がリセットドレイン領域９に掃き出され、
フローティングディフージョン領域ＦＤのポテンシャル
がリセットドレイン領域９の電位にリセットされる。
【０００９】ところで、従来の水平出力ゲート部ＨＯＧ
においては、ゲート部下のポテンシャルφａ、即ちポテ
ンシャルバリアΔφの調整を、不純物イオン注入による
不純物領域７により、あるいは外部バイアスを印加する
ことにより行っている。不純物領域７を形成したときに
は、ゲート電極にグラント電位（ＧＮＤ）が与えられ、
不純物領域７を形成しない場合は、例えば固定のプラス
の外部バイアスＶHOGが与えられる。
においては、ゲート部下のポテンシャルφａ、即ちポテ
ンシャルバリアΔφの調整を、不純物イオン注入による
不純物領域７により、あるいは外部バイアスを印加する
ことにより行っている。不純物領域７を形成したときに
は、ゲート電極にグラント電位（ＧＮＤ）が与えられ、
不純物領域７を形成しない場合は、例えば固定のプラス
の外部バイアスＶHOGが与えられる。
【００１０】この水平出力ゲート部ＨＯＧのポテンシャ
ルバリアΔφは、フローティングディフージョン領域Ｆ
Ｄのダイナミックレンジと、水平転送レジスタ１の最終
段の転送部からフローティングディフージョン領域ＦＤ
への電荷転送との兼ね合いにより、最適値が決定され
る。
ルバリアΔφは、フローティングディフージョン領域Ｆ
Ｄのダイナミックレンジと、水平転送レジスタ１の最終
段の転送部からフローティングディフージョン領域ＦＤ
への電荷転送との兼ね合いにより、最適値が決定され
る。
【００１１】即ち、水平出力ゲート部ＨＯＧ下のポテン
シャルφａが深すぎると信号電荷が水平出力ゲート部Ｈ
ＯＧへ逆流してしまうし、またポテンシャルφａが浅す
ぎると最終段の転送部に印加する電圧振幅が大きくなり
すぎてしまう。
シャルφａが深すぎると信号電荷が水平出力ゲート部Ｈ
ＯＧへ逆流してしまうし、またポテンシャルφａが浅す
ぎると最終段の転送部に印加する電圧振幅が大きくなり
すぎてしまう。
【００１２】
【発明が解決しようとする課題】ところで、水平出力ゲ
ート部ＨＯＧにおいて、その出力ゲート下のポテンシャ
ルの調整を不純物のイオン注入で行う場合、不純物の量
が他の部分を形成する工程、例えば水平転送レジスタ１
の第２の転送電極（トランスファ電極）５Ｂ下にポテン
シャルバリアを形成するためのｐ型半導体領域６の形成
工程と兼用出来れば問題ないが、兼用できない場合は専
用のマスク及びイオン注入工程が必要となる。
ート部ＨＯＧにおいて、その出力ゲート下のポテンシャ
ルの調整を不純物のイオン注入で行う場合、不純物の量
が他の部分を形成する工程、例えば水平転送レジスタ１
の第２の転送電極（トランスファ電極）５Ｂ下にポテン
シャルバリアを形成するためのｐ型半導体領域６の形成
工程と兼用出来れば問題ないが、兼用できない場合は専
用のマスク及びイオン注入工程が必要となる。
【００１３】また、水平出力ゲート部ＨＯＧ下のポテン
シャルの調整を外部から固定バイアス即ちゲート電圧Ｖ
HOG を印加する方法では、外部電源が必要になることは
勿論のこと、水平出力ゲート部ＨＯＧは静電容量が小さ
いため静電破壊を起こし易く、信頼性の面からも好まし
くない。
シャルの調整を外部から固定バイアス即ちゲート電圧Ｖ
HOG を印加する方法では、外部電源が必要になることは
勿論のこと、水平出力ゲート部ＨＯＧは静電容量が小さ
いため静電破壊を起こし易く、信頼性の面からも好まし
くない。
【００１４】一方、例えば多結晶シリコンゲート電極に
よる絶縁ゲート型電界効果トランジスタ（ＭＩＳトラン
ジスタ）では、ゲート下のしきい値電圧Ｖthを調整する
場合に、チャンネル領域に所定の不純物をイオン注入す
ることが行われており、この場合にも、別途、調整用の
マスクとイオン注入工程が必要となる。
よる絶縁ゲート型電界効果トランジスタ（ＭＩＳトラン
ジスタ）では、ゲート下のしきい値電圧Ｖthを調整する
場合に、チャンネル領域に所定の不純物をイオン注入す
ることが行われており、この場合にも、別途、調整用の
マスクとイオン注入工程が必要となる。
【００１５】本発明は、上述の点に鑑み、電極−絶縁体
−半導体構造を有する半導体素子において、製造工程を
増すことなく、ゲート下のポテンシャル（例えばＭＩＳ
型トランジスタであればしきい値電圧Ｖth）を所望の値
に設定できる半導体素子を提供するものである。
−半導体構造を有する半導体素子において、製造工程を
増すことなく、ゲート下のポテンシャル（例えばＭＩＳ
型トランジスタであればしきい値電圧Ｖth）を所望の値
に設定できる半導体素子を提供するものである。
【００１６】本発明は、固体撮像素子において、水平転
送レジスタ終段の水平出力ゲート部下のポテンシャル
を、製造工程を増すことなく、あるいは外部バイアスを
与えることなく、所望の値に設定できる固体撮像素子を
提供するものである。
送レジスタ終段の水平出力ゲート部下のポテンシャル
を、製造工程を増すことなく、あるいは外部バイアスを
与えることなく、所望の値に設定できる固体撮像素子を
提供するものである。
【００１７】
【課題を解決するための手段】第１の本発明に係る半導
体素子は、半導体基体５１上にゲート絶縁膜５４を介し
てゲート電極５５を有し、ゲート電極５５を構成する多
結晶シリコン膜５６上にＡｌ膜５７との接合部５８を形
成し、多結晶シリコン膜５６と接合部５８によりゲート
電極５５下のポテンシャルを設定した構成とする。
体素子は、半導体基体５１上にゲート絶縁膜５４を介し
てゲート電極５５を有し、ゲート電極５５を構成する多
結晶シリコン膜５６上にＡｌ膜５７との接合部５８を形
成し、多結晶シリコン膜５６と接合部５８によりゲート
電極５５下のポテンシャルを設定した構成とする。
【００１８】第２の本発明は、第１の発明の半導体素子
において、多結晶シリコン膜５６の膜厚ｄ2 でゲート電
極５５下のポテンシャルを調整した構成とする。
において、多結晶シリコン膜５６の膜厚ｄ2 でゲート電
極５５下のポテンシャルを調整した構成とする。
【００１９】第３の本発明に係る固体撮像素子は、水平
転送レジスタ２２の後段の水平出力ゲート部ＨＯＧにお
いて、ゲート電極３２を構成する多結晶シリコン膜３３
上にＡｌ膜３４との接合部３５を形成し、多結晶シリコ
ン膜３３と接合部３５により水平出力ゲート部ＨＯＧ下
のポテンシャルφａを設定した構成とする。
転送レジスタ２２の後段の水平出力ゲート部ＨＯＧにお
いて、ゲート電極３２を構成する多結晶シリコン膜３３
上にＡｌ膜３４との接合部３５を形成し、多結晶シリコ
ン膜３３と接合部３５により水平出力ゲート部ＨＯＧ下
のポテンシャルφａを設定した構成とする。
【００２０】第４の本発明は、第３の発明の固体撮像素
子において、多結晶シリコン膜３３の膜厚ｄ1 で水平出
力ゲート部ＨＯＧ下のポテンシャルφａを調整した構成
とする。
子において、多結晶シリコン膜３３の膜厚ｄ1 で水平出
力ゲート部ＨＯＧ下のポテンシャルφａを調整した構成
とする。
【００２１】
【作用】第１の本発明によれば、ゲート電極５５を構成
する多結晶シリコン膜５６上にＡｌ膜５７との接合部５
８を形成することにより、多結晶シリコン膜５６と接合
部５８との仕事関数差でゲート電極５５下のポテンシャ
ルが、多結晶シリコン膜１層の場合と比較して、シフト
し、所望の値のポテンシャルに設定される。半導体素子
として、例えばＭＩＳ型トランジスタに適用した場合、
所望のしきい値電圧Ｖthを設定できる。
する多結晶シリコン膜５６上にＡｌ膜５７との接合部５
８を形成することにより、多結晶シリコン膜５６と接合
部５８との仕事関数差でゲート電極５５下のポテンシャ
ルが、多結晶シリコン膜１層の場合と比較して、シフト
し、所望の値のポテンシャルに設定される。半導体素子
として、例えばＭＩＳ型トランジスタに適用した場合、
所望のしきい値電圧Ｖthを設定できる。
【００２２】第２の本発明によれば、第１の発明の半導
体素子において、そのゲート電極５５を構成する多結晶
シリコン膜５６の膜厚ｄ2 を変えることにより、接合部
５８とゲート電極５５下の半導体表面との距離が変わる
ことから、ポテンシャルシフト量が変化し、ゲート電極
５５下のポテンシャルを所望の値に調整することができ
る。この場合、従来の不純物イオン注入等の製造工程を
不要として、従って製造工程を増すことなく、ポテンシ
ャル調整ができ、最適値に設定できる。
体素子において、そのゲート電極５５を構成する多結晶
シリコン膜５６の膜厚ｄ2 を変えることにより、接合部
５８とゲート電極５５下の半導体表面との距離が変わる
ことから、ポテンシャルシフト量が変化し、ゲート電極
５５下のポテンシャルを所望の値に調整することができ
る。この場合、従来の不純物イオン注入等の製造工程を
不要として、従って製造工程を増すことなく、ポテンシ
ャル調整ができ、最適値に設定できる。
【００２３】第３の本発明によれば、固体撮像素子にお
ける水平転送レジスタ２２の後段の水平出力ゲート部Ｈ
ＯＧにおいて、ゲート電極３２を構成する多結晶シリコ
ン膜３３上にＡｌ膜３４との接合部３５を形成すること
により、多結晶シリコン膜３３と接合部３５との仕事関
数差で水平出力ゲート部ＨＯＧ下のポテンシャルφａ
が、多結晶シリコン膜１層の場合と比較して、シフト
し、所望の値のポテンシャルφａに設定される。
ける水平転送レジスタ２２の後段の水平出力ゲート部Ｈ
ＯＧにおいて、ゲート電極３２を構成する多結晶シリコ
ン膜３３上にＡｌ膜３４との接合部３５を形成すること
により、多結晶シリコン膜３３と接合部３５との仕事関
数差で水平出力ゲート部ＨＯＧ下のポテンシャルφａ
が、多結晶シリコン膜１層の場合と比較して、シフト
し、所望の値のポテンシャルφａに設定される。
【００２４】第４の本発明によれば、第３の発明の固体
撮像素子において、その水平出力ゲート部ＨＯＧのゲー
ト電極３２を構成する多結晶シリコン膜３３の膜厚ｄ1
を変えることにより、接合部３５とゲート電極３２下の
半導体表面との距離が変わることから、ポテンシャルシ
フト量が変化し、水平出力ゲート部ＨＯＧ下のポテンシ
ャルφａを所望の値に調整することができる。
撮像素子において、その水平出力ゲート部ＨＯＧのゲー
ト電極３２を構成する多結晶シリコン膜３３の膜厚ｄ1
を変えることにより、接合部３５とゲート電極３２下の
半導体表面との距離が変わることから、ポテンシャルシ
フト量が変化し、水平出力ゲート部ＨＯＧ下のポテンシ
ャルφａを所望の値に調整することができる。
【００２５】この場合、従来の不純物イオン注入等の製
造工程を不要として、従って製造工程を増すことなく、
また外部電源を用意することなく、ポテンシャル調整が
でき、ポテンシャルを最適値に設定することができる。
造工程を不要として、従って製造工程を増すことなく、
また外部電源を用意することなく、ポテンシャル調整が
でき、ポテンシャルを最適値に設定することができる。
【００２６】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００２７】図１〜図３は、本実施例に係るＣＣＤ固体
撮像素子、特に、その水平転送レジスタ及び出力部を示
す。このＣＣＤ固体撮像素子２１における水平転送レジ
スタ２は、半導体基板２３の主面に形成した第１導電型
例えばｎ型の転送チャンネル領域２４上に、ＳｉＯ2 等
によるゲート絶縁膜２５を介して、例えば１層目の多結
晶シリコン膜からなる第１の転送電極２６Ａ及び２層目
の多結晶シリコン膜からなる第２の転送電極２６Ｂが転
送方向に沿って交互に複数配列して構成される。
撮像素子、特に、その水平転送レジスタ及び出力部を示
す。このＣＣＤ固体撮像素子２１における水平転送レジ
スタ２は、半導体基板２３の主面に形成した第１導電型
例えばｎ型の転送チャンネル領域２４上に、ＳｉＯ2 等
によるゲート絶縁膜２５を介して、例えば１層目の多結
晶シリコン膜からなる第１の転送電極２６Ａ及び２層目
の多結晶シリコン膜からなる第２の転送電極２６Ｂが転
送方向に沿って交互に複数配列して構成される。
【００２８】水平転送レジスタ２２では、互いに接続さ
れた隣り合う２つの転送電極２６Ａ及び２６Ｂを１組と
して１つ置きの組の転送電極２６〔２６Ａ，２６Ｂ〕
と、他の１つ置きの組の転送電極２６〔２６Ａ，２６
Ｂ〕とに、夫々２相の水平駆動パルスφＨ1 及びφＨ2
が印加される。各第２の転送電極２６Ｂ下の転送チャン
ネル領域２５に、第２導電型即ちｐ型の半導体領域２７
が例えば不純物のイオン注入で形成され、これによっ
て、第１の転送電極２６Ａをストレージ電極とするスト
レージ部と、第２の転送電極２６Ｂをトランスファ電極
とするトランスファ部とを有する転送部が形成される。
れた隣り合う２つの転送電極２６Ａ及び２６Ｂを１組と
して１つ置きの組の転送電極２６〔２６Ａ，２６Ｂ〕
と、他の１つ置きの組の転送電極２６〔２６Ａ，２６
Ｂ〕とに、夫々２相の水平駆動パルスφＨ1 及びφＨ2
が印加される。各第２の転送電極２６Ｂ下の転送チャン
ネル領域２５に、第２導電型即ちｐ型の半導体領域２７
が例えば不純物のイオン注入で形成され、これによっ
て、第１の転送電極２６Ａをストレージ電極とするスト
レージ部と、第２の転送電極２６Ｂをトランスファ電極
とするトランスファ部とを有する転送部が形成される。
【００２９】１つ置きの転送電極２６及び他の１つ置き
の転送電極２６には、夫々水平転送レジスタから離れた
位置でコンタクト部２９ａ及び３０ａを介して接続され
た夫々Ａｌ配線２９及び３０を通じて駆動パルスφＨ1
及びφＨ2 が印加される。
の転送電極２６には、夫々水平転送レジスタから離れた
位置でコンタクト部２９ａ及び３０ａを介して接続され
た夫々Ａｌ配線２９及び３０を通じて駆動パルスφＨ1
及びφＨ2 が印加される。
【００３０】水平転送レジスタ２２の終段には、ゲート
絶縁膜２５を介してゲート電極３２を形成してなる水平
出力ゲート部ＨＯＧが形成され、その後段に電荷電圧変
換手段である例えばｎ型半導体領域からなるフローティ
ングディフージョン領域ＦＤが形成される。フローティ
ングディフージョン領域ＦＤは、出力増幅器３６に接続
される。ｔ2 は出力端子である。
絶縁膜２５を介してゲート電極３２を形成してなる水平
出力ゲート部ＨＯＧが形成され、その後段に電荷電圧変
換手段である例えばｎ型半導体領域からなるフローティ
ングディフージョン領域ＦＤが形成される。フローティ
ングディフージョン領域ＦＤは、出力増幅器３６に接続
される。ｔ2 は出力端子である。
【００３１】さらに、ｎ型半導体領域からなるリセット
ドレイン領域３７が形成され、このリセットドレイン領
域３７とフローティングディフージョン領域ＦＤ間に、
リセットゲート部３８が形成される。リセットゲート部
３８は、ゲート絶縁膜２５を介して例えば２層目の多結
晶シリコン膜によるゲート電極３９を形成して構成さ
れ、ゲート電極３９の一端にコンタクト部４０ａを介し
て接続したＡｌ配線４０を通じてリセットパルスφRGが
印加される。リセットドレイン領域３７には、コンタク
ト部４１ａを介して接続されたＡｌ配線４１を通じてリ
セット電圧ＶRD（例えば電源電圧ＶDD）が印加される。
ドレイン領域３７が形成され、このリセットドレイン領
域３７とフローティングディフージョン領域ＦＤ間に、
リセットゲート部３８が形成される。リセットゲート部
３８は、ゲート絶縁膜２５を介して例えば２層目の多結
晶シリコン膜によるゲート電極３９を形成して構成さ
れ、ゲート電極３９の一端にコンタクト部４０ａを介し
て接続したＡｌ配線４０を通じてリセットパルスφRGが
印加される。リセットドレイン領域３７には、コンタク
ト部４１ａを介して接続されたＡｌ配線４１を通じてリ
セット電圧ＶRD（例えば電源電圧ＶDD）が印加される。
【００３２】しかして本例では、特に、水平出力ゲート
部ＨＯＧにおいて、そのゲート電極３２を次のように構
成する。即ち、第１導電型すなわちｎ型半導体領域上の
ゲート絶縁膜２５上に、例えば２層目多結晶シリコン膜
３３を形成し、その上にＡｌ膜３４を積層形成し、出力
ゲート直上で多結晶シリコン膜３３とＡｌ膜３４との接
合部（いわゆる多結晶シリコン膜３３とＡｌ膜３４が相
互反応して合金化されたコンタクト部）３５を形成して
ゲート電極３２を構成する。
部ＨＯＧにおいて、そのゲート電極３２を次のように構
成する。即ち、第１導電型すなわちｎ型半導体領域上の
ゲート絶縁膜２５上に、例えば２層目多結晶シリコン膜
３３を形成し、その上にＡｌ膜３４を積層形成し、出力
ゲート直上で多結晶シリコン膜３３とＡｌ膜３４との接
合部（いわゆる多結晶シリコン膜３３とＡｌ膜３４が相
互反応して合金化されたコンタクト部）３５を形成して
ゲート電極３２を構成する。
【００３３】従って、この水平出力ゲート部ＨＯＧのゲ
ート電極３２は、図３に示すように、多結晶シリコン膜
３３と、Ａｌ膜３４との界面に相互反応で合金化された
接合部３５が形成された構造を呈する。Ａｌ膜３４は、
多結晶シリコン膜２３上に形成した絶縁膜例えばＳｉＯ
2 膜４３のコンタクトホール４４を通じて多結晶シリコ
ン膜３３と接合される。
ート電極３２は、図３に示すように、多結晶シリコン膜
３３と、Ａｌ膜３４との界面に相互反応で合金化された
接合部３５が形成された構造を呈する。Ａｌ膜３４は、
多結晶シリコン膜２３上に形成した絶縁膜例えばＳｉＯ
2 膜４３のコンタクトホール４４を通じて多結晶シリコ
ン膜３３と接合される。
【００３４】このＡｌ膜３４の転送チャンネル領域２４
より外れた端部から延長するＡｌ配線４５を通じてゲー
ト電極３２に例えば素子内部のグランド電位（ＧＮＤ）
が与えられる。
より外れた端部から延長するＡｌ配線４５を通じてゲー
ト電極３２に例えば素子内部のグランド電位（ＧＮＤ）
が与えられる。
【００３５】この水平出力ゲート部ＨＯＧでは、その出
力ゲート直上に多結晶シリコン膜３３とＡｌ膜３４とが
接合されたゲート電極３２が形成されることにより、ゲ
ート電極３２下のポテンシャルφａ、従ってポテンシャ
ルバリアΔφが多結晶シリコン膜３３と、多結晶シリコ
ン膜３３及びＡｌ膜３４の接合部３５との仕事関数差で
シフトする。
力ゲート直上に多結晶シリコン膜３３とＡｌ膜３４とが
接合されたゲート電極３２が形成されることにより、ゲ
ート電極３２下のポテンシャルφａ、従ってポテンシャ
ルバリアΔφが多結晶シリコン膜３３と、多結晶シリコ
ン膜３３及びＡｌ膜３４の接合部３５との仕事関数差で
シフトする。
【００３６】このポテンシャルのシフト量は、テストの
結果、マイナス数Ｖであり、よい再現性を示している。
この例ではポテンシャルシフトはポテンシャルが浅くな
る方向である。また、ポテンシャルのシフト量は、多結
晶シリコン膜３３の膜厚ｄ1によって変化する。即ち、
膜厚ｄ1 を変えることによって、Ａｌ膜３４との接合部
３５とゲート電極３２下のｐ型半導体領域表面との距離
が変わることから、接合部３５の影響が増減し、ポテン
シャルシフト量が変わる。
結果、マイナス数Ｖであり、よい再現性を示している。
この例ではポテンシャルシフトはポテンシャルが浅くな
る方向である。また、ポテンシャルのシフト量は、多結
晶シリコン膜３３の膜厚ｄ1によって変化する。即ち、
膜厚ｄ1 を変えることによって、Ａｌ膜３４との接合部
３５とゲート電極３２下のｐ型半導体領域表面との距離
が変わることから、接合部３５の影響が増減し、ポテン
シャルシフト量が変わる。
【００３７】即ち、距離が大きければシフト量が小さ
く、距離が小さければシフト量が大きくなる。従って、
適当な膜厚ｄ1 の多結晶シリコン膜３３を用いることに
より、イオン注入をすることなく、水平出力ゲート部Ｈ
ＯＧ下のポテンシャルを調整することができる。
く、距離が小さければシフト量が大きくなる。従って、
適当な膜厚ｄ1 の多結晶シリコン膜３３を用いることに
より、イオン注入をすることなく、水平出力ゲート部Ｈ
ＯＧ下のポテンシャルを調整することができる。
【００３８】このＣＣＤ固体撮像素子２１では、図１の
ポテンシャル４６で示すように、前述と同様に、水平転
送レジスタ２２内を２相駆動パルスφＨ1 ，φＨ2 によ
って信号電荷が転送され、１画素毎の信号電荷が水平出
力ゲート部ＨＯＧを通してフローティングディフージョ
ン領域ＦＤに転送される。そして、フローティングディ
フージョン領域ＦＤの電荷に応じた電圧が出力増幅器３
６に印加され、之より信号電荷に応じたＣＣＤ出力が読
み出される。
ポテンシャル４６で示すように、前述と同様に、水平転
送レジスタ２２内を２相駆動パルスφＨ1 ，φＨ2 によ
って信号電荷が転送され、１画素毎の信号電荷が水平出
力ゲート部ＨＯＧを通してフローティングディフージョ
ン領域ＦＤに転送される。そして、フローティングディ
フージョン領域ＦＤの電荷に応じた電圧が出力増幅器３
６に印加され、之より信号電荷に応じたＣＣＤ出力が読
み出される。
【００３９】１画素分の信号電荷が読み出された後は、
リセットパルスφRGが印加され、リセットゲート部３８
がオンしてフローティングディフージョン領域ＦＤの信
号電荷がリセットドレイン領域３７に掃き出され、フロ
ーティングディフージョン領域ＦＤのポテンシャルがリ
セットドレイン領域３７の電位にリセットされる。
リセットパルスφRGが印加され、リセットゲート部３８
がオンしてフローティングディフージョン領域ＦＤの信
号電荷がリセットドレイン領域３７に掃き出され、フロ
ーティングディフージョン領域ＦＤのポテンシャルがリ
セットドレイン領域３７の電位にリセットされる。
【００４０】上述のＣＣＤ固体撮像素子２１によれば、
水平出力ゲート部ＨＯＧおいて、多結晶シリコン膜３３
上にＡｌ膜３４との接合部３５を有するゲート電極３２
を形成することにより、多結晶シリコン膜１層による場
合に比べて、ゲート電極３２下のポテンシャルをシフト
することができる。即ち、多結晶シリコン膜３３の膜厚
ｄ1 を制御することにより、ゲート電極３２下のポテン
シャルのバリアを不純物のイオン注入等の工程を増やす
ことなく、あるいは外部に電源を用意することなく容易
に調整することができ、ポテンシャルバリアを最適値に
設定することができる。
水平出力ゲート部ＨＯＧおいて、多結晶シリコン膜３３
上にＡｌ膜３４との接合部３５を有するゲート電極３２
を形成することにより、多結晶シリコン膜１層による場
合に比べて、ゲート電極３２下のポテンシャルをシフト
することができる。即ち、多結晶シリコン膜３３の膜厚
ｄ1 を制御することにより、ゲート電極３２下のポテン
シャルのバリアを不純物のイオン注入等の工程を増やす
ことなく、あるいは外部に電源を用意することなく容易
に調整することができ、ポテンシャルバリアを最適値に
設定することができる。
【００４１】本実施例では、多結晶シリコン膜３３上の
絶縁膜４０にコンタクトホール４１をあけるだけでよい
ため、工程は一切増加しない。またゲート電極３２は撮
像素子内部のグランド電位に接続することによって、静
電破壊の恐れは全くない。
絶縁膜４０にコンタクトホール４１をあけるだけでよい
ため、工程は一切増加しない。またゲート電極３２は撮
像素子内部のグランド電位に接続することによって、静
電破壊の恐れは全くない。
【００４２】尚、上例では、不純物のイオン注入を不要
としたが、その他、不純物のイオン注入と本発明のゲー
ト電極構造を組み合わせて水平出力ゲート部ＨＯＧ下の
ポテンシャルを設定することも勿論可能である。
としたが、その他、不純物のイオン注入と本発明のゲー
ト電極構造を組み合わせて水平出力ゲート部ＨＯＧ下の
ポテンシャルを設定することも勿論可能である。
【００４３】水平転送レジスタ２２の最終段転送部と水
平出力ゲート部ＨＯＧとの間にポテンシャルのディップ
が発生する可能性があるが、このディップは最終段の転
送部に印加するバイアスにより消すことが可能である。
平出力ゲート部ＨＯＧとの間にポテンシャルのディップ
が発生する可能性があるが、このディップは最終段の転
送部に印加するバイアスにより消すことが可能である。
【００４４】本発明は、半導体基板上にゲート絶縁膜を
介してゲート電極を有するいわゆる電極−絶縁体−半導
体構造を有する半導体素子においても、そのゲート電極
として前述の実施例で説明したと同様の、多結晶シリコ
ン膜３３上に接合部３５を形成するようにＡｌ膜３４を
形成したゲート電極を適用できる。このゲート電極構造
の多結晶シリコン膜３３の膜厚を制御することによっ
て、ゲート電極下のポテンシャルを所望の値に容易に調
整することができる。
介してゲート電極を有するいわゆる電極−絶縁体−半導
体構造を有する半導体素子においても、そのゲート電極
として前述の実施例で説明したと同様の、多結晶シリコ
ン膜３３上に接合部３５を形成するようにＡｌ膜３４を
形成したゲート電極を適用できる。このゲート電極構造
の多結晶シリコン膜３３の膜厚を制御することによっ
て、ゲート電極下のポテンシャルを所望の値に容易に調
整することができる。
【００４５】図４は、ＭＩＳ型トランジスタに適用した
実施例を示す。本例においては、第２導電型例えばｐ型
の半導体基板５１に第１導電型即ちｎ型のソース領域５
２及びドレイン領域５３を形成し、基板５１上のソース
領域５２及びドレイン領域５３間に例えばＳｉＯ2 等に
よるゲート絶縁膜５４を介してゲート電極５５を形成し
て構成される。ゲート電極５５は、多結晶シリコン膜５
６とＡｌ膜５７とを積層し、その多結晶シリコン膜５６
とＡｌ膜５７との接合部（いわゆる多結晶シリコン膜５
６とＡｌ膜５７が相互反応して合金化されたコンタクト
部）５８が形成された構造を有する。５９は絶縁膜であ
る。
実施例を示す。本例においては、第２導電型例えばｐ型
の半導体基板５１に第１導電型即ちｎ型のソース領域５
２及びドレイン領域５３を形成し、基板５１上のソース
領域５２及びドレイン領域５３間に例えばＳｉＯ2 等に
よるゲート絶縁膜５４を介してゲート電極５５を形成し
て構成される。ゲート電極５５は、多結晶シリコン膜５
６とＡｌ膜５７とを積層し、その多結晶シリコン膜５６
とＡｌ膜５７との接合部（いわゆる多結晶シリコン膜５
６とＡｌ膜５７が相互反応して合金化されたコンタクト
部）５８が形成された構造を有する。５９は絶縁膜であ
る。
【００４６】本例の絶縁ゲート型電界効果トランジスタ
５０によれば、ゲート電極５５を構成する多結晶シリコ
ン膜５６と接合部５８との仕事関数差により、しきい値
電圧Ｖthが設定され、その多結晶シリコン膜５６の膜厚
ｄ2 によってしきい値電圧Ｖ thを調整することができ
る。
５０によれば、ゲート電極５５を構成する多結晶シリコ
ン膜５６と接合部５８との仕事関数差により、しきい値
電圧Ｖthが設定され、その多結晶シリコン膜５６の膜厚
ｄ2 によってしきい値電圧Ｖ thを調整することができ
る。
【００４７】
【発明の効果】本発明に係る半導体素子によれば、その
ゲート電圧を構成する多結晶シリコン膜上にＡｌ膜との
接合部を有することにより、不純物イオン注入等の製造
工程を増すことなく、ゲート電極下のポテンシャル、例
えばしきい値電圧Ｖthを所望の値に設定することができ
る。また、多結晶シリコン膜の膜厚を制御することによ
り、ポテンシャルシフト量を調整してポテンシャルを所
望の値とすることができる。
ゲート電圧を構成する多結晶シリコン膜上にＡｌ膜との
接合部を有することにより、不純物イオン注入等の製造
工程を増すことなく、ゲート電極下のポテンシャル、例
えばしきい値電圧Ｖthを所望の値に設定することができ
る。また、多結晶シリコン膜の膜厚を制御することによ
り、ポテンシャルシフト量を調整してポテンシャルを所
望の値とすることができる。
【００４８】本発明に係る固体撮像素子によれば、水平
転送レジスタの終段の水平出力ゲート部において、その
ゲート電極を構成する多結晶シリコン膜上にＡｌ膜との
接合部を有することにより、不純物イオン注入等の製造
工程を増すことなく、また外部からバイアスを印加する
ことなく、水平出力ゲート部のポテンシャルを最適値に
設定することができる。また、そのゲート電極を構成す
る多結晶シリコン膜の膜厚を制御することにより、その
ポテンシャルのシフト量を調整し、所望の値とすること
が容易にできる。
転送レジスタの終段の水平出力ゲート部において、その
ゲート電極を構成する多結晶シリコン膜上にＡｌ膜との
接合部を有することにより、不純物イオン注入等の製造
工程を増すことなく、また外部からバイアスを印加する
ことなく、水平出力ゲート部のポテンシャルを最適値に
設定することができる。また、そのゲート電極を構成す
る多結晶シリコン膜の膜厚を制御することにより、その
ポテンシャルのシフト量を調整し、所望の値とすること
が容易にできる。
【図１】本発明に係る固体撮像素子の要部、即ち水平転
送レジスタと出力部の例を示す断面図（ポテンシャル図
を含む）である。
送レジスタと出力部の例を示す断面図（ポテンシャル図
を含む）である。
【図２】図１の平面図である。
【図３】本発明に係る水平出力ゲート部のゲート電極の
拡大断面図である。
拡大断面図である。
【図４】本発明に係る絶縁ゲート型電界効果トランジス
タの例を示す断面図である。
タの例を示す断面図である。
【図５】従来の固体撮像素子の要部、即ち水平転送レジ
スタと出力部の断面図（ポテンシャル図を含む）であ
る。
スタと出力部の断面図（ポテンシャル図を含む）であ
る。
【図６】図５の平面図である。
２１ ＣＣＤ固体撮像素子 ２２ 水平転送レジスタ ２３ 基板 ２４ 転送チャンネル領域 ２５ ゲート絶縁膜 ２６〔２６Ａ，２６Ｂ〕 転送電極 ＨＯＧ 水平出力ゲート部 ３２ ゲート電極 ３３ 多結晶シリコン膜 ３４ Ａｌ膜 ３５ 多結晶シリコン膜とＡｌ膜との接合部 ３７ リセットドレイン領域 ３８ リセットゲート部 ３９ ゲート電極 ＦＤ フローティングディフージョン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｃ
Claims (4)
- 【請求項１】 半導体基体上にゲート絶縁膜を介してゲ
ート電極を有し、該ゲート電極を構成する多結晶シリコ
ン膜上にＡｌ膜との接合部が形成され、前記多結晶シリ
コン膜と前記接合部により、前記ゲート電極下のポテン
シャルが設定されて成ることを特徴とする半導体素子。 - 【請求項２】 前記多結晶シリコン膜の膜厚で前記ゲー
ト電極下のポテンシャルが調整されて成ることを特徴と
する請求項１に記載の半導体素子。 - 【請求項３】 水平転送レジスタの後段の水平出力ゲー
ト部において、ゲート電極を構成する多結晶シリコン膜
上にＡｌ膜との接合部が形成され、前記多結晶シリコン
膜と前記接合部により、前記水平出力ゲート部下のポテ
ンシャルが設定されて成ることを特徴とする固体撮像素
子。 - 【請求項４】 前記多結晶シリコン膜の膜厚で前記水平
出力ゲート部下のポテンシャルが調整されて成ることを
特徴とする請求項３に記載の固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6140577A JPH088421A (ja) | 1994-06-22 | 1994-06-22 | 半導体素子及び固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6140577A JPH088421A (ja) | 1994-06-22 | 1994-06-22 | 半導体素子及び固体撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088421A true JPH088421A (ja) | 1996-01-12 |
Family
ID=15271933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6140577A Pending JPH088421A (ja) | 1994-06-22 | 1994-06-22 | 半導体素子及び固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088421A (ja) |
-
1994
- 1994-06-22 JP JP6140577A patent/JPH088421A/ja active Pending
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