JPH0884310A

JPH0884310A - ディジタル遅延回路ブロック及び走査回路並びにその走査回路の駆動方法

Info

Publication number: JPH0884310A
Application number: JP6220594A
Authority: JP
Inventors: Hiroshi Hayama; 浩葉山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-09-14
Filing date: 1994-09-14
Publication date: 1996-03-26
Anticipated expiration: 2013-09-10
Also published as: JP2795190B2

Abstract

(57)【要約】【目的】トランジスタ素子の閾値電圧の変化を回復さ
せることができる走査回路と駆動方法を提供する。【構成】クロック信号印加端子と電源電圧印加端子を
接地すると浮遊状態となる節点を接地する手段、およ
び、それら節点の一部を電源電圧に設定する手段を設け
た回路ブッロクＡ，Ｂを直列に接続し、走査回路とす
る。その走査回路を、データ取り込み期間・データ転送
期間・放電期間・状態設定期間を順に繰り返す４相のク
ロック信号φ１、φ２、φ３、φ４で駆動すると共に、
直列接続された回路ブロックを、順に１相ずつずらされ
た４相のクロック信号で駆動する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は走査回路、特に、非晶質
シリコン薄膜トランジスタやポリシリコン薄膜トランジ
スタなどで構成される走査回路およびその駆動方法に関
する。

【０００２】

【従来の技術】一般に走査回路は、一定期間にある節点
を一度選択する機能をもった回路で、多くの場合ディジ
タル遅延回路を直列接続して構成されている。液晶ディ
スプレイやイメージセンサなどの駆動にも広く用いられ
ている回路である。ＣＣＤイメージセンサなどの単結晶
半導体ＬＳＩの場合には、走査回路を一本化することは
容易であり、数多くの製品が発売されている。しかし、
直視型液晶ディスプレイや密着型イメージセンサなどは
大型のものが要求されており、ガラスなどの大型基板が
用いられている。そのため、単結晶半導体トランジスタ
などの高性能デバイスが形成しにくい。現在のところ、
直視型液晶ディスプレイや密着型イメージセンサなどに
は、非晶質シリコン薄膜トランジスタやポリシリコン薄
膜トランジスタなどの、単結晶半導体トランジスタに比
較すると低信頼性・低性能のデバイスしか実用化されて
いない。そのため、直視型液晶ディスプレイや密着型イ
メージセンサなどの走査回路として、ＬＳＩをＴＡＢ
（テープ・オートメイティド・ボンディング）などの技
術により実装する方法などが多用されている。しかし、
これらの技術による走査回路の実装には、製造コストの
上昇・信頼性の低下という短所がある。そこで、非晶質
シリコン薄膜トランジスタやポリシリコン薄膜トランジ
スタなどの、比較的低信頼性・低性能のデバイスを用い
て、高信頼性・高性能の走査回路を製造することが試み
られている。平成３年特許願第１８０７５４号（特開平
５−３０２７８）「画像読み取り装置、ラインイメージ
センサ及びシフトレジスタ」に示されたような、非晶質
シリコン薄膜トランジスタの閾値電圧の変化を回復させ
ることができる構成のシフトレジスタなどが用いられて
きた。

【０００３】一方、非晶質シリコン薄膜トランジスタや
ポリシリコン薄膜トランジスタなどを用いるとは特に記
載されていないが、リセット機能を有する走査回路とし
て、昭和６２年特許願第２７９３８９号（特開平１−１
２２２７１）「走査回路」が知られている。また、４相
のクロック信号を用いるシフトレジスタとして、昭和５
８年特許願第１７９８５１号（特開昭６０−７０５９
９）「シフトレジスタ回路」が知られている。

【０００４】

【発明が解決しようとする課題】しかしながら、前記平
成３年特許願第１８０７５４号「画像読み取り装置、ラ
インイメージセンサ及びシフトレジスタ」による発明
で、非晶質シリコン薄膜トランジスタの閾値電圧の変化
を回復させるためには、グランド線を電源線と同電位に
しなければならないため、シフトレジスタの動作中は回
復動作をさせることができない。さらに、ドライブトラ
ンジスタのゲート端子をバイアスするために高抵抗値の
抵抗素子を多量に用いなくてはならず、大面積を要すと
いうような課題がある。また、前記昭和６２年特許願第
２７９３８９号「走査回路」による発明で、リセット機
能を有する走査回路を製造しようとすると、ノーマリオ
ン型のＰＭＯＳトランジスタを必要とする課題がある。
さらに、前記昭和５８年特許願第１７９８５１号「シフ
トレジスタ回路」による発明では、４相のクロック信号
を用いて高速のシフトレジスタが製造できることが述べ
られているが、構成要素であるトランジスタ素子の閾値
電圧の変化を回復させることができないという課題が残
る。

【０００５】

【課題を解決するための手段】上記課題を解決するた
め、本発明では、クロック信号印加端子と電源電圧印加
端子を接地すると浮遊状態となる節点を、第１の制御信
号によって接地する第１の手段、および、該節点の一部
を第２の制御信号によって電源電圧に設定する第２の手
段を設けたことを特徴とするディジタル遅延回路ブロッ
クを直列接続した走査回路を用いる。

【０００６】この走査回路を、データ取り込み期間・デ
ータ転送期間・放電期間・状態設定期間を順に繰り返す
４相のクロック信号で駆動すると共に、走査回路中の直
列接続されたディジタル遅延回路ブロックを、順に１相
ずつずらされた４相のクロック信号で駆動し、さらに、
データ取り込み期間において、前段の回路ブロックから
走査信号を取り込み、データ転送期間において、後段の
回路ブロックへ走査信号を転送し、放電期間において、
クロック信号印加端子と電源電圧印加端子を接地すると
浮遊状態となる節点を接地すると共に、ディジタル遅延
回路ブロックの制御信号印加端子と電源電圧印加端子を
接地し、状態設定期間において、クロック信号印加端子
と電源電圧印加端子を接地すると浮遊状態となる節点の
一部を電源電圧に設定することにより、ディジタル遅延
回路ブロックの内部状態を設定することを特徴とする走
査回路の駆動方法を用いる。

【０００７】

【作用】図１は、本発明の走査回路例の始めの部分を示
しており、本発明の作用を説明する図である。ＮＭＯＳ
トランジスタを用いたディジタル遅延回路ブロックＡと
ディジタル遅延回路ブロックＢを、繰り返し接続したも
のである。図２は、図１の走査回路を動作させるための
駆動信号例を示している。図１の走査回路の動作を比較
・説明するために、基本的な走査回路例を図３に、その
駆動信号例を図４にそれぞれ示す。

【０００８】まず、従来の走査回路例である図３の走査
回路の動作を説明する。図３の走査回路も、ＮＭＯＳト
ランジスタを用いたディジタル遅延回路ブロックＡとデ
ィジタル遅延回路ブロックＢを、繰り返し接続したもの
である。図３のディジタル遅延回路ブロックＡとディジ
タル遅延回路ブロックＢは、トランスファーゲート（Ｑ
１、Ｑ７）とインバータ回路（Ｑ３とＱ４、Ｑ１０とＱ
１１）から構成されるダイナミック型のシフトレジスタ
で、走査回路としても広く用いられている。電源電圧印
加端子Ｖｄｄには、例えば１２Ｖの一定の電圧を印加
し、Ｑ１のトランスファーゲートトランジスタのゲート
には図４に示すようなクロック信号φを、Ｑ７のトラン
スファーゲートトランジスタのゲートには反転クロック
信号［φ］を印加する。なお、ここで［φ］はφの逆位
相信号を表す（図では、逆位相信号はオーバーラインを
付して示してある）。入力データ信号として、図４に示
すようなＤｉｎの信号を印加すれば、走査回路として動
作する。

【０００９】図３のような従来の走査回路を、非晶質シ
リコン薄膜トランジスタやポリシリコン薄膜トランジス
タなどの、比較的低信頼性・低性能のデバイスを用いて
構成すると、閾値電圧の変化等のトランジスタ特性の劣
化により、走査回路の故障などが発生する。この閾値電
圧の変化等は、構成されたトランジスタの端子に、長時
間連続して直流電圧が印加されることに起因する。図３
の走査回路の場合では、Ｑ１、Ｑ７のトランジスタのゲ
ートには転送クロック信号φ、［φ］が印加され、Ｑ
３、Ｑ１０のトランジスタのドレインとゲートには直流
電圧が印加される。

【００１０】走査周期をＴ秒、クロック信号の周期をｔ
秒とすると、Ｑ４のトランジスタのゲートである節点Ａ
にはデューティｔ／Ｔの信号が、Ｑ１１のトランジスタ
のゲートである節点Ｃにはデューティ（Ｔ−ｔ）／Ｔの
信号がそれぞれ印加される。多くの場合、ｔ／Ｔは数百
分の１から数千分の１程度の小さな値である。すなわ
ち、ディジタル遅延回路ブロックＡのＱ３および、ディ
ジタル遅延回路ブロックＢのＱ１０、Ｑ１１のトランジ
スタのドレインやゲートには、直流もしくはデューティ
の高い信号が印加されることになる。そのため、閾値電
圧の変化等の特性劣化は、これらのトランジスタで著し
い。これを防ぐためには、クロック信号周期と同程度の
周期で、全てのトランジスタの端子を接地すればよい。

【００１１】一般のシフトレジスタ回路ではランダムな
入力信号が印加されるので、ある回路のブロックすべて
のトランジスタの端子を接地すると、シフトレジスタと
して動作しない期間が生じてしまう。一方、走査回路の
場合には入力信号は既知であるので、ある回路ブロック
すべてのトランジスタの端子を接地し、トランジスタ特
性の劣化を防止する期間を設けることが可能である。こ
の期間を以後、放電期間と呼ぶ。しかし一般に、ある放
電期間にある回路ブロックすべてのトランジスタの端子
を接地した後、その回路ブロックに走査回路動作を再度
させようと電源電圧を単に再印加すると、その回路ブロ
ックの内部状態が不定となる。そのため、その回路ブロ
ックに走査回路動作を再度正常に行わせるためには、内
部状態を設定すればよい。本発明は、これらの作用を基
に行われたものである。

【００１２】本発明による図１の走査回路は、図３に示
されたシフトレジスタ回路のディジタル遅延回路ブロッ
クＡにＱ２、Ｑ５、Ｑ６のトランジスタを、ディジタル
遅延回路ブロックＢにＱ８、Ｑ９、Ｑ１２のトランジス
タを付加した構成である。図１において、Ａ、Ｂ、Ｃ、
Ｄの節点は電源電圧印加端子とクロック信号印加端子と
を接地すると浮遊状態となる節点である。ディジタル遅
延回路ブロックＡのＱ２とＱ６、およびディジタル遅延
回路ブロックＢのＱ９とＱ１２のトランジスタは、それ
ぞれ節点Ａ、Ｂ、Ｃ、Ｄをセットする手段として設けた
ものである。また、ディジタル遅延回路ブロックＡのＱ
５、およびディジタル遅延回路ブロックＢのＱ８のトラ
ンジスタは、それぞれ節点Ｂ、Ｃ電位を電源電圧に設定
する手段として設けたものである。

【００１３】この走査回路を図２のような信号を用いて
駆動する。まず、ディジタル遅延回路ブロックＡには、
図２に示されたようなクロック信号φ１、φ２、φ３、
φ４、および、電源信号Ｖｄｄ１を、図１のように印加
する。電源信号Ｖｄｄ１は、クロック信号φ１またはφ
２がハイの期間に、ハイであるような信号である。図１
に示したディジタル遅延回路ブロックＡは、走査信号を
入力する初段の回路ブロックであり、図２のＤｉｎに示
されたような入力データ信号が印加される。Ｄｉｎのデ
ータは、φ１がハイの状態からローの状態へ変化するタ
イミングでのみ、初段の回路ブロックに正しく取り込ま
れる。しかし、図２に示したように、走査信号は既知の
一定周期で単一のパルスが入力されるので、この制限条
件を満たしている。

【００１４】この初段のディジタル遅延回路ブロックＡ
にとって、クロック信号φ１がハイの期間がデータ取り
込み期間、クロック信号φ２がハイの期間がデータ転送
期間、クロック信号φ３がハイの期間が放電期間、クロ
ック信号φ４がハイの期間が状態設定期間に対応する。
電源信号Ｖｄｄ１は、データ取り込み期間とデータ転送
期間がハイであるような信号である。Ｖｄｄ１がハイで
あるような期間は、ディジタル遅延回路ブロックＡが走
査回路動作を行っている期間であり、クロック信号φ１
がハイの期間にＤｉｎからデータを取り込み、クロック
信号φ２がハイの期間に次段のディジタル遅延回路ブロ
ックＢにデータを転送する。Ｖｄｄ１がローであるよう
な期間は、ディジタル遅延回路ブロックＡが放電・状態
設定動作を行っている期間である。クロック信号φ３が
ハイの期間は、ディジタル遅延回路ブロックＡに印加さ
れているクロック信号φ３以外の信号はすべてロー、す
なわち接地されている。電源電圧印加端子とクロック信
号印加端子とを接地すると浮遊状態となる節点Ａ、Ｂ
は、クロック信号φ３がハイの期間はＱ２、Ｑ６によっ
て接地される。そのため、クロック信号φ３がハイの期
間は、ディジタル遅延回路ブロックＡのすべてのトラン
ジスタのすべての端子が接地され、閾値電圧の変化を回
復させること等が可能となる。クロック信号φ４がハイ
の期間が始まる時、ディジタル遅延回路ブロックＡに印
加されているクロック信号φ４以外の信号はすべてロ
ー、すなわち接地されている。しかし、電源電圧印加端
子とクロック信号印加端子とを接地すると浮遊状態とな
る節点Ａ、ＢのうちＢの電位だけは、クロック信号φ４
がハイの期間にＱ５によってハイに設定される。すなわ
ち、この状態設定期間が終了する時点で、節点Ａはロ
ー、節点Ｂはハイに設定される。このことは、連続的に
ローのデータ信号Ｄｉｎが入力された状態で、ディジタ
ル遅延回路ブロックＡが連続的に走査回路動作を行って
いたことと同じである。以上のような動作で、クロック
信号を回路ブロック毎に順に一つずつずらしながら印加
することによって、各ディジタル遅延回路ブロックの動
作中に、すべてのトランジスタの閾値電圧の変化を回復
させること等が可能となる。ただし、図１の偶数段に用
いたディジタル遅延回路ブロックＢについては、クロッ
ク信号φ２がハイの期間がデータ取り込み期間、クロッ
ク信号φ３がハイの期間がデータ転送期間、クロック信
号φ４がハイの期間が放電期間であることまでは、初段
のディジタル遅延回路ブロックＡと同様な動作をさせる
が、クロック信号φ１がハイの期間が状態設定期間にお
いて、節点Ｃはハイ、節点Ｄはローに設定されなければ
ならない。これは、図１に示したディジタル遅延回路ブ
ロックＡ、Ｂが、回路ブロックへの入力データの反転信
号を次段へ転送するからである。すなわち、初段の回路
ブロックＡに連続的にローのデータ信号Ｄｉｎを入力し
た状態では、奇数段のディジタル遅延回路ブロックＡの
節点Ａはロー、節点Ｂはハイ、偶数段のディジタル遅延
回路ブロックＢの節点Ｃはハイ、節点Ｄはローに設定す
れば、本発明による走査回路が連続的に走査回路動作を
行っていたことと同じである。以上の説明では、入力デ
ータ信号として図２のＤｉｎに示したような、ほとんど
の期間で信号がローであるようなＤｉｎを例にとって説
明した。図６のＤｉｎの信号のような、ほとんどの期間
で信号がハイであるようなデータを入力信号として用い
る場合には、図１のディジタル遅延回路ブロックＢを奇
数段、ディジタル遅延回路ブロックＡを偶数段とした構
成の走査回路、すなわち、図５のような走査回路を用い
れば、上記説明と全く同様の作用が得られることは明ら
かである。また、以上の説明では、ダイナミック型のデ
ィジタル遅延回路ブロックで走査回路を構成している
が、スタティック型のディジタル遅延回路ブロック走査
回路を構成しても、上記説明と全く同様の作用が得られ
ることは明らかである。

【００１５】以上のように、本発明では、連続的に走査
回路動作を行わせながら、各ディジタル遅延回路ブロッ
クのすべてのトランジスタの閾値電圧の変化を回復させ
ること等が可能となる。

【００１６】

【実施例】図１は特許請求の範囲の請求項１および請求
項２に記載の走査回路を示し、図２は特許請求の範囲の
請求項３に記載の駆動方法の第１の実施例を示すもので
ある。図１の実施例は、チャンネル保護・逆スタッガ型
非晶質シリコン薄膜トランジスタを用いて製造した。ま
ず、低アルカリガラスを基板として用い、スパッタ法で
クロム膜を形成した。クロム膜を、フォトレジスト・エ
ッチング工程で加工し、ゲート電極を形成した。さら
に、プラズマＣＶＤ法を用いて、ゲート電極上に、ゲー
ト絶縁膜（窒化硅素膜）・水素アモルファスシリコン層
・チャネルストッパ層（窒化硅素膜）を連続的に堆積さ
せた。ついで、フォトレジスト・エッチング工程を用い
てトランジスタ領域の形成を行った。さらに、フォトレ
ジスト・エッチング工程を用いてチャネルストッパ層を
加工し、ソース・ドレイン領域の露出を行った後、プラ
ズマＣＶＤ法を用いたｎ⁺水素アモルファスシリコン層
の堆積を行った。つぎに、フォトレジスト・エッチング
工程を用いたｎ⁺水素アモルファスシリコン層の加工を
行った。さらに、層間絶縁膜（窒化硅素膜）をプラズマ
ＣＶＤ法を用いて堆積させた後、フォトレジスト・エッ
チング工程を用いて、コンタクホールを形成した。最後
にクロム膜からなるソース・ドレイン配線層の堆積と通
常のフォトレジスト・エッチング工程を用いた加工を行
って、クロム膜からなるソース・ドレイン配線を形成し
た。この条件では、閾値電圧が約２．５Ｖ、移動度が約
０．８ｃｍ²／Ｖ／ｓ程度の薄膜トランジスタが製造で
きた。図１のＱ１、Ｑ２、Ｑ３、Ｑ５、Ｑ６、Ｑ７、Ｑ
８、Ｑ９、Ｑ１０、Ｑ１２のトランジスタには、チャン
ネル長が５μｍ、チャンネル幅が１０μｍのものを用い
た。Ｑ４、Ｑ１１のトランジスタには、チャンネル長が
５μｍ、チャンネル幅が２００μｍのものを用いた。図
２に示した信号としては、多チャンネル出力のパルス発
生器の出力を電流増幅器に入力し、その出力信号を用い
た。

【００１７】なお、図１の節点ＡおよびＤは、状態設定
期間においても接地しておいて構わないので、Ｑ２のゲ
ートにＶｄｄ３、Ｑ１２のゲートにＶｄｄ４の信号を印
加しても良い。このようにして、特許請求の範囲の請求
項１および請求項２に記載の走査回路、および特許請求
の範囲の請求項３に記載の駆動方法は容易に実施でき
た。

【００１８】図５は、特許請求の範囲の請求項１および
請求項２に記載の走査回路、図６は、特許請求の範囲の
請求項３に記載の駆動方法の第２の実施例を示したもの
である。図５の実施例も、チャンネル保護・逆スタッガ
型非晶質シリコン薄膜トランジスタを用いて製造した。
また、図５の実施例も、図１の走査回路を製造したもの
と同じ条件で製造できた。図５のＱ１、Ｑ２、Ｑ３、Ｑ
５、Ｑ６、Ｑ７、Ｑ８、Ｑ９、Ｑ１０、Ｑ１２のトラン
ジスタには、チャンネル長が５μｍ、チャンネル幅が１
０μｍのものを用いた。Ｑ４、Ｑ１１のトランジスタに
は、チャンネル長が５μｍ、チャンネル幅が２００μｍ
のものを用いた。図６に示した信号は、多チャンネル出
力のパルス発生器の出力を電流増幅器に入力し、その出
力信号を用いた。なお、図５の節点ＡおよびＤは、状態
設定期間においても接地しておいて構わないので、Ｑ２
のゲートにＶｄｄ４、Ｑ１２のゲートにＶｄｄ３の信号
を印加しても良い。このようにして、特許請求の範囲の
請求項１および請求項２に記載の走査回路、および特許
請求の範囲の請求項３に記載の駆動方法は容易に実施で
きた。

【００１９】図７は、特許請求の範囲の請求項１および
請求項２に記載のスタティック型走査回路の第３の実施
例を示したものである。図７の実施例も、チャンネル保
護・逆スタッガ型非晶質シリコン薄膜トランジスタを用
いて製造した。図７の実施例も、図１の走査回路を製造
したものと同じ条件で製造できた。図７のＱ１、Ｑ２、
Ｑ３、Ｑ５、Ｑ６、Ｑ７、Ｑ９、Ｑ１０、Ｑ１１、Ｑ１
２、Ｑ１３、Ｑ１４、Ｑ１６、Ｑ１７、Ｑ１９、Ｑ２
０、Ｑ２１のトランジスタには、チャンネル長が５μ
ｍ、チャンネル幅が１０μｍのものを用いた。Ｑ４、Ｑ
８、Ｑ１５、Ｑ１８のトランジスタには、チャンネル長
が５μｍ、チャンネル幅が２００μｍのものを用いた。
図７の走査回路は、図２に示した信号を用いて駆動でき
た。なお、図７の節点Ａ、ＣおよびＥは、状態設定期間
においても接地しておいて構わないので、Ｑ２およびＱ
９のゲートにＶｄｄ３、Ｑ１６のゲートにＶｄｄ４の信
号を印加しても良い。このようにして、特許請求の範囲
の請求項１および請求項２に記載の走査回路、および特
許請求の範囲の請求項３に記載の駆動方法は容易に実施
できた。

【００２０】図８は、特許請求の範囲の請求項１および
請求項２に記載のスタティック型走査回路の第４の実施
例を示したものである。図８の実施例も、チャンネル保
護・逆スタッガ型非晶質シリコン薄膜トランジスタを用
いて製造した。図８の実施例も、図１の走査回路を製造
したものと同じ条件で製造できた。図８のＱ１、Ｑ２、
Ｑ３、Ｑ５、Ｑ６、Ｑ７、Ｑ９、Ｑ１０、Ｑ１１、Ｑ１
２、Ｑ１３、Ｑ１４、Ｑ１６、Ｑ１７、Ｑ１９、Ｑ２
０、Ｑ２１のトランジスタには、チャンネル長が５μ
ｍ、チャンネル幅が１０μｍのものを用いた。Ｑ４、Ｑ
８、Ｑ１５、Ｑ１８のトランジスタには、チャンネル長
が５μｍ、チャンネル幅が２００μｍのものを用いた。
図８の走査回路は、図６に示した信号を用いて駆動でき
た。なお、図８の節点Ａ、ＣおよびＥは、状態設定期間
においても接地しておいて構わないので、Ｑ２およびＱ
９のゲートにＶｄｄ４、Ｑ１６のゲートにＶｄｄ３の信
号を印加しても良い。このようにして、特許請求の範囲
の請求項１および請求項２に記載の走査回路、および、
特許請求の範囲の請求項３に記載の駆動方法は容易に実
施できた。

【００２１】以上の実施例は、チャンネル保護・逆スタ
ッガ型薄膜トランジスタについて述べてきたが、チャン
ネルエッチ・逆スタッガ型薄膜トランジスタ、順スタッ
ガ型やコプレーナ型薄膜トランジスタなどの各種の非晶
質シリコントランジスタや、順スタッガ型やコプレーナ
型薄膜トランジスタなどの各種ポリシリコントランジス
タなど、ＰＭＯＳトランジスタを含めた、その他の構造
の薄膜トランジスタでも実施できることは上記の説明に
より明白である。

【００２２】

【発明の効果】本発明の走査回路、およびその駆動方法
を用いれば、走査回路の通常の動作状態においても閾値
電圧の回復などが可能であるから、非晶質シリコン薄膜
トランジスタやポリシリコン薄膜トランジスタなどの比
較的低性能・低信頼性のデバィスでも長期間にわたって
正常に動作する走査回路が得られるようになるので、走
査回路一体型の液晶ディスプレイや密着型イメージセン
サなどを製造できるようになり、それらの機器の低コス
ト化・小型化ができるようになる。

【図面の簡単な説明】

【図１】本発明の作用と実施例を説明する図である。

【図２】本発明の作用と実施例を説明する図である。

【図３】基本的な走査回路の作用を説明する図である。

【図４】基本的な走査回路の作用を説明する図である。

【図５】本発明の作用と実施例を説明する図である。

【図６】本発明の作用と実施例を説明する図である。

【図７】本発明の走査回路の第３の実施例を示す回路図
である。

【図８】本発明の走査回路の第４の実施例を示す回路図
である。

【符号の説明】

Ｑ１〜Ｑ２１ＮＭＯＳトランジスタＤｉｎ入力信号 φ１〜φ４クロック信号Ｖｄｄ１〜Ｖｄｄ４電源信号

Claims

【特許請求の範囲】

【請求項１】クロック信号印加端子と電源電圧印加端子
を接地すると浮遊状態となる節点を、第１の制御信号に
よって接地する第１の手段、および該節点の一部を第２
の制御信号によって電源電圧に設定する第２の手段を設
けたことを特徴とするディジタル遅延回路ブロック。
【請求項２】請求項１に記載のディジタル遅延回路ブロ
ックを複数個直列に接続してなる走査回路。
【請求項３】請求項２に記載の走査回路を、データ取り
込み期間・データ転送期間・放電期間・状態設定期間を
順に繰り返す４相のクロック信号で駆動すると共に、該
走査回路中の請求項１に記載の直列接続された該ディジ
タル遅延回路ブロックを、順に１相ずつずらされた該４
相のクロック信号で駆動し、さらに、該データ取り込み期間において、該ディジタル遅延回路
ブロックの前段の回路ブロックから走査信号を取り込
み、該データ転送期間において、該ディジタル遅延回路ブロ
ックの後段の回路ブロックへ走査信号を転送し、該放電期間において、請求項１に記載の該第１の手段を
用いて、クロック信号印加端子と電源電圧印加端子を接
地すると浮遊状態となる節点を接地すると共に、該ディ
ジタル遅延回路ブロックの制御信号印加端子と電源電圧
印加端子を接地し、該状態設定期間において、請求項１に記載の該第２の手
段を用いて、クロック信号印加端子と電源電圧印加端子
を接地すると浮遊状態となる節点の一部を電源電圧に設
定することにより、該ディジタル遅延回路ブロックの内
部状態を設定することを特徴とする走査回路の駆動方
法。
【請求項４】前記第１及び第２の手段における能動素子
がチャンネル保護・逆スタッガ型薄膜トランジスタでな
ることを特徴とする請求項１に記載のディジタル遅延回
路ブロック。