JPH088544B2 - フレーム同期信号検出回路 - Google Patents
フレーム同期信号検出回路Info
- Publication number
- JPH088544B2 JPH088544B2 JP1183892A JP18389289A JPH088544B2 JP H088544 B2 JPH088544 B2 JP H088544B2 JP 1183892 A JP1183892 A JP 1183892A JP 18389289 A JP18389289 A JP 18389289A JP H088544 B2 JPH088544 B2 JP H088544B2
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- JP
- Japan
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- read
- frame
- synchronization signal
- signal detection
- frame synchronization
- Prior art date
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ通信におけるフレーム同期信号を検出
する回路に関する。
する回路に関する。
従来のフレーム同期の確立を検出する回路を第２図に
示す。第２図に示すように、入力インタフェース回路10
0には受信機90より１クロック毎に変化する受信データ1
30が送られて来る。このデータ130に基いて受信クロッ
ク120の１クロック毎にCPU110に割り込み140をかけるこ
とによりソフトウェアの処理を行い、入力インタフェー
ス回路100に入力された値とCPU110のソフトウェア記憶
部に記憶されたフレーム同期信号を比較することによっ
てフレーム同期を行っていた。
示す。第２図に示すように、入力インタフェース回路10
0には受信機90より１クロック毎に変化する受信データ1
30が送られて来る。このデータ130に基いて受信クロッ
ク120の１クロック毎にCPU110に割り込み140をかけるこ
とによりソフトウェアの処理を行い、入力インタフェー
ス回路100に入力された値とCPU110のソフトウェア記憶
部に記憶されたフレーム同期信号を比較することによっ
てフレーム同期を行っていた。
上述した従来のフレーム同期信号を検出する方式にお
いてＮビット誤りに対する検出を行なう場合、受信クロ
ックの１クロック間にソフトウェアによってｍ（ｎ＋
１）（ｍはフレームパターン長）のフレーム同期信号と
の比較を行なわなければならない。データ伝送速度が遅
い場合はこの方式でもフレーム同期信号を検出すること
ができるが、伝送速度が速くなればなるほど、すなわち
クロック間隔が短くなればなるほど、ソフトウェアの処
理に要する時間が短かくなる。そして、終にはソフトウ
ェアの処理時間が足らず、フレーム同期信号を検出する
ことができなくなるという欠点をもっていた。
いてＮビット誤りに対する検出を行なう場合、受信クロ
ックの１クロック間にソフトウェアによってｍ（ｎ＋
１）（ｍはフレームパターン長）のフレーム同期信号と
の比較を行なわなければならない。データ伝送速度が遅
い場合はこの方式でもフレーム同期信号を検出すること
ができるが、伝送速度が速くなればなるほど、すなわち
クロック間隔が短くなればなるほど、ソフトウェアの処
理に要する時間が短かくなる。そして、終にはソフトウ
ェアの処理時間が足らず、フレーム同期信号を検出する
ことができなくなるという欠点をもっていた。
本発明の目的は前記課題を解決したフレーム同期信号
検出回路を提供することにある。
検出回路を提供することにある。
前記目的を達成するため、本発明に係るフレーム同期
信号検出回路は、固定長のフレームパターンをヘッダと
して持ち、そのフレームパターンで同期を取ってデータ
通信を行なうシステムにおいて、受信フレームパターン
を直−並列変換する回路と、並列変換されたフレームパ
ターンでアドレスされる読み出し専用記憶素子とを有
し、前記フレームパターンおよびそのＮビット誤りを持
つパターンで前記読み出し専用記憶素子をアドレスした
ときに該読み出し専用記憶素子から同期検出信号を出力
するように構成したものである。
信号検出回路は、固定長のフレームパターンをヘッダと
して持ち、そのフレームパターンで同期を取ってデータ
通信を行なうシステムにおいて、受信フレームパターン
を直−並列変換する回路と、並列変換されたフレームパ
ターンでアドレスされる読み出し専用記憶素子とを有
し、前記フレームパターンおよびそのＮビット誤りを持
つパターンで前記読み出し専用記憶素子をアドレスした
ときに該読み出し専用記憶素子から同期検出信号を出力
するように構成したものである。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図に示す実施例はフレーム同期信号が16ビットであ
り、誤りビット数が１である場合の例である。
第１図に示す実施例はフレーム同期信号が16ビットであ
り、誤りビット数が１である場合の例である。
図において、10は受信機であり、受信データおよびク
ロックの再生を行う。20は直列並列変換器であり、直列
データを16ビット並列データに変換する。30は直列並列
変換器20の出力を番地として持つ読み出し専用記憶素子
（ROM:Read Only Memory）である。また、図中、40はア
ンテナ、50は受信クロック、60は受信直列データ、70は
並列データ、80はフレーム同期信号検出出力である。
ロックの再生を行う。20は直列並列変換器であり、直列
データを16ビット並列データに変換する。30は直列並列
変換器20の出力を番地として持つ読み出し専用記憶素子
（ROM:Read Only Memory）である。また、図中、40はア
ンテナ、50は受信クロック、60は受信直列データ、70は
並列データ、80はフレーム同期信号検出出力である。
実施例において、受信機10より送られて来る直列受信
データ60は直列並列変換器20によって受信クロック50に
同期した16ビット並列データに変換され、またクロック
に同期して１ビットづつシフトされていく。このデータ
が読み出し専用記憶素子（ROM）30の番地となる。読み
出し専用記憶素子（ROM）30はフレーム同期信号とその
１ビット誤り値の計17ヶ所の番地だけ出力が変化するよ
うにデータが書きこまれている。従って番地となる１ビ
ットづつ変化する16ビット並列データ70がフレーム同期
信号あるいはその１ビット誤り値と一致すると、出力が
１クロック間変化してフレーム同期信号の検出を行う。
データ60は直列並列変換器20によって受信クロック50に
同期した16ビット並列データに変換され、またクロック
に同期して１ビットづつシフトされていく。このデータ
が読み出し専用記憶素子（ROM）30の番地となる。読み
出し専用記憶素子（ROM）30はフレーム同期信号とその
１ビット誤り値の計17ヶ所の番地だけ出力が変化するよ
うにデータが書きこまれている。従って番地となる１ビ
ットづつ変化する16ビット並列データ70がフレーム同期
信号あるいはその１ビット誤り値と一致すると、出力が
１クロック間変化してフレーム同期信号の検出を行う。
尚、実施例ではフレーム同期信号が16ビットであり、
誤りビット数が１である場合について説明したが、これ
に限定されるものではない。
誤りビット数が１である場合について説明したが、これ
に限定されるものではない。
以上説明したように本発明は直列並列変換器の出力を
読み出し専用記憶素子（ROM）の番地として用いること
により、高速伝送に際し、フレーム同期信号及びそのＮ
ビット誤り値を検出できるという効果がある。
読み出し専用記憶素子（ROM）の番地として用いること
により、高速伝送に際し、フレーム同期信号及びそのＮ
ビット誤り値を検出できるという効果がある。
第１図は本発明においてフレーム同期信号を16ビットと
した場合のブロック図、第２図は従来方式を示すブロッ
ク図である。 10……受信機、20……直列並列変換器 30……読み出し専用記憶素子 40……アンテナ、50……受信クロック 60……受信直列データ、70……並列データ 80……フレーム同期信号検出出力
した場合のブロック図、第２図は従来方式を示すブロッ
ク図である。 10……受信機、20……直列並列変換器 30……読み出し専用記憶素子 40……アンテナ、50……受信クロック 60……受信直列データ、70……並列データ 80……フレーム同期信号検出出力
Claims (1)
- 【請求項１】固定長のフレームパターンをヘッダとして
持ち、そのフレームパターンで同期を取ってデータ通信
を行なうシステムにおいて、受信フレームパターンを直
−並列変換する回路と、並列変換されたフレームパター
ンでアドレスされる読み出し専用記憶素子とを有し、前
記フレームパターンおよびそのＮビット誤りを持つパタ
ーンで前記読み出し専用記憶素子をアドレスしたときに
該読み出し専用記憶素子から同期検出信号を出力するよ
うに構成したことを特徴とするフレーム同期信号検出回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183892A JPH088544B2 (ja) | 1989-07-17 | 1989-07-17 | フレーム同期信号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183892A JPH088544B2 (ja) | 1989-07-17 | 1989-07-17 | フレーム同期信号検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0348538A JPH0348538A (ja) | 1991-03-01 |
| JPH088544B2 true JPH088544B2 (ja) | 1996-01-29 |
Family
ID=16143641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1183892A Expired - Fee Related JPH088544B2 (ja) | 1989-07-17 | 1989-07-17 | フレーム同期信号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088544B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63301639A (ja) * | 1987-06-01 | 1988-12-08 | Toshiba Corp | 同期検出装置 |
| JPS6432738A (en) * | 1987-07-29 | 1989-02-02 | Mitsubishi Electric Corp | Synchronism detecting circuit |
-
1989
- 1989-07-17 JP JP1183892A patent/JPH088544B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0348538A (ja) | 1991-03-01 |
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Legal Events
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|---|---|---|---|
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