JPH0773274B2 - 伝送装置端末のアドレス判定回路 - Google Patents
伝送装置端末のアドレス判定回路Info
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- JPH0773274B2 JPH0773274B2 JP60119734A JP11973485A JPH0773274B2 JP H0773274 B2 JPH0773274 B2 JP H0773274B2 JP 60119734 A JP60119734 A JP 60119734A JP 11973485 A JP11973485 A JP 11973485A JP H0773274 B2 JPH0773274 B2 JP H0773274B2
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- Japan
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- address
- frame
- station
- circuit
- determination
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、伝送路に複数の局を接続した伝送システムに
おけるアドレス判定回路に関する。
おけるアドレス判定回路に関する。
構内における複数の端末間、又は複数の構内にまたがる
端末間のデータ伝送システムが存在する。例えば、LAN
（ローカル・エリア・ネツトワーク）はその一つであ
る。例えば、「データ通信ハンドブツク」（電子通学会
編、昭和59年10月30日発行、121頁参照）がある。
端末間のデータ伝送システムが存在する。例えば、LAN
（ローカル・エリア・ネツトワーク）はその一つであ
る。例えば、「データ通信ハンドブツク」（電子通学会
編、昭和59年10月30日発行、121頁参照）がある。
伝送システムの一例を第３図に示す。第３図は、３つの
ループ状伝送路50,51,52を持ち、ループ状伝送路50には
計算機50A及び端末50B,50Cを接続する。計算機50Aも広
い意味での端末と考えてよい。ループ状伝送路51には端
末51A,51Bを接続し、且つ端末50Cを介して他のループ状
伝送路と結合した。ループ状伝送路52には端末52A,52B,
52Cを接続し且つ端末50Bを介してループ状伝送路50を結
合した。
ループ状伝送路50,51,52を持ち、ループ状伝送路50には
計算機50A及び端末50B,50Cを接続する。計算機50Aも広
い意味での端末と考えてよい。ループ状伝送路51には端
末51A,51Bを接続し、且つ端末50Cを介して他のループ状
伝送路と結合した。ループ状伝送路52には端末52A,52B,
52Cを接続し且つ端末50Bを介してループ状伝送路50を結
合した。
ループ状伝送路50,51,52はリングと呼ばれる。
この伝送システムのデータ伝送はフレーム単位で行わ
れ、その１フレームのデータフオーマツトを第４図に示
す。１フレームの先頭と最後には同期コードの役割を果
すデリミタDELを置き、次いで、宛先アドレス部DA,送信
元アドレス部SA,送信情報I,チエツクコードFCSを設け
た。
れ、その１フレームのデータフオーマツトを第４図に示
す。１フレームの先頭と最後には同期コードの役割を果
すデリミタDELを置き、次いで、宛先アドレス部DA,送信
元アドレス部SA,送信情報I,チエツクコードFCSを設け
た。
このフレーム構成で、アドレス部DA,SAはそれぞれ数バ
イト構成より成る。この数バイトを必要とする理由は、
各リングがアドレスを持つこと、リング内に各ステーシ
ヨン（端末）アドレスを必要とすること、更に、グルー
プによるリングの指定、グループによるステーシヨン指
定を行うこと、等のためである。
イト構成より成る。この数バイトを必要とする理由は、
各リングがアドレスを持つこと、リング内に各ステーシ
ヨン（端末）アドレスを必要とすること、更に、グルー
プによるリングの指定、グループによるステーシヨン指
定を行うこと、等のためである。
宛先アドレス部DAの具体的な細部構成を第５図に示す。
DAは、下記より成る。
DAは、下記より成る。
送信フレームが単一局宛か全局宛か（又は単一局宛
か複数の局を指定するグループ指定宛か）を指定する局
種別アドレスIGA。
か複数の局を指定するグループ指定宛か）を指定する局
種別アドレスIGA。
相手局の所属するリングを指定するリング・ナンバ
ー・アドレスLA。
ー・アドレスLA。
送信相手局のステーシヨン・アドレスSTA。
更に、第６図に示すように、LAは単一リングか全リング
か、STAは個別かグループか全局かの指定を行う。
か、STAは個別かグループか全局かの指定を行う。
このように、アドレスは、多種であるため、各端局で
は、アドレスの判定をいかに効率的に行うかが課題とな
る。
は、アドレスの判定をいかに効率的に行うかが課題とな
る。
従来でのアドレス判定手順を第７図で説明する。宛先ア
ドレスDAを自局宛であるか否か判定するため、DAそのも
のを、更に細かく分解し、DA1,DA2,…,DAnの如くする。
この分割は例えば、アドレス表示のための基本単位量で
ある１バイトをもつて分割する。各１バイトが、リング
やステーシヨン等を指示し、且つグループか個別かとい
つた内容を指示することになる。
ドレスDAを自局宛であるか否か判定するため、DAそのも
のを、更に細かく分解し、DA1,DA2,…,DAnの如くする。
この分割は例えば、アドレス表示のための基本単位量で
ある１バイトをもつて分割する。各１バイトが、リング
やステーシヨン等を指示し、且つグループか個別かとい
つた内容を指示することになる。
一方、各端末にあつては、アドレス比較のための基準ア
ドレスMAを持つ。この基準アドレスMAとは、端末の自己
アドレス等を指示したものであり、端末固有の値であ
る。このMAに対しても、DAの分割対応にMA1,MA2,…,MAn
と分割する。
ドレスMAを持つ。この基準アドレスMAとは、端末の自己
アドレス等を指示したものであり、端末固有の値であ
る。このMAに対しても、DAの分割対応にMA1,MA2,…,MAn
と分割する。
この分割したDA1〜DAnとMA1〜MAnとの間で、DA1とMA1→
DA2とMA2→…の如く順次にアドレス比較を行う。この分
割による比較は、比較手順が長くなること、及び各分割
した細分アドレスDAiとMAiにあつては、ｉが異なると比
較処理の内容も単一でなく多様であること、の特徴を持
つ。
DA2とMA2→…の如く順次にアドレス比較を行う。この分
割による比較は、比較手順が長くなること、及び各分割
した細分アドレスDAiとMAiにあつては、ｉが異なると比
較処理の内容も単一でなく多様であること、の特徴を持
つ。
かかるアドレス判定の一連の処理を第８図に示す。IGA1
ビット,LA7ビット,STA16ビットで構成されるアドレスを
１バイト（８ビット）毎に分割し各分割単位に３回判定
する。図では、３つの判定処理を示す。この図の見方
は、１つのDAに対して、３分割したこと、及び各分割単
位（DA1,DA2,DA3:MA1,MA2,MA3）にそれぞれ異なるアド
レス判定処理がとられることを意味する。判定処理１
（DA1とMA1のアドレス比較）では、個々かグループかの
判定、自リングか否かの判定、オール１（all1）か否
か、オール０（all0）か否かの判定を行う。処理２（DA
2とMA2のアドレス比較）では自リング宛か否か、all1か
否か、all0か否か、処理３（DA3とMA3のアドレス比較）
では自ステーシヨン宛か否か、自ステーシヨン宛かの処
理を行う。
ビット,LA7ビット,STA16ビットで構成されるアドレスを
１バイト（８ビット）毎に分割し各分割単位に３回判定
する。図では、３つの判定処理を示す。この図の見方
は、１つのDAに対して、３分割したこと、及び各分割単
位（DA1,DA2,DA3:MA1,MA2,MA3）にそれぞれ異なるアド
レス判定処理がとられることを意味する。判定処理１
（DA1とMA1のアドレス比較）では、個々かグループかの
判定、自リングか否かの判定、オール１（all1）か否
か、オール０（all0）か否かの判定を行う。処理２（DA
2とMA2のアドレス比較）では自リング宛か否か、all1か
否か、all0か否か、処理３（DA3とMA3のアドレス比較）
では自ステーシヨン宛か否か、自ステーシヨン宛かの処
理を行う。
リング・ナンバー・アドレスLAの処理において、オール
1,オール０は全リング宛を示し、それ以外のときはLAの
値に一致するアドレスのリング宛となる。アドレスを例
えば１バイト（８ビツト）単位に分割して各８ビット毎
にアドレス比較を行う場合、最初の１ビットがIGAを示
し、次の７ビットがリングアドレスを示すことになる。
この７ビットがオール１またはオール０のときは全リン
グ宛を示し、例えば“0001010"のときはそのアドレスで
指定されたリング宛となる。ステーシヨン・アドレスST
Aの場合も同様であり、オール１（またはオール０）の
ときは全ステーシヨン宛となり、それ以外はSTAの値で
指定されたアドレスのステーシヨン宛となる。
1,オール０は全リング宛を示し、それ以外のときはLAの
値に一致するアドレスのリング宛となる。アドレスを例
えば１バイト（８ビツト）単位に分割して各８ビット毎
にアドレス比較を行う場合、最初の１ビットがIGAを示
し、次の７ビットがリングアドレスを示すことになる。
この７ビットがオール１またはオール０のときは全リン
グ宛を示し、例えば“0001010"のときはそのアドレスで
指定されたリング宛となる。ステーシヨン・アドレスST
Aの場合も同様であり、オール１（またはオール０）の
ときは全ステーシヨン宛となり、それ以外はSTAの値で
指定されたアドレスのステーシヨン宛となる。
即ち、判定処理１では受信フレームが個別宛かグループ
宛か、個別宛の場合には受信局自身のアドレスと一致す
るか否か、あるいは放送フレームであるか否か、またグ
ループ宛の場合には、受信局の属するグループアドレス
と一致しているか否かの判定を行う必要があるが、判定
処理２〜３では、判定処理１の結果に基づき、個別宛で
あれば受信局自身のアドレスとの比較及び放送フレーム
か否かのチエツク、またグループ宛であれば受信局の属
するグループ宛か否かを判定すれば良いため、判定処理
１と比較すると少ない処理で判定でき、判定に要する時
間が短くなる。第９図に判定処理に要する時間を示す。
T0T1間は前述単位量毎のフレーム伝送に要する時間であ
る。即ち、フレームの受信局にはT0T1の間隔で単位量毎
のデータが入つてくることになり、T0T1の時間内に判定
処理を終了する必要があるが、判定処理１の様に、単位
量当りの処理量が多くなるとT0T1の時間内に判定できず
に時間枠を超える場合（T0T2）がある。よつて、アドレ
ス判定回路を構成する場合には以上の様な判定量の多少
による判定時間の差異を緩衝しかつ小形化する必要があ
る。
宛か、個別宛の場合には受信局自身のアドレスと一致す
るか否か、あるいは放送フレームであるか否か、またグ
ループ宛の場合には、受信局の属するグループアドレス
と一致しているか否かの判定を行う必要があるが、判定
処理２〜３では、判定処理１の結果に基づき、個別宛で
あれば受信局自身のアドレスとの比較及び放送フレーム
か否かのチエツク、またグループ宛であれば受信局の属
するグループ宛か否かを判定すれば良いため、判定処理
１と比較すると少ない処理で判定でき、判定に要する時
間が短くなる。第９図に判定処理に要する時間を示す。
T0T1間は前述単位量毎のフレーム伝送に要する時間であ
る。即ち、フレームの受信局にはT0T1の間隔で単位量毎
のデータが入つてくることになり、T0T1の時間内に判定
処理を終了する必要があるが、判定処理１の様に、単位
量当りの処理量が多くなるとT0T1の時間内に判定できず
に時間枠を超える場合（T0T2）がある。よつて、アドレ
ス判定回路を構成する場合には以上の様な判定量の多少
による判定時間の差異を緩衝しかつ小形化する必要があ
る。
従来の方法１としては、第10図に示す様に受信したフレ
ームの宛先アドレスを単位量毎に全て格納できる記憶回
路を設ける方法がある。この方法であれば、宛先アドレ
ス全体を次フレームを受信するまで保持できるため、判
定量の多少による判定時間の差異は緩衝できるが、宛先
アドレスDAの総量の増大に伴い回路量が増大する欠点が
ある。
ームの宛先アドレスを単位量毎に全て格納できる記憶回
路を設ける方法がある。この方法であれば、宛先アドレ
ス全体を次フレームを受信するまで保持できるため、判
定量の多少による判定時間の差異は緩衝できるが、宛先
アドレスDAの総量の増大に伴い回路量が増大する欠点が
ある。
また従来の方法２としては、第11図に示す様に受信した
フレームの宛先アドレスを単位量毎に１つの記憶回路に
次々に格納していく方法がある。この方法であれば、ア
ドレス判定回路を小形化できるが、判定処理を一定時間
内に行う必要があるため、前述の様に、単位量当りの処
理量が多くなると宛先アドレスの単位量当りの保持時間
内に判定できなくなる欠点がある。
フレームの宛先アドレスを単位量毎に１つの記憶回路に
次々に格納していく方法がある。この方法であれば、ア
ドレス判定回路を小形化できるが、判定処理を一定時間
内に行う必要があるため、前述の様に、単位量当りの処
理量が多くなると宛先アドレスの単位量当りの保持時間
内に判定できなくなる欠点がある。
本発明の目的は、上述の如き伝送フレームを受信した局
で、該フレームの宛先アドレスと自局のアドレスを比較
し、該フレームが自局宛であるか否かを判定する際に、
判定量の多少に関係なく、小形でかつ高速に処理できる
アドレス判定回路を提供することにある。
で、該フレームの宛先アドレスと自局のアドレスを比較
し、該フレームが自局宛であるか否かを判定する際に、
判定量の多少に関係なく、小形でかつ高速に処理できる
アドレス判定回路を提供することにある。
本発明は、フレームを受信した局が、該フレームが自局
宛であるか否かを判定する場合に、受信したフレームの
宛先アドレスを単位量毎に記憶する回路を複数個設け、
順次、格納することで、記憶回路毎のデータの保持時間
を延ばし、単位量毎に異なる判定時間を緩衝する。ま
た、記憶回路の個数を最小限に押えることで回路の小形
化を図る。
宛であるか否かを判定する場合に、受信したフレームの
宛先アドレスを単位量毎に記憶する回路を複数個設け、
順次、格納することで、記憶回路毎のデータの保持時間
を延ばし、単位量毎に異なる判定時間を緩衝する。ま
た、記憶回路の個数を最小限に押えることで回路の小形
化を図る。
第１図は本発明の局受信装置の実施例を示す。この局受
信装置は、各局対応に個別に設けられる。局受信装置
は、直並列変換回路11,シフトレジスタ3,アドレス変換
回路14より成る。
信装置は、各局対応に個別に設けられる。局受信装置
は、直並列変換回路11,シフトレジスタ3,アドレス変換
回路14より成る。
アドレス変換回路14は、変換検出回路15,選択回路16,イ
ンバータ17B,アンドゲート17A,17C,フラグレジスタ22,2
3,記憶回路18,19,比較回路20,受信局アドレス設定器
（レジスタ）21より成る。
ンバータ17B,アンドゲート17A,17C,フラグレジスタ22,2
3,記憶回路18,19,比較回路20,受信局アドレス設定器
（レジスタ）21より成る。
フレームを受信した局では、シリアルデータ10である伝
送路のフレームを単位量毎にパラレルデータに変換する
直並列変換を行う。直並列変換回路11によりパラレルデ
ータ12に変換したデータはシフトレジスタ3,受信バツフ
アへと順次、転送するが、受信バツフアへ転送するか否
か、即ち、受信フレームが自局宛であるか否かを判定
し、受信バツフアへの転送許可信号23を出力するのはア
ドレス判定回路14である。パラレルデータ12に変換した
データのうち、宛先アドレスDAはシフトレジスタ３への
転送と同様に、アドレス判定回路14へも転送する。アド
レス判定回路14へ転送した宛先アドレスDA14は直並列変
換回路11によつて変換した単位量毎に、記憶回路18,記
憶回路19へ順次，交互に格納する。格納すべき記憶回路
の選択は、記憶回路選択信号17を生成、出力する選択回
路16である。即ち、選択回路16より出力する記憶回路選
択信号17の論理値を１あるいは０と変化させることによ
り、直並列変換回路11よりパラレルデータ12としてアド
レス判定回路14へ転送した、単位量当りの宛先アドレス
DA14を記憶回路18あるいは記憶回路19へと分配する。記
憶回路選択信号17の論理値を変化させるのは、記憶回路
18あるいは19に格納された単位量毎の宛先アドレスDAと
受信局自身のアドレスを格納した受信局アドレス21との
比較を行う比較回路20より出力する選択回路制御信号29
である。例えば、記憶回路選択信号17の論理値が１の場
合に記憶回路18、論理値０の場合に記憶回路19が選択さ
れるとすると、記憶回路選択信号17が論理値１の時単位
容量に分割した宛先アドレスDA14は記憶回路18に格納さ
れ、同時に、記憶回路18にデータを格納したことを示す
フラグレジスタ22がセツトされ、フラグレジスタ22のセ
ツトを示すフラグセツト信号24が比較回路20へ出力され
る。フラグレジスタ22のセツトを検出した比較回路20
は、選択回路制御信号29により、選択回路16に対し、記
憶回路選択信号17の論理値を１から０へ変更するように
指令する。また、フラグクリア信号30を用いてフラグ22
をクリアし、記憶回路18に格納されたデータを読み込
み、受信局アドレス21のデータとの比較を行う。前述の
様に記憶回路選択信号17の論理値を１から０へ変更する
ことにより、前述の如く分割された次の宛先アドレスDA
は記憶回路19に格納される。この様に２ケの記憶回路に
交互に宛先アドレスDAを単位量毎に交互に記憶し、自局
アドレスとの比較を行う。比較の結果、受信したフレー
ムが自局宛であれば比較回路20より受信バツフアへの転
送許可信号23を出力する。ここでシフトレジスタ３を設
置したのは、受信したフレームが自局宛であるか否かを
判定し、受信バツフアへの転送許可信号23を出力するま
での時間をかせぎ、自局宛フレームだけを受信バツフア
へ転送するためである。
送路のフレームを単位量毎にパラレルデータに変換する
直並列変換を行う。直並列変換回路11によりパラレルデ
ータ12に変換したデータはシフトレジスタ3,受信バツフ
アへと順次、転送するが、受信バツフアへ転送するか否
か、即ち、受信フレームが自局宛であるか否かを判定
し、受信バツフアへの転送許可信号23を出力するのはア
ドレス判定回路14である。パラレルデータ12に変換した
データのうち、宛先アドレスDAはシフトレジスタ３への
転送と同様に、アドレス判定回路14へも転送する。アド
レス判定回路14へ転送した宛先アドレスDA14は直並列変
換回路11によつて変換した単位量毎に、記憶回路18,記
憶回路19へ順次，交互に格納する。格納すべき記憶回路
の選択は、記憶回路選択信号17を生成、出力する選択回
路16である。即ち、選択回路16より出力する記憶回路選
択信号17の論理値を１あるいは０と変化させることによ
り、直並列変換回路11よりパラレルデータ12としてアド
レス判定回路14へ転送した、単位量当りの宛先アドレス
DA14を記憶回路18あるいは記憶回路19へと分配する。記
憶回路選択信号17の論理値を変化させるのは、記憶回路
18あるいは19に格納された単位量毎の宛先アドレスDAと
受信局自身のアドレスを格納した受信局アドレス21との
比較を行う比較回路20より出力する選択回路制御信号29
である。例えば、記憶回路選択信号17の論理値が１の場
合に記憶回路18、論理値０の場合に記憶回路19が選択さ
れるとすると、記憶回路選択信号17が論理値１の時単位
容量に分割した宛先アドレスDA14は記憶回路18に格納さ
れ、同時に、記憶回路18にデータを格納したことを示す
フラグレジスタ22がセツトされ、フラグレジスタ22のセ
ツトを示すフラグセツト信号24が比較回路20へ出力され
る。フラグレジスタ22のセツトを検出した比較回路20
は、選択回路制御信号29により、選択回路16に対し、記
憶回路選択信号17の論理値を１から０へ変更するように
指令する。また、フラグクリア信号30を用いてフラグ22
をクリアし、記憶回路18に格納されたデータを読み込
み、受信局アドレス21のデータとの比較を行う。前述の
様に記憶回路選択信号17の論理値を１から０へ変更する
ことにより、前述の如く分割された次の宛先アドレスDA
は記憶回路19に格納される。この様に２ケの記憶回路に
交互に宛先アドレスDAを単位量毎に交互に記憶し、自局
アドレスとの比較を行う。比較の結果、受信したフレー
ムが自局宛であれば比較回路20より受信バツフアへの転
送許可信号23を出力する。ここでシフトレジスタ３を設
置したのは、受信したフレームが自局宛であるか否かを
判定し、受信バツフアへの転送許可信号23を出力するま
での時間をかせぎ、自局宛フレームだけを受信バツフア
へ転送するためである。
以上の様なアドレス判定回路を構成することで２つの利
点が生まれる。第１の利点は記憶回路を２ケ設置するこ
とで各記憶回路のデータの保持時間を２倍にできるため
に、宛先アドレスの単位量当りの処理量の多少による判
定時間の差異を緩衝し、かつ判定を低速にできること、
第２の利点は宛先アドレスの単位量当りのデータの記憶
回路を最少限に押えたことによる回路の小形化である。
点が生まれる。第１の利点は記憶回路を２ケ設置するこ
とで各記憶回路のデータの保持時間を２倍にできるため
に、宛先アドレスの単位量当りの処理量の多少による判
定時間の差異を緩衝し、かつ判定を低速にできること、
第２の利点は宛先アドレスの単位量当りのデータの記憶
回路を最少限に押えたことによる回路の小形化である。
まず、第１の利点である判定時間の差異の緩衝について
説明する。宛先アドレスDAは第５図に示す様に個別／グ
ループを示すアドレスIGA及びリングアドレスLA及びフ
レームを受信すべき局番を示すステーシヨンアドレスST
Aより構成され、ステーシヨンアドレスSTAは第６図に示
す様に、個別局宛アドレス、放送アドレスあるいはグル
ープアドレスの情報を含む。リングアドレスLAは単一リ
ングか全リングかの識別を含む。またアドレス判定を行
う場合には第７図に示す様に、宛先アドレスを先頭から
DA1,DA2,…DAnの様に分割して受信局自身のアドレスMA
と比較していくが、分割した単位量当りの処理量は、該
単位量に含まれる情報により異なる。
説明する。宛先アドレスDAは第５図に示す様に個別／グ
ループを示すアドレスIGA及びリングアドレスLA及びフ
レームを受信すべき局番を示すステーシヨンアドレスST
Aより構成され、ステーシヨンアドレスSTAは第６図に示
す様に、個別局宛アドレス、放送アドレスあるいはグル
ープアドレスの情報を含む。リングアドレスLAは単一リ
ングか全リングかの識別を含む。またアドレス判定を行
う場合には第７図に示す様に、宛先アドレスを先頭から
DA1,DA2,…DAnの様に分割して受信局自身のアドレスMA
と比較していくが、分割した単位量当りの処理量は、該
単位量に含まれる情報により異なる。
即ち前述のDA1には個別宛かあるいはグループ宛かを示
すI/G,及び受信したフレームがどのリング宛かを示すリ
ングナンバーが含まれる。よつてDA1のアドレス判定を
行う際には第８図の判定処理１に示す様にまず受信フレ
ームが個別宛かグループ宛かを判定し、次にリングナン
バーの判定を行う。個別宛であることを認識したら次に
フレームの受信局が属するリング宛かどうかを判定する
個別リングナンバー判定を行う。個別リングナンバー判
定を行つた後、DA1に含まれるリングナンバーが受信局
の属するリングナンバーと一致であつても不一致であつ
ても受信したフレームが全リング宛か否か（all1または
all0か否か）即ち放送フレームであるか否かの判定を行
う。例えば、個別リングナンバー判定で受信局が属する
リング宛であると判定された場合には、該フレームが全
リング宛か否かを認識する必要がある。また、個別リン
グナンバー判定で受信局が属するリング宛でないと判定
された場合でも、全リング宛の場合には該フレームを受
信しなければならない。この様にDA1の判定では多種の
判定条件があるため、判定時間が長くなり、判定単位量
毎のフレームの伝送時間、即ち第９図におけるT0〜T1間
で判定処理ができなくなりT2まで延びるという事象が発
生する。それに反しDA2の判定では、DA1で既に受信した
フレームが個別リング宛かグループ宛かという判定が終
了しているため、第８図の判定処理２に示す様に個別リ
ングナンバー判定、全局リング宛か否かのチエツクを行
うだけでよいため、第９図の判定処理２の様にT0〜T1間
で判定処理が可能になる。この様に後になるに従い、第
８図の判定処理３に示す様に判定量が次第に減少してい
き、判定時間がフレームの単位当りの伝送時間、即ちT0
〜T1間におさまるようになる。
すI/G,及び受信したフレームがどのリング宛かを示すリ
ングナンバーが含まれる。よつてDA1のアドレス判定を
行う際には第８図の判定処理１に示す様にまず受信フレ
ームが個別宛かグループ宛かを判定し、次にリングナン
バーの判定を行う。個別宛であることを認識したら次に
フレームの受信局が属するリング宛かどうかを判定する
個別リングナンバー判定を行う。個別リングナンバー判
定を行つた後、DA1に含まれるリングナンバーが受信局
の属するリングナンバーと一致であつても不一致であつ
ても受信したフレームが全リング宛か否か（all1または
all0か否か）即ち放送フレームであるか否かの判定を行
う。例えば、個別リングナンバー判定で受信局が属する
リング宛であると判定された場合には、該フレームが全
リング宛か否かを認識する必要がある。また、個別リン
グナンバー判定で受信局が属するリング宛でないと判定
された場合でも、全リング宛の場合には該フレームを受
信しなければならない。この様にDA1の判定では多種の
判定条件があるため、判定時間が長くなり、判定単位量
毎のフレームの伝送時間、即ち第９図におけるT0〜T1間
で判定処理ができなくなりT2まで延びるという事象が発
生する。それに反しDA2の判定では、DA1で既に受信した
フレームが個別リング宛かグループ宛かという判定が終
了しているため、第８図の判定処理２に示す様に個別リ
ングナンバー判定、全局リング宛か否かのチエツクを行
うだけでよいため、第９図の判定処理２の様にT0〜T1間
で判定処理が可能になる。この様に後になるに従い、第
８図の判定処理３に示す様に判定量が次第に減少してい
き、判定時間がフレームの単位当りの伝送時間、即ちT0
〜T1間におさまるようになる。
ここで、第１図に示す様に宛先アドレスの単位量当りの
記憶回路を２ケ設置し、交互にデータを格納すれば１つ
の記憶回路当りのデータの保持時間は第２図に示す様に
１つの記憶回路の場合に比べ２倍になる。よつて判定処
理も２倍の時間枠で行うため、第９図の判定処理１の様
に単位量当りの処理時間枠を越える判定についても十分
に対応できる。ここで、T0〜T1,T1〜T2,T2〜T3,T3〜T4,
…は単位量毎のデータが入つてくる時間である。
記憶回路を２ケ設置し、交互にデータを格納すれば１つ
の記憶回路当りのデータの保持時間は第２図に示す様に
１つの記憶回路の場合に比べ２倍になる。よつて判定処
理も２倍の時間枠で行うため、第９図の判定処理１の様
に単位量当りの処理時間枠を越える判定についても十分
に対応できる。ここで、T0〜T1,T1〜T2,T2〜T3,T3〜T4,
…は単位量毎のデータが入つてくる時間である。
第２の利点について第10図及び第11図と比較して説明す
る。前述の様に宛先アドレスの単位量毎の処理量の多少
による判定時間の差異を緩衝するためには、第10図に示
す様に宛先アドレスを全て格納できる記憶回路を設ける
方法が考えられるが、この方法では、宛先アドレスの容
量の増大に伴い回路量も増大するため、回路の小形化に
は不利である。これに対し、第１図に示す様に記憶回路
を２ケ設置し、交互に格納すれば、前述の様に判定時間
の差異を緩衝した上で、宛先アドレス全格納方式に比べ
約50％小形化できる。
る。前述の様に宛先アドレスの単位量毎の処理量の多少
による判定時間の差異を緩衝するためには、第10図に示
す様に宛先アドレスを全て格納できる記憶回路を設ける
方法が考えられるが、この方法では、宛先アドレスの容
量の増大に伴い回路量も増大するため、回路の小形化に
は不利である。これに対し、第１図に示す様に記憶回路
を２ケ設置し、交互に格納すれば、前述の様に判定時間
の差異を緩衝した上で、宛先アドレス全格納方式に比べ
約50％小形化できる。
なお、本発明の変形例として、受信データの宛先アドレ
スDAと受信局アドレスMAをソフトウエアで判定する方法
がある。
スDAと受信局アドレスMAをソフトウエアで判定する方法
がある。
本発明によれば、伝送路のフレームを受信し、該フレー
ムの宛先アドレスと受信局自身のアドレスの比較判定を
行う場合に、判定単位量当りの処理時間の差異を緩衝で
きる効果がある。
ムの宛先アドレスと受信局自身のアドレスの比較判定を
行う場合に、判定単位量当りの処理時間の差異を緩衝で
きる効果がある。
また本発明によれば、アドレス判定回路を従来の約1/2
に小形化できる効果がある。
に小形化できる効果がある。
第１図は本発明の実施例図、第２図はその動作説明図、
第３図は本発明の対象例図、第４図，第５図，第６図は
データフオーマツト図、第７図は判定処理例図、第８図
は判定処理の手順を示す図、第９図は判定処理と時間と
の関係を示す図、第10図，第11図は従来例図である。 50,51,52……ループ状伝送路、50A,50B,50C,51A,51B,52
A,52B,52C……端末、14……アドレス判定回路。
第３図は本発明の対象例図、第４図，第５図，第６図は
データフオーマツト図、第７図は判定処理例図、第８図
は判定処理の手順を示す図、第９図は判定処理と時間と
の関係を示す図、第10図，第11図は従来例図である。 50,51,52……ループ状伝送路、50A,50B,50C,51A,51B,52
A,52B,52C……端末、14……アドレス判定回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 稲田 俊司 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (56)参考文献 特開 昭59−105738（ＪＰ，Ａ) 特開 昭57−201934（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数のリング状伝送路を結合して構成され
るネットワークの伝送装置端末間でのデータ伝送で各端
末が受信フレームの宛先アドレスの判定を行うアドレス
判定回路であって、受信フレームが少なくともリングア
ドレスと端末アドレスを有する宛先アドレスに送信情報
が付加されて構成され、前記宛先アドレスを複数に分割
し各分割部分毎に順にアドレス比較を行なうことで宛先
アドレスが自局を指定しているか否かを判定する伝送装
置端末のアドレス判定回路において、受信フレームを分
割単位量毎にパラレルデータに変換する直並列変換手段
と、２つの記憶手段と、パラレルデータに変換された受
信フレームのうち宛先アドレスを分割単位量毎に交互に
前記２つの記憶手段に振り分け格納する手段と、各記憶
手段の内容を対応する受信局分割アドレスと順に比較判
定する比較判定手段と、前記パラレルデータに変換され
た受信フレームを取り込み時間遅延を与えて出力する遅
延手段と、前記比較判定手段が１受信フレームの宛先ア
ドレス全てを判定して自局宛と判断した時のみ前記遅延
手段から出力される受信フレームを取り込む受信バッフ
ァとを備えることを特徴とする伝送装置端末のアドレス
判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60119734A JPH0773274B2 (ja) | 1985-06-04 | 1985-06-04 | 伝送装置端末のアドレス判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60119734A JPH0773274B2 (ja) | 1985-06-04 | 1985-06-04 | 伝送装置端末のアドレス判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61278238A JPS61278238A (ja) | 1986-12-09 |
| JPH0773274B2 true JPH0773274B2 (ja) | 1995-08-02 |
Family
ID=14768802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60119734A Expired - Lifetime JPH0773274B2 (ja) | 1985-06-04 | 1985-06-04 | 伝送装置端末のアドレス判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773274B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57201934A (en) * | 1981-06-05 | 1982-12-10 | Oki Electric Ind Co Ltd | Memory switching system of buffer circuit |
| JPS5962245A (ja) * | 1982-10-01 | 1984-04-09 | Canon Inc | ロ−カルエリアネツトワ−ク |
-
1985
- 1985-06-04 JP JP60119734A patent/JPH0773274B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61278238A (ja) | 1986-12-09 |
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