JPH0744569B2 - シリアル・データ受信回路 - Google Patents
シリアル・データ受信回路Info
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- JPH0744569B2 JPH0744569B2 JP62255837A JP25583787A JPH0744569B2 JP H0744569 B2 JPH0744569 B2 JP H0744569B2 JP 62255837 A JP62255837 A JP 62255837A JP 25583787 A JP25583787 A JP 25583787A JP H0744569 B2 JPH0744569 B2 JP H0744569B2
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- Computer And Data Communications (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリアル・データ通信における受信回路に関
し、特にステータス情報を必要とするシリアル・データ
受信回路に関する。
し、特にステータス情報を必要とするシリアル・データ
受信回路に関する。
従来、ある定まったデータ通信プロトコル、例えば、HD
LC（High Level Data Link - Control Procedure）フレ
ーム・フォーマットで送られてくるシリアル・データを
受信する方法としては、第３図に示すように受信データ
と受信データに関するステータス・データを独立に扱う
手法がとられていた。これはHDLCフレーム・フォーマッ
トで信号線306により送られてくる信号Ｘを受信する場
合、つぎの手順でシリアル・パラレル変換が行われる。
まず受信回路が受信可能状態となると受信回路は同期検
出モードになり、シフト・レジスタ301により受信され
るシリアル・データＸの中のフラグの検出が開始され
る。この状態は最初のフラグが検出されるまで継続され
る。フラグが検出されて、シリアル・データＸに関する
フレーム同期が確立するとデータ受信状態に遷移し、受
信データのアセンブルを開始する。データ受信状態で
は、シフト・レジスタ301から出力された受信データ
を、あらかじめ定められたビット長ｎごとに、シリアル
・パラレル変換回路302でｎビットのパラレル・データ
Ｙにアセンブルする。パラレルデータＹはアセンブルさ
れる毎に、信号線307を通して受信FIFOメモリ303に転送
される。通常受信FIFOメモリ303は数段のFIFO構成をと
る。受信FIFOメモリ303の各段はパラレル・データＹを
格納するためのｎビット幅のレジスタと、パラレル・デ
ータＹの存在をしめす１ビットのユース・ビット・レジ
スタと、受信フレームの最後のデータであることを表す
１ビットのエンド・ビット・レジスタから成る。受信回
路は受信FIFOメモリ303の先頭段のユース・ビット・レ
ジスタによって、ホスト・システムにパラレル・データ
Ｙの引取りを要求する。ホスト・システムはエンド・ビ
ット・レジスタがアクティブである受信データを読み出
すまで順次受信FIFOメモリ303からパラレル・データを
読み出し続ける。
LC（High Level Data Link - Control Procedure）フレ
ーム・フォーマットで送られてくるシリアル・データを
受信する方法としては、第３図に示すように受信データ
と受信データに関するステータス・データを独立に扱う
手法がとられていた。これはHDLCフレーム・フォーマッ
トで信号線306により送られてくる信号Ｘを受信する場
合、つぎの手順でシリアル・パラレル変換が行われる。
まず受信回路が受信可能状態となると受信回路は同期検
出モードになり、シフト・レジスタ301により受信され
るシリアル・データＸの中のフラグの検出が開始され
る。この状態は最初のフラグが検出されるまで継続され
る。フラグが検出されて、シリアル・データＸに関する
フレーム同期が確立するとデータ受信状態に遷移し、受
信データのアセンブルを開始する。データ受信状態で
は、シフト・レジスタ301から出力された受信データ
を、あらかじめ定められたビット長ｎごとに、シリアル
・パラレル変換回路302でｎビットのパラレル・データ
Ｙにアセンブルする。パラレルデータＹはアセンブルさ
れる毎に、信号線307を通して受信FIFOメモリ303に転送
される。通常受信FIFOメモリ303は数段のFIFO構成をと
る。受信FIFOメモリ303の各段はパラレル・データＹを
格納するためのｎビット幅のレジスタと、パラレル・デ
ータＹの存在をしめす１ビットのユース・ビット・レジ
スタと、受信フレームの最後のデータであることを表す
１ビットのエンド・ビット・レジスタから成る。受信回
路は受信FIFOメモリ303の先頭段のユース・ビット・レ
ジスタによって、ホスト・システムにパラレル・データ
Ｙの引取りを要求する。ホスト・システムはエンド・ビ
ット・レジスタがアクティブである受信データを読み出
すまで順次受信FIFOメモリ303からパラレル・データを
読み出し続ける。
受信回路はデータ受信中でもフラグ検出機能は有効であ
り、一度データ受信状態に移ってから再びフラグを検出
すると、１つのフレームの終了とみなし、受信終了状態
に移る。フレームの受信が終了すると、ステータス生成
回路304はそのフレームのステータス・データＺを信号
線308を通してステータス・レジスタ305に書き込む。
り、一度データ受信状態に移ってから再びフラグを検出
すると、１つのフレームの終了とみなし、受信終了状態
に移る。フレームの受信が終了すると、ステータス生成
回路304はそのフレームのステータス・データＺを信号
線308を通してステータス・レジスタ305に書き込む。
ホスト・システムはフレームの最後のデータを受信FIFO
メモリ303から取り出した後、ステータス・レジスタ305
を読み出し、受信フレームに誤りのないことを確認す
る。
メモリ303から取り出した後、ステータス・レジスタ305
を読み出し、受信フレームに誤りのないことを確認す
る。
上記の手法により、HDLCフレーム・フォーマットで送ら
れてくるシリアル・データＸはパラレル・データＹに変
換され受信される。
れてくるシリアル・データＸはパラレル・データＹに変
換され受信される。
上述した従来の方法によると、入力されたシリアル・デ
ータＸから変換したパラレル・データＹを読み出した場
合、１フレームの全てのパラレル・データＹを読み出し
た後でそのフレームに関するステータス・データを読み
出して受信フレームの正当性を判断する。このため１つ
の受信フレームのステータス・データを読み出すまで、
次のフレームを受信できないという欠点がある。
ータＸから変換したパラレル・データＹを読み出した場
合、１フレームの全てのパラレル・データＹを読み出し
た後でそのフレームに関するステータス・データを読み
出して受信フレームの正当性を判断する。このため１つ
の受信フレームのステータス・データを読み出すまで、
次のフレームを受信できないという欠点がある。
上述した従来の受信回路では受信したシリアル・データ
とステータス・データを独立した情報として処理するの
に対し、本発明においてはそれぞれを同じ受信情報とし
て取り扱うところに独創的内容を有する。
とステータス・データを独立した情報として処理するの
に対し、本発明においてはそれぞれを同じ受信情報とし
て取り扱うところに独創的内容を有する。
本発明の目的は、上述した欠点に鑑みなされたものであ
り、HDLCフレーム・フォーマトで受信したシリアル・デ
ータＸをパラレル・データＹに変換する受信回路におい
て、パラレル・データＹおよびそのステータス・データ
Ｚを受信FIFOメモリに交互に書き込むことにより１フレ
ームごとにこれら２つのデータを含む１つの受信情報と
して記憶させるとともに、ホスト・システムによるステ
ータス・データＺの正当性の判断結果を待つことなく連
続してフレームの受信をすることを可能ならしめること
にある。
り、HDLCフレーム・フォーマトで受信したシリアル・デ
ータＸをパラレル・データＹに変換する受信回路におい
て、パラレル・データＹおよびそのステータス・データ
Ｚを受信FIFOメモリに交互に書き込むことにより１フレ
ームごとにこれら２つのデータを含む１つの受信情報と
して記憶させるとともに、ホスト・システムによるステ
ータス・データＺの正当性の判断結果を待つことなく連
続してフレームの受信をすることを可能ならしめること
にある。
本発明によるシリアル・データ受信回路は、シリアル・
データ通信の所定のフレーム・フォーマットに従って送
信されるシリアル・データＸが受信されて前記１フレー
ムごとにシフトレジスタに一時記憶され、この一時記憶
されたシリアル・データＸから所定のフラグが検出され
てフレーム同期が確立しデータ受信状態になると、シリ
アル・パラレル変換回路が前記シフト・レジスタから供
給される前記シリアル・データＸをｎビット単位のパラ
レル・データＹに変換し、かつステータス生成回路が受
信した前記シリアル・データＸの巡回冗長検査を実行し
てステータス・データＺを生成し、ホスト・システムが
所定の受信フレームの最後のデータを読み出した後に前
記ステータス・データＺを読み出すことによって前記所
定の受信フレームの正当性を判断した後で次のフレーム
の受信が可能となるシリアル・データ受信回路におい
て； 前記ステータス生成回路または受信フレームごとのデー
タ長をカウントする受信レングス・カウンタのいずれか
一方と、受信フレームごとの先頭フラグと終了フラグと
の期間はインアクティブに、前記終了フラグと次の先頭
フラグとの期間はアクティブになるステータス書き込み
制御回路と、このステータス書き込み制御回路の出力信
号に応答して前記ステータス生成回路および受信レング
ス・カウンタの一方の出力信号と前記シリアル・パラレ
ル変換回路の出力信号との一方を選択するマルチプレク
サと、このマルチプレクサの選択出力信号を格納する受
信FIFOとを備え、前記ステータス書き込み制御回路の出
力信号が前記インアクティブのときに前記パラレル・デ
ータＹが、前記アクティブのときに前記ステータス・デ
ータＺがそれぞれ前記受信FIFOメモリに交互に書き込ま
れて１フレームごとにこれら２つのデータを含む１つの
受信情報として記憶されるとともに、前記ホスト・シス
テムによる前記受信フレームの正当性の判断結果を待つ
ことなく連続して前記フレームの受信をすることが可能
になるようにしたことを特徴とする。
データ通信の所定のフレーム・フォーマットに従って送
信されるシリアル・データＸが受信されて前記１フレー
ムごとにシフトレジスタに一時記憶され、この一時記憶
されたシリアル・データＸから所定のフラグが検出され
てフレーム同期が確立しデータ受信状態になると、シリ
アル・パラレル変換回路が前記シフト・レジスタから供
給される前記シリアル・データＸをｎビット単位のパラ
レル・データＹに変換し、かつステータス生成回路が受
信した前記シリアル・データＸの巡回冗長検査を実行し
てステータス・データＺを生成し、ホスト・システムが
所定の受信フレームの最後のデータを読み出した後に前
記ステータス・データＺを読み出すことによって前記所
定の受信フレームの正当性を判断した後で次のフレーム
の受信が可能となるシリアル・データ受信回路におい
て； 前記ステータス生成回路または受信フレームごとのデー
タ長をカウントする受信レングス・カウンタのいずれか
一方と、受信フレームごとの先頭フラグと終了フラグと
の期間はインアクティブに、前記終了フラグと次の先頭
フラグとの期間はアクティブになるステータス書き込み
制御回路と、このステータス書き込み制御回路の出力信
号に応答して前記ステータス生成回路および受信レング
ス・カウンタの一方の出力信号と前記シリアル・パラレ
ル変換回路の出力信号との一方を選択するマルチプレク
サと、このマルチプレクサの選択出力信号を格納する受
信FIFOとを備え、前記ステータス書き込み制御回路の出
力信号が前記インアクティブのときに前記パラレル・デ
ータＹが、前記アクティブのときに前記ステータス・デ
ータＺがそれぞれ前記受信FIFOメモリに交互に書き込ま
れて１フレームごとにこれら２つのデータを含む１つの
受信情報として記憶されるとともに、前記ホスト・シス
テムによる前記受信フレームの正当性の判断結果を待つ
ことなく連続して前記フレームの受信をすることが可能
になるようにしたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のシステム構成を示すブ
ロック図である。図中101は例えば８ビット長のシフト
・レジスタでありHDLCフレーム・フォーマットで信号線
108により送られてくるシリアル・データＸの中からフ
ラグを検出しHDLCフレームとのフレーム同期を確立す
る。フラグが検出されて、シリアル・データＸに関する
フレーム同期が確立するとデータ受信状態を遷移し、受
信データのアセンブルを開始する。データ受信状態で
は、シリアル・パラレル変換回路102によりシフト・レ
ジスタ101から出力される受信したシリアル・データＸ
をあらかじめ定められたビット長ｎごとに、ｎビット長
のパラレル・データＹにアセンブルされ、信号線109に
出力される。パラレル・データＹはアセンブルされる毎
に、マルチプレクサ103を通して受信FIFOメモリ104に転
送される。マルチプレクサ103はシリアル・パラレル変
換回路102から出力されるパラレル・データＹと受信CRC
のチェックを行う受信CRCステータス生成回路105の出力
であるステータス・データＺとを、後述するステータス
書き込み制御信号107によりマルチプレクスし受信FIFO
メモリ104に転送する。通常受信FIFO104は数段のFIFO構
成をとる。受信FIFOメモリ104の各段はパラレル・デー
タＹを格納するためのｎビット幅のレジスタと、パラレ
ル・データＹの存在をしめす１ビットのユース・ビット
・レジスタと、受信フレームの最後のデータであること
を表す１ビットのエンド・ビット・レジスタから成る。
受信回路は受信FIFOメモリ104の先頭段のユース・ビッ
ト・レジスタによって、ホスト・システムにパラレル・
データＹの引き取りを要求する。受信回路はデータ受信
中でもシフト・レジスタ101によるフラグ検出機能は有
効であり、一度データ受信状態に移ってから再びフラグ
を検出すると、１つのフレームの終了とみなし、受信を
終了するが、再び次のフレーム受信のためにフレーム同
期検出状態に移る。ステータス書き込み制御回路106は
フレーム同期が確立している間すなわちフレームの先頭
フラグと終了フラグの間はステータス書き込み制御信号
107をインアクティブとしパラレルデータＹをマルチプ
レクサ103を通して受信FIFOメモリ104に書き込む。ま
た、受信フレームと次の受信フレームの間、つまり、終
了フラグを検出してから次のフラグを検出する間はステ
ータス書き込み制御信号107はアクティブとなり、受信C
RCステータス生成回路105のステータス・データＺが信
号線101を通して受信FIFメモリO104に書き込まれる。フ
レームの受信が終了すると、受信CRCステータス生成回
路105は受信フレームのステータス・データＺをマルチ
プレクサ103を通して受信FIFOメモリ104に書き込む。こ
の一連の動作により、受信FIFOメモリ104に空きがある
限り受信回路はHDLCフォーマットの受信フレームを連続
して、受信ステータスと共に受信FIFOメモリ104にバッ
ファリングすることが可能である。一方ホスト・システ
ムはエンド・ビット・レジスタがアクティブである受信
データ、すなわち受信フレームの最後のデータを読み出
すまで順次受信FIFOメモリ104から受信データを読み出
し続ける。ホスト・システムは１つの受信フレームの最
後のデータをエンド・ビット・レジスタにより検知し、
そのデータを受信FIFOメモリ104から取り出した後、さ
らにもう一度受信FIFOメモリ104を読み出す。読み出し
たデータは受信CRCステータス生成回路105で生成された
受信フレームに関するCRCチェックのステータス・デー
タＺであり、このステータスから受信フレームに誤りの
ないことを確認する。もし受信FIFOメモリ104に更にデ
ータが格納されていれば、それは次のフレームの受信デ
ータであり、ホスト・システムは再び受信FIFOメモリ10
4からの受信データの読み出しを開始する。
ロック図である。図中101は例えば８ビット長のシフト
・レジスタでありHDLCフレーム・フォーマットで信号線
108により送られてくるシリアル・データＸの中からフ
ラグを検出しHDLCフレームとのフレーム同期を確立す
る。フラグが検出されて、シリアル・データＸに関する
フレーム同期が確立するとデータ受信状態を遷移し、受
信データのアセンブルを開始する。データ受信状態で
は、シリアル・パラレル変換回路102によりシフト・レ
ジスタ101から出力される受信したシリアル・データＸ
をあらかじめ定められたビット長ｎごとに、ｎビット長
のパラレル・データＹにアセンブルされ、信号線109に
出力される。パラレル・データＹはアセンブルされる毎
に、マルチプレクサ103を通して受信FIFOメモリ104に転
送される。マルチプレクサ103はシリアル・パラレル変
換回路102から出力されるパラレル・データＹと受信CRC
のチェックを行う受信CRCステータス生成回路105の出力
であるステータス・データＺとを、後述するステータス
書き込み制御信号107によりマルチプレクスし受信FIFO
メモリ104に転送する。通常受信FIFO104は数段のFIFO構
成をとる。受信FIFOメモリ104の各段はパラレル・デー
タＹを格納するためのｎビット幅のレジスタと、パラレ
ル・データＹの存在をしめす１ビットのユース・ビット
・レジスタと、受信フレームの最後のデータであること
を表す１ビットのエンド・ビット・レジスタから成る。
受信回路は受信FIFOメモリ104の先頭段のユース・ビッ
ト・レジスタによって、ホスト・システムにパラレル・
データＹの引き取りを要求する。受信回路はデータ受信
中でもシフト・レジスタ101によるフラグ検出機能は有
効であり、一度データ受信状態に移ってから再びフラグ
を検出すると、１つのフレームの終了とみなし、受信を
終了するが、再び次のフレーム受信のためにフレーム同
期検出状態に移る。ステータス書き込み制御回路106は
フレーム同期が確立している間すなわちフレームの先頭
フラグと終了フラグの間はステータス書き込み制御信号
107をインアクティブとしパラレルデータＹをマルチプ
レクサ103を通して受信FIFOメモリ104に書き込む。ま
た、受信フレームと次の受信フレームの間、つまり、終
了フラグを検出してから次のフラグを検出する間はステ
ータス書き込み制御信号107はアクティブとなり、受信C
RCステータス生成回路105のステータス・データＺが信
号線101を通して受信FIFメモリO104に書き込まれる。フ
レームの受信が終了すると、受信CRCステータス生成回
路105は受信フレームのステータス・データＺをマルチ
プレクサ103を通して受信FIFOメモリ104に書き込む。こ
の一連の動作により、受信FIFOメモリ104に空きがある
限り受信回路はHDLCフォーマットの受信フレームを連続
して、受信ステータスと共に受信FIFOメモリ104にバッ
ファリングすることが可能である。一方ホスト・システ
ムはエンド・ビット・レジスタがアクティブである受信
データ、すなわち受信フレームの最後のデータを読み出
すまで順次受信FIFOメモリ104から受信データを読み出
し続ける。ホスト・システムは１つの受信フレームの最
後のデータをエンド・ビット・レジスタにより検知し、
そのデータを受信FIFOメモリ104から取り出した後、さ
らにもう一度受信FIFOメモリ104を読み出す。読み出し
たデータは受信CRCステータス生成回路105で生成された
受信フレームに関するCRCチェックのステータス・デー
タＺであり、このステータスから受信フレームに誤りの
ないことを確認する。もし受信FIFOメモリ104に更にデ
ータが格納されていれば、それは次のフレームの受信デ
ータであり、ホスト・システムは再び受信FIFOメモリ10
4からの受信データの読み出しを開始する。
上記の手法により、HDLCフレーム・フォーマットで送ら
れてくるシリアル・データＸはパラレル・データＹに変
換されるとともに、その受信フレームのステータスＺも
続けて受信FIFOメモリに書き込まれるため、連続したHD
LCフレームの受信が可能である。
れてくるシリアル・データＸはパラレル・データＹに変
換されるとともに、その受信フレームのステータスＺも
続けて受信FIFOメモリに書き込まれるため、連続したHD
LCフレームの受信が可能である。
第２図は本発明の第２の実施例のシステム構成を示すブ
ロック図である。本図は第１図におけるCRCチェック回
路であるステータス生成回路に対し、受信レングス・カ
ウンタを配置した構成例である。本実施例は、ホスト・
システムが受信データの読み出しにDMA等を用いた場合
等に有効である。信号線208を通して送られてくる受信
したシリアル・データＸをパラレル・データＹに変換す
る受信回路は、第１図のシリアル・パラレル変換回路と
同じ構成をとる。
ロック図である。本図は第１図におけるCRCチェック回
路であるステータス生成回路に対し、受信レングス・カ
ウンタを配置した構成例である。本実施例は、ホスト・
システムが受信データの読み出しにDMA等を用いた場合
等に有効である。信号線208を通して送られてくる受信
したシリアル・データＸをパラレル・データＹに変換す
る受信回路は、第１図のシリアル・パラレル変換回路と
同じ構成をとる。
第２図中201は８ビット長のシフト・レジスタでありHDL
Cフレーム・フォーマットで送られてくるシリアル・デ
ータＸの中からフラグを検出しHDLCフレームとのフレー
ム同期を確立する。フラグが検出されて、シリアル・デ
ータＸに関するフレーム同期が確立するとデータ受信状
態に遷移し、受信データのアセンブルを開始する。デー
タ受信状態では、あらかじめ定められたビット長ｎごと
に、シリアル・パラレル変換回路202によりシフト・レ
ジスタ201から出力されたシリアル・データＸをｎビッ
ト長のパラレル受信データＹにアセンブルし信号線209
に出力する。受信データＹはアセンブルされる毎に、マ
ルチプレクサ203を通して受信FIFO204に転送される。マ
ルチプレクサ203はシリアル・パラレル変換回路202から
出力されるパラレル・データＹと受信フレームのデータ
長をカウントする受信レングス・カウンタ回路205の出
力であるステータス・データＺとを、後述するステータ
ス書き込み制御信号207によりマルチプレクスし受信FIF
Oメモリ204に転送する。通常受信FIFOメモリ204は数段
のFIFO構成をとる。受信FIFOメモリ204の各段はパラレ
ル・データＹを格納するためのｎビット幅のレジスタ
と、パラレル・データＹの存在をしめす１ビットのユー
ス・ビット・レジスタと、受信フレームの最後のデータ
であることを表す１ビットのエンド・ビット・レジスタ
から成る。受信回路は受信FIFOメモリ204の先頭段のユ
ース・ビット・レジスタによって、ホスト・システムに
パラレル・データＹの引き取りを要求する。受信回路は
データ受信中でもフラグ検出機能は有効であり、一度デ
ータ受信状態に移ってから再びフラグを検出すると、１
つのフレームの終了とみなし、受信を終了するが、再び
次のフレーム受信のためにフレーム同期検出状態に移
る。ステータス書き込み制御回路206はフレーム同期が
確立している間すなわちフレームの先頭フラグと終了フ
ラグの間はステータス書き込み制御信号207をインアク
ティブとし、パラレル・データＹをマルチプレクサ203
を通して受信FIFOメモリ204に書き込む。また、受信フ
レームと次の受信フレームの間、つまり終了フラグを検
出してから次のフラグを検出する間はステータス書き込
み制御信号207はアクティブとなり受信レングス・カウ
ンタ回路205のステータス・データＺが出力210を通して
受信FIFOメモリ204に書き込まれる。フレームの受信が
終了すると、受信レングス・カウンタ回路205は受信フ
レームのステータス・データＺをマルチプレクサ203を
通して受信FIFO204に書き込む。この一連の動作によ
り、受信FIFO204に空きがある限り受信回路はHDLCフォ
ーマットの受信フレームを連続して受信FIFO204にバッ
ファリングすることが可能である。一方ホスト・システ
ムはエンド・ビット・レジスタがアクティブである受信
データ、すなわち受信フレームの最後のデータを読み出
すまで順次受信FIFOメモリ204から受信データを読み出
し続ける。ホスト・システムは１つの受信フレームの最
後の受信データをエンド・ビット・レジスタにより検知
し、そのデータを受信FIFOメモリ204から取り出した
後、さらにもう一度受信FIFOメモリ204を読み出す。読
み出したデータは受信レングス・カウンタ回路205で作
成された受信フレームに関するステータス・データＺで
あり、ホスト・システムはこのステータス・データＺか
ら受信フレームに誤りのないことを確認する。もし受信
FIFOメモリ204に更にデータが格納されていれば、それ
は次のフレームの受信データであり、ホスト・システム
は再び受信FIFOメモリ204からの受信データの読み出し
を開始する。
Cフレーム・フォーマットで送られてくるシリアル・デ
ータＸの中からフラグを検出しHDLCフレームとのフレー
ム同期を確立する。フラグが検出されて、シリアル・デ
ータＸに関するフレーム同期が確立するとデータ受信状
態に遷移し、受信データのアセンブルを開始する。デー
タ受信状態では、あらかじめ定められたビット長ｎごと
に、シリアル・パラレル変換回路202によりシフト・レ
ジスタ201から出力されたシリアル・データＸをｎビッ
ト長のパラレル受信データＹにアセンブルし信号線209
に出力する。受信データＹはアセンブルされる毎に、マ
ルチプレクサ203を通して受信FIFO204に転送される。マ
ルチプレクサ203はシリアル・パラレル変換回路202から
出力されるパラレル・データＹと受信フレームのデータ
長をカウントする受信レングス・カウンタ回路205の出
力であるステータス・データＺとを、後述するステータ
ス書き込み制御信号207によりマルチプレクスし受信FIF
Oメモリ204に転送する。通常受信FIFOメモリ204は数段
のFIFO構成をとる。受信FIFOメモリ204の各段はパラレ
ル・データＹを格納するためのｎビット幅のレジスタ
と、パラレル・データＹの存在をしめす１ビットのユー
ス・ビット・レジスタと、受信フレームの最後のデータ
であることを表す１ビットのエンド・ビット・レジスタ
から成る。受信回路は受信FIFOメモリ204の先頭段のユ
ース・ビット・レジスタによって、ホスト・システムに
パラレル・データＹの引き取りを要求する。受信回路は
データ受信中でもフラグ検出機能は有効であり、一度デ
ータ受信状態に移ってから再びフラグを検出すると、１
つのフレームの終了とみなし、受信を終了するが、再び
次のフレーム受信のためにフレーム同期検出状態に移
る。ステータス書き込み制御回路206はフレーム同期が
確立している間すなわちフレームの先頭フラグと終了フ
ラグの間はステータス書き込み制御信号207をインアク
ティブとし、パラレル・データＹをマルチプレクサ203
を通して受信FIFOメモリ204に書き込む。また、受信フ
レームと次の受信フレームの間、つまり終了フラグを検
出してから次のフラグを検出する間はステータス書き込
み制御信号207はアクティブとなり受信レングス・カウ
ンタ回路205のステータス・データＺが出力210を通して
受信FIFOメモリ204に書き込まれる。フレームの受信が
終了すると、受信レングス・カウンタ回路205は受信フ
レームのステータス・データＺをマルチプレクサ203を
通して受信FIFO204に書き込む。この一連の動作によ
り、受信FIFO204に空きがある限り受信回路はHDLCフォ
ーマットの受信フレームを連続して受信FIFO204にバッ
ファリングすることが可能である。一方ホスト・システ
ムはエンド・ビット・レジスタがアクティブである受信
データ、すなわち受信フレームの最後のデータを読み出
すまで順次受信FIFOメモリ204から受信データを読み出
し続ける。ホスト・システムは１つの受信フレームの最
後の受信データをエンド・ビット・レジスタにより検知
し、そのデータを受信FIFOメモリ204から取り出した
後、さらにもう一度受信FIFOメモリ204を読み出す。読
み出したデータは受信レングス・カウンタ回路205で作
成された受信フレームに関するステータス・データＺで
あり、ホスト・システムはこのステータス・データＺか
ら受信フレームに誤りのないことを確認する。もし受信
FIFOメモリ204に更にデータが格納されていれば、それ
は次のフレームの受信データであり、ホスト・システム
は再び受信FIFOメモリ204からの受信データの読み出し
を開始する。
上記の手法により、HDLCフレーム・フォーマットで送ら
れてくるシリアル・データＸはパラレル・データＹに変
換されるとともに、その受信フレームのステータスも続
けて受信FIFOメモリに書き込まれるため、連続したHDLC
フレームの受信が可能である。
れてくるシリアル・データＸはパラレル・データＹに変
換されるとともに、その受信フレームのステータスも続
けて受信FIFOメモリに書き込まれるため、連続したHDLC
フレームの受信が可能である。
以上説明したように本発明によれば、例えば、HDLCフレ
ーム・フォーマットで送られてくる受信信号であるシリ
アル・データＸをパラレル・データＹに変換する受信回
路において、シリアル・データＸからステータス書き込
み制御回路により得られたステータス制御信号のアクテ
ィブおよびインアクティブに対応してパラレル・データ
Ｙおよびテータス・データＺがそれぞれ受信FIFOメモリ
に交互に書き込まれて１フレームごとにこれら２つのデ
ータを含む１つの受信情報として記憶されるとともに、
ホスト・システムによる受信フレームの正当性の判断結
果を待つことなく連続してHDLCフレームの受信をするこ
とが可能になる。
ーム・フォーマットで送られてくる受信信号であるシリ
アル・データＸをパラレル・データＹに変換する受信回
路において、シリアル・データＸからステータス書き込
み制御回路により得られたステータス制御信号のアクテ
ィブおよびインアクティブに対応してパラレル・データ
Ｙおよびテータス・データＺがそれぞれ受信FIFOメモリ
に交互に書き込まれて１フレームごとにこれら２つのデ
ータを含む１つの受信情報として記憶されるとともに、
ホスト・システムによる受信フレームの正当性の判断結
果を待つことなく連続してHDLCフレームの受信をするこ
とが可能になる。
第１図は本発明を用いた第１の実施例を示すブロック
図、第２図は本発明を用いた第２の実施例２を示すブロ
ック図、第３図は従来例のシステムの構成を示すブロッ
ク図である。 101……シフト・ルジスタ、102……シリアル・パラレル
変換回路、103……マルチプレクサ、104……受信FIFOメ
モリ、105……ステータス生成回路、106……ステータス
書き込み制御回路、107……ステータス書き込み制御信
号、108……シリアル・データＸ、109……パラレル・デ
ータＹ、110……ステータス・データＺ、201……シフト
・レジスタ、202……シリアル・パラレル変換回路、203
……マルチプレクサ、204……受信FIFO、205……ステー
タス生成回路、206……ステータス書き込み制御回路、2
07……ステータス書き込み制御信号、208……受信信号
Ｘ、209……パラレル変換データＹ、210……ステータス
・データＺ、301……シフト・レジスタ、302……シリア
ル・パラレル変換回路、303……受信FIFO、304……ステ
ータス生成回路、305……ステータス・レジスタ、306…
…受信信号Ｘ、307……パラレル変換データＹ、308……
ステータス・データＺ。
図、第２図は本発明を用いた第２の実施例２を示すブロ
ック図、第３図は従来例のシステムの構成を示すブロッ
ク図である。 101……シフト・ルジスタ、102……シリアル・パラレル
変換回路、103……マルチプレクサ、104……受信FIFOメ
モリ、105……ステータス生成回路、106……ステータス
書き込み制御回路、107……ステータス書き込み制御信
号、108……シリアル・データＸ、109……パラレル・デ
ータＹ、110……ステータス・データＺ、201……シフト
・レジスタ、202……シリアル・パラレル変換回路、203
……マルチプレクサ、204……受信FIFO、205……ステー
タス生成回路、206……ステータス書き込み制御回路、2
07……ステータス書き込み制御信号、208……受信信号
Ｘ、209……パラレル変換データＹ、210……ステータス
・データＺ、301……シフト・レジスタ、302……シリア
ル・パラレル変換回路、303……受信FIFO、304……ステ
ータス生成回路、305……ステータス・レジスタ、306…
…受信信号Ｘ、307……パラレル変換データＹ、308……
ステータス・データＺ。
Claims (1)
- 【請求項１】シリアル・データ通信の所定のフレーム・
フォーマットに従って送信されるシリアル・データＸが
受信されてフレームごとにシフトレジスタに一時記憶さ
れ、この一時記憶されたシリアル・データＸから所定の
フラグが検出されてフレーム同期が確立しデータ受信状
態になると、シリアル・パラレル変換回路が前記シフト
・レジスタから供給される前記シリアル・データＸをｎ
ビット単位のパラレル・データＹに変換し、かつステー
タス生成回路が受信した前記シリアル・データＸの巡回
冗長検査を実行してステータス・データＺを生成し、ホ
スト・システムが所定の受信フレームの最後のデータを
読み出した後に前記ステータス・データＺを読み出すこ
とによって前記所定の受信フレームの正当性を判断した
後で次のフレームの受信が可能となるシリアル・データ
受信回路において； 前記ステータス生成回路または受信フレームごとのデー
タ長をカウントする受信レングス・カウンタのいずれか
一方と、受信フレームごとの先頭フラグと終了フラグと
の期間はインアクティブに、前記終了フラグと次の先頭
フラグとの期間はアクティブになるステータス書き込み
制御回路と、このステータス書き込み制御回路の出力信
号に応答して前記ステータス生成回路および前記受信レ
ングス・カウンタの一方の出力信号と前記シリアル・パ
ラレル変換回路の出力信号との一方を選択するマルチプ
レクサと、このマルチプレクサの選択出力信号を格納す
る受信FIFOとを備え、前記ステータス書き込み制御回路
の出力信号が前記インアクティブのときに前記パラレル
・データＹが、前記アクティブのときに前記ステータス
・データＺがそれぞれ前記受信FIFOメモリに交互に書き
込まれて１フレームごとにこれら２つのデータを含む１
つの受信情報として記憶されるとともに、前記ホスト・
システムによる前記受信フレームの正当性の判断結果を
待つことなく連続して前記フレームの受信をすることが
可能になるようにしたことを特徴とするシリアル・デー
タ受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255837A JPH0744569B2 (ja) | 1987-10-09 | 1987-10-09 | シリアル・データ受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255837A JPH0744569B2 (ja) | 1987-10-09 | 1987-10-09 | シリアル・データ受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0198348A JPH0198348A (ja) | 1989-04-17 |
| JPH0744569B2 true JPH0744569B2 (ja) | 1995-05-15 |
Family
ID=17284285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62255837A Expired - Lifetime JPH0744569B2 (ja) | 1987-10-09 | 1987-10-09 | シリアル・データ受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744569B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795766B2 (ja) * | 1989-06-30 | 1995-10-11 | 株式会社日立製作所 | デジタル・データ通信装置及びそれに使用するデータ通信アダプタ |
| CN115080477B (zh) * | 2022-05-30 | 2024-01-30 | 杭州初灵信息技术股份有限公司 | 一种串行通信的方法和系统 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5854763A (ja) * | 1981-09-28 | 1983-03-31 | Nec Corp | 回線アダプタ |
-
1987
- 1987-10-09 JP JP62255837A patent/JPH0744569B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0198348A (ja) | 1989-04-17 |
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Legal Events
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|---|---|---|---|
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