JPH088547B2 - 多重処理形フレーム同期回路 - Google Patents
多重処理形フレーム同期回路Info
- Publication number
- JPH088547B2 JPH088547B2 JP5696890A JP5696890A JPH088547B2 JP H088547 B2 JPH088547 B2 JP H088547B2 JP 5696890 A JP5696890 A JP 5696890A JP 5696890 A JP5696890 A JP 5696890A JP H088547 B2 JPH088547 B2 JP H088547B2
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- Japan
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- write
- signal
- read
- ram
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多重処理形フレーム同期回路に関し、特に、
同期条件を異にする多重フレーム信号の同期状態の判定
を可能とした多重処理形フレーム同期回路に関する。
同期条件を異にする多重フレーム信号の同期状態の判定
を可能とした多重処理形フレーム同期回路に関する。
従来、この種の多重処理形フレーム同期回路は、ROM,
RAM,多重カウンタ，ラッチ回路，バッファで構成され,R
OMのアドレスには多重フレーム信号のｎ時点状態とROM
の出力データによる（ｎ−１）時点以前の同期状態が入
力され、ROMの出力データであるｎ時点の同期状態は、
ラッチ回路，バッファを介してRAMのデータとして入力
される。RAMのアドレスは多重カウンタより入力され、
入出力データには上述した（ｎ−１）時点の同期状態の
出力し、ｎ時点の同期状態がラッチ回路，バッファを介
して入力される。ROMにおいては、（ｎ−１）時点の同
期状態を示すフレーム中ビットカウンタ数，保護段数，
同期／非同期状態と、ｎ時点での多重フレーム信号の状
態とを比較し、ｎ時点の同期状態を判定していた。
RAM,多重カウンタ，ラッチ回路，バッファで構成され,R
OMのアドレスには多重フレーム信号のｎ時点状態とROM
の出力データによる（ｎ−１）時点以前の同期状態が入
力され、ROMの出力データであるｎ時点の同期状態は、
ラッチ回路，バッファを介してRAMのデータとして入力
される。RAMのアドレスは多重カウンタより入力され、
入出力データには上述した（ｎ−１）時点の同期状態の
出力し、ｎ時点の同期状態がラッチ回路，バッファを介
して入力される。ROMにおいては、（ｎ−１）時点の同
期状態を示すフレーム中ビットカウンタ数，保護段数，
同期／非同期状態と、ｎ時点での多重フレーム信号の状
態とを比較し、ｎ時点の同期状態を判定していた。
上述した従来の多重処理形フレーム同期回路では、RO
Mのアドレスに、（ｎ−１）時点の同期状態と多重フレ
ーム信号だけが入力されていた。このため、多重フレー
ム信号のフレーム中ビットカウント数，保護段数等の条
件が異なると、ROMを条件に合ったものに交換しなけれ
ばならないという欠点がある。
Mのアドレスに、（ｎ−１）時点の同期状態と多重フレ
ーム信号だけが入力されていた。このため、多重フレー
ム信号のフレーム中ビットカウント数，保護段数等の条
件が異なると、ROMを条件に合ったものに交換しなけれ
ばならないという欠点がある。
本発明の多重処理形フレーム同期回路は、第１の書込
み／読出し信号が読出し時にｎを任意の処理時点とする
（ｎ−１）時点の同期状態情報を示す信号と多重フレー
ム信号を出力し前記第１の書込み／読出し信号が書込み
時には書込みアドレス信号を出力する選択回路と、前記
選択回路の出力をアドスとして入力し前記第１の書込み
／読出し信号が読出し時にはｎ時点の同期状態情報を示
す信号を読出しデータとして出力し前記第１の書込み／
読出し信号が書込み時には第１の書込みパルスによって
書込みデータを書き込む第１のRAMと、前記第１の書込
み／読出し信号が書込み時に前記書込みデータを前記第
１のRAMに入力する第１のバッファと、前記第１のRAMの
出力する前記ｎ時点の同期状態情報を示す信号をラッチ
するラッチ回路と、前記ラッチ回路の出力する前記ｎ時
点の同期状態情報を示す信号を第２の書込み／読出し信
号の書込み時に第２の書込みパルスによって書き込み前
記第２の書込み／読出し信号の読出し時に前記選択回路
の出力すべき前記（ｎ−１）時点の同期状態情報を示す
信号を読み出す第２のRAMと、多重フレーム信号の多重
度をカウントして前記第２のRAMのアドレスとして出力
する多重カウンタとを備えて構成される。
み／読出し信号が読出し時にｎを任意の処理時点とする
（ｎ−１）時点の同期状態情報を示す信号と多重フレー
ム信号を出力し前記第１の書込み／読出し信号が書込み
時には書込みアドレス信号を出力する選択回路と、前記
選択回路の出力をアドスとして入力し前記第１の書込み
／読出し信号が読出し時にはｎ時点の同期状態情報を示
す信号を読出しデータとして出力し前記第１の書込み／
読出し信号が書込み時には第１の書込みパルスによって
書込みデータを書き込む第１のRAMと、前記第１の書込
み／読出し信号が書込み時に前記書込みデータを前記第
１のRAMに入力する第１のバッファと、前記第１のRAMの
出力する前記ｎ時点の同期状態情報を示す信号をラッチ
するラッチ回路と、前記ラッチ回路の出力する前記ｎ時
点の同期状態情報を示す信号を第２の書込み／読出し信
号の書込み時に第２の書込みパルスによって書き込み前
記第２の書込み／読出し信号の読出し時に前記選択回路
の出力すべき前記（ｎ−１）時点の同期状態情報を示す
信号を読み出す第２のRAMと、多重フレーム信号の多重
度をカウントして前記第２のRAMのアドレスとして出力
する多重カウンタとを備えて構成される。
次に、図面を参照して本発明を説明する。
第１図は本発明の一実施例のブロック図であり、第１
のRAM1と、第２のRAM2と、選択回路３と、第１のバッフ
ァ４と、第２のバッファ５と、ラッチ回路６と、多重カ
ウンタ７とを備えて構成される。
のRAM1と、第２のRAM2と、選択回路３と、第１のバッフ
ァ４と、第２のバッファ５と、ラッチ回路６と、多重カ
ウンタ７とを備えて構成される。
選択回路３は、第１の書込み／読出し信号101が読出
し時に、第２のRAM2から受ける（ｎ−１）時点の同期状
態情報である読出しデータと、多重フレーム信号102を
選択出力し、また第１の書込み／読出し信号101が書込
み時には、書込みアドレス103を選択出力し、第１のRAM
1のアドレス指定信号として出力する。
し時に、第２のRAM2から受ける（ｎ−１）時点の同期状
態情報である読出しデータと、多重フレーム信号102を
選択出力し、また第１の書込み／読出し信号101が書込
み時には、書込みアドレス103を選択出力し、第１のRAM
1のアドレス指定信号として出力する。
第１のRAM1は、選択回路３からアドレス指定信号を与
えられ、第１の書込み／読出し信号101が読出し時は指
定されたアドレスに対応したデータを出力する。出力さ
れたデータは、ラッチ回路６にて、ラッチ信号104によ
りラッチされる。又、第１のRAM1は、第１の書込み／読
出し信号101が書込み時には、第１の書込みパルス105に
よって第１のバッファ４からのデータを書込む。
えられ、第１の書込み／読出し信号101が読出し時は指
定されたアドレスに対応したデータを出力する。出力さ
れたデータは、ラッチ回路６にて、ラッチ信号104によ
りラッチされる。又、第１のRAM1は、第１の書込み／読
出し信号101が書込み時には、第１の書込みパルス105に
よって第１のバッファ４からのデータを書込む。
第１のバッファ４は、第１の書込み／読出し信号101
が書込み時のみ、書込みデータ106を通過させる。ラッ
チ回路６は、第１のRAM1からのデータをラッチ信号104
によってラッチし、第２のバッファ５に出力する。第２
のバッファ５に出力された信号は、ｎ時点の同期状態と
して使用される。第２のバッファ５は、ラッチ回路６か
らのデータを第の書込み／読出し信号107が書込み時の
み通過させる。
が書込み時のみ、書込みデータ106を通過させる。ラッ
チ回路６は、第１のRAM1からのデータをラッチ信号104
によってラッチし、第２のバッファ５に出力する。第２
のバッファ５に出力された信号は、ｎ時点の同期状態と
して使用される。第２のバッファ５は、ラッチ回路６か
らのデータを第の書込み／読出し信号107が書込み時の
み通過させる。
第２のRAM2は、第２の書込み／読出し信号107が読出
し時に、選択回路３に対してデータを出力し、第２の書
込み／読出し信号107が書込み時には、第２のバッファ
５からのデータを第２の書込みパルス２によって格納す
る。さらに、選択回路３から出力して第１のRAM1のアド
レスを指定する出力に対応して読み出されるデータの内
容は、ｎ時点の多重フレーム信号と（ｎ−１）時点の同
期状態情報とをフレーム中ビットカウント数，保護段数
等の条件にもとづいて比較され、（ｎ−１）時点からの
状態遷移を行った後のｎ時点の同期／非同期の同期状態
を示すｎ時点同期状態情報109として出力される。
し時に、選択回路３に対してデータを出力し、第２の書
込み／読出し信号107が書込み時には、第２のバッファ
５からのデータを第２の書込みパルス２によって格納す
る。さらに、選択回路３から出力して第１のRAM1のアド
レスを指定する出力に対応して読み出されるデータの内
容は、ｎ時点の多重フレーム信号と（ｎ−１）時点の同
期状態情報とをフレーム中ビットカウント数，保護段数
等の条件にもとづいて比較され、（ｎ−１）時点からの
状態遷移を行った後のｎ時点の同期／非同期の同期状態
を示すｎ時点同期状態情報109として出力される。
こうして、第１のRAM1の内容を第１のRAM2の出力によ
って書き変えることにより、多重フレーム信号の同期条
件を可変として同期／非同期の判定を処理できる。
って書き変えることにより、多重フレーム信号の同期条
件を可変として同期／非同期の判定を処理できる。
以上説明したように本発明は、同期判定情報を出力す
べきRAMのデータ内容を可変可能とすることにより、フ
レーム中ビットカウント数，保護段数等の同期条件の異
なる多重フレーム信号を１つの回路で処理できる効果が
ある。
べきRAMのデータ内容を可変可能とすることにより、フ
レーム中ビットカウント数，保護段数等の同期条件の異
なる多重フレーム信号を１つの回路で処理できる効果が
ある。
又、多重フレーム信号のエラー等の状態に応じて、同
期条件を変化させる処理を行うこともできるという効果
がある。
期条件を変化させる処理を行うこともできるという効果
がある。
第１図は本発明の一実施例のブロック図である。 １……第１のRAM、２……第２のRAM、３……選択回路、
４……第１のバッファ、５……第２のバッファ、６……
ラッチ回路、７……多重カウンタ、101……第１の書込
み／読出し信号、102……多重フレーム信号、103……書
込みアドレス、104……ラッチ信号、105……第１の書込
みパルス、106……書込みデータ、107……第２の書込み
／読出し信号、108……第２の書込みパルス、109……ｎ
時点同期状態情報。
４……第１のバッファ、５……第２のバッファ、６……
ラッチ回路、７……多重カウンタ、101……第１の書込
み／読出し信号、102……多重フレーム信号、103……書
込みアドレス、104……ラッチ信号、105……第１の書込
みパルス、106……書込みデータ、107……第２の書込み
／読出し信号、108……第２の書込みパルス、109……ｎ
時点同期状態情報。
Claims (1)
- 【請求項１】第１の書込み／読出し信号が読出し時にｎ
を任意の処理時点とする（ｎ−１）時点の同期状態情報
を示す信号と多重フレーム信号を出力し前記第１の書込
み／読出し信号が書込み時には書込みアドレス信号を出
力する選択回路と、前記選択回路の出力をアドスとして
入力し前記第１の書込み／読出し信号が読出し時にはｎ
時点の同期状態情報を示す信号を読出しデータとして出
力し前記第１の書込み／読出し信号が書込み時には第１
の書込みパルスによって書込みデータを書き込む第１の
RAMと、前記第１の書込み／読出し信号が書込み時に前
記書込みデータを前記第１のRAMに入力する第１のバッ
ファと、前記第１のRAMの出力する前記ｎ時点の同期状
態情報を示す信号をラッチするラッチ回路と、前記ラッ
チ回路の出力する前記ｎ時点の同期状態情報を示す信号
を第２の書込み／読出し信号の書込み時に第２の書込み
パルスによって書き込み前記第２の書込み／読出し信号
の読出し時に前記選択回路の出力すべき前記（ｎ−１）
時点の同期状態情報を示す信号を読み出す第２のRAM
と、多重フレーム信号の多重度をカウントして前記第２
のRAMのアドレスとして出力する多重カウンタとを備え
て成ることを特徴とする多重処理形フレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5696890A JPH088547B2 (ja) | 1990-03-07 | 1990-03-07 | 多重処理形フレーム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5696890A JPH088547B2 (ja) | 1990-03-07 | 1990-03-07 | 多重処理形フレーム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03258041A JPH03258041A (ja) | 1991-11-18 |
| JPH088547B2 true JPH088547B2 (ja) | 1996-01-29 |
Family
ID=13042325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5696890A Expired - Lifetime JPH088547B2 (ja) | 1990-03-07 | 1990-03-07 | 多重処理形フレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088547B2 (ja) |
-
1990
- 1990-03-07 JP JP5696890A patent/JPH088547B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03258041A (ja) | 1991-11-18 |
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Legal Events
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