JP2536721B2 - アラ―ム収集回路 - Google Patents
アラ―ム収集回路Info
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- 230000002457 bidirectional effect Effects 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 11
- 239000000872 buffer Substances 0.000 description 16
- 230000003213 activating effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 231100000741 direct peptid reactivity assay Toxicity 0.000 description 2
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000001994 activation Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Debugging And Monitoring (AREA)
Description
【０００１】
【産業上の利用分野】本発明はアラーム収集回路に関
し、特に無線通信システム等におけるアラーム収集方式
に関する。
し、特に無線通信システム等におけるアラーム収集方式
に関する。
【０００２】
【従来の技術】従来、この種のアラーム収集方式におい
ては、一定時間毎にマイクロプロセッサによって３ステ
ートバッファ及び３ステートバッファを選択制御するセ
レクタとを制御し、各々アラームを検出する複数の検出
回路の出力を順次収集してメモリに格納している。
ては、一定時間毎にマイクロプロセッサによって３ステ
ートバッファ及び３ステートバッファを選択制御するセ
レクタとを制御し、各々アラームを検出する複数の検出
回路の出力を順次収集してメモリに格納している。
【０００３】この後に、マイクロプロセッサはメモリに
格納した複数の検出回路の出力に対して論理和演算など
の論理演算処理を施し、検出回路におけるアラームの検
出等を分析する前処理、すなわちアラーム処理を実行す
る。
格納した複数の検出回路の出力に対して論理和演算など
の論理演算処理を施し、検出回路におけるアラームの検
出等を分析する前処理、すなわちアラーム処理を実行す
る。
【０００４】
【発明が解決しようとする課題】上述した従来のアラー
ム収集方式では、検出回路の出力が入力されたときの状
態変化の有無にかかわらず、マイクロプロセッサのアラ
ーム処理を起動しているので、単位時間当りのマイクロ
プロセッサの仕事量（スループット）が増加し、マイク
ロプロセッサの他の処理に遅延が生ずるという欠点があ
る。
ム収集方式では、検出回路の出力が入力されたときの状
態変化の有無にかかわらず、マイクロプロセッサのアラ
ーム処理を起動しているので、単位時間当りのマイクロ
プロセッサの仕事量（スループット）が増加し、マイク
ロプロセッサの他の処理に遅延が生ずるという欠点があ
る。
【０００５】そこで、本発明の目的は上記欠点を解消
し、マイクロプロセッサのスループットの増加を抑える
ことができ、マイクロプロセッサの処理効率を向上させ
ることができるアラーム収集回路を提供することにあ
る。
し、マイクロプロセッサのスループットの増加を抑える
ことができ、マイクロプロセッサの処理効率を向上させ
ることができるアラーム収集回路を提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明によるアラーム収
集回路は、中央処理装置で処理されるアラームを検出す
る検出回路の出力を所定時間毎に収集するアラーム収集
回路であって、前回収集した前記検出回路出力を保持す
る保持手段と、今回収集した前記検出回路出力と前記保
持手段の内容とを比較する比較手段と、前記今回収集し
た検出回路出力と前記比較手段の比較結果とを格納しか
つ少なくともこの格納動作と前記中央処理装置からのア
クセスとが同時に実行可能な双方向随時読み書き可能メ
モリとを備え、前記中央処理装置が前記双方向随時読み
書き可能メモリから読出した前記比較手段の比較結果に
応じて前記双方向随時読み書き可能メモリに記憶された
前記今回収集した検出回路出力に対する処理を起動して
実行するようにしている。
集回路は、中央処理装置で処理されるアラームを検出す
る検出回路の出力を所定時間毎に収集するアラーム収集
回路であって、前回収集した前記検出回路出力を保持す
る保持手段と、今回収集した前記検出回路出力と前記保
持手段の内容とを比較する比較手段と、前記今回収集し
た検出回路出力と前記比較手段の比較結果とを格納しか
つ少なくともこの格納動作と前記中央処理装置からのア
クセスとが同時に実行可能な双方向随時読み書き可能メ
モリとを備え、前記中央処理装置が前記双方向随時読み
書き可能メモリから読出した前記比較手段の比較結果に
応じて前記双方向随時読み書き可能メモリに記憶された
前記今回収集した検出回路出力に対する処理を起動して
実行するようにしている。
【０００７】本発明による他のアラーム収集回路は、中
央処理装置で処理されるアラームを検出する複数の検出
回路各々の出力を所定時間毎に順次収集するアラーム収
集回路であって、前記複数の検出回路各々の出力を夫々
対応する番地に格納しかつその出力の読み書き動作と前
記中央処理装置からのアクセスとが同時に実行可能な双
方向随時読み書き可能メモリと、前記複数の検出回路各
々の出力のうち一つを選択する選択手段と、前記選択手
段によって選択された前記検出回路出力に対応する前記
双方向随時読み書き可能メモリの番地から読出された内
容を保持する保持手段と、当該検出回路出力と前記保持
手段の内容とを比較する比較手段と、当該検出回路出力
と前記比較手段の比較結果とを当該検出回路出力に対応
する前記双方向随時読み書き可能メモリの番地に書込む
手段とを備え、前記中央処理装置が前記双方向随時読み
書き可能メモリから読出した前記比較手段の比較結果に
応じて前記双方向随時読み書き可能メモリに記憶された
前記今回収集した検出回路出力に対する処理を起動して
実行するようにしている。
央処理装置で処理されるアラームを検出する複数の検出
回路各々の出力を所定時間毎に順次収集するアラーム収
集回路であって、前記複数の検出回路各々の出力を夫々
対応する番地に格納しかつその出力の読み書き動作と前
記中央処理装置からのアクセスとが同時に実行可能な双
方向随時読み書き可能メモリと、前記複数の検出回路各
々の出力のうち一つを選択する選択手段と、前記選択手
段によって選択された前記検出回路出力に対応する前記
双方向随時読み書き可能メモリの番地から読出された内
容を保持する保持手段と、当該検出回路出力と前記保持
手段の内容とを比較する比較手段と、当該検出回路出力
と前記比較手段の比較結果とを当該検出回路出力に対応
する前記双方向随時読み書き可能メモリの番地に書込む
手段とを備え、前記中央処理装置が前記双方向随時読み
書き可能メモリから読出した前記比較手段の比較結果に
応じて前記双方向随時読み書き可能メモリに記憶された
前記今回収集した検出回路出力に対する処理を起動して
実行するようにしている。
【０００８】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【０００９】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、３ステートバッファ１−１
〜１−Ｎ（Ｎ＝２ｎ≧１）は各々対応する検出回路（図
示せず）の出力［以下アラーム（ＡＬＭ）信号とする］
を入力し、そのアラーム信号をＤＰＲＡＭ（双方向随時
読み書き可能メモリ）２に出力する。
ック図である。図において、３ステートバッファ１−１
〜１−Ｎ（Ｎ＝２ｎ≧１）は各々対応する検出回路（図
示せず）の出力［以下アラーム（ＡＬＭ）信号とする］
を入力し、そのアラーム信号をＤＰＲＡＭ（双方向随時
読み書き可能メモリ）２に出力する。
【００１０】また、３ステートバッファ１−１〜１−Ｎ
はセレクタ６からの選択信号によって選択制御されてお
り、入力される選択信号が有効となった３ステートバッ
ファ１−１〜１−Ｎのアラーム信号がＤＰＲＡＭ２に出
力される。
はセレクタ６からの選択信号によって選択制御されてお
り、入力される選択信号が有効となった３ステートバッ
ファ１−１〜１−Ｎのアラーム信号がＤＰＲＡＭ２に出
力される。
【００１１】ＤＰＲＡＭ２はインバータ４の出力が有効
になると、ｎビットカウンタ５から供給されるアドレス
が示す番地に３ステートバッファ１−１〜１−Ｎからの
アラーム信号と排他的論理和回路８の出力とを格納す
る。尚、排他的論理和回路８の出力はＤＰＲＡＭ２の最
上位ビット（ＭＳＢ）に格納される。
になると、ｎビットカウンタ５から供給されるアドレス
が示す番地に３ステートバッファ１−１〜１−Ｎからの
アラーム信号と排他的論理和回路８の出力とを格納す
る。尚、排他的論理和回路８の出力はＤＰＲＡＭ２の最
上位ビット（ＭＳＢ）に格納される。
【００１２】また、ＤＰＲＡＭ２は基準時間発生器３の
出力が有効になると、ｎビットカウンタ５から供給され
るアドレスが示す番地の内容をデータラッチ７に出力す
る。さらに、ＤＰＲＡＭ２は上記書込み動作及び読出し
動作が行われているとき、同時にマイクロプロセッサ
（ＭＰＵ）９からのアクセスが可能となっている。
出力が有効になると、ｎビットカウンタ５から供給され
るアドレスが示す番地の内容をデータラッチ７に出力す
る。さらに、ＤＰＲＡＭ２は上記書込み動作及び読出し
動作が行われているとき、同時にマイクロプロセッサ
（ＭＰＵ）９からのアクセスが可能となっている。
【００１３】すなわち、ＤＰＲＡＭ２はアドレスバス１
００を介してマイクロプロセッサ９からアドレス信号が
供給され、マイクロプロセッサ９からの読出し信号が有
効になると、そのアドレスが示す番地の内容をデータバ
ス１０１上に出力する。
００を介してマイクロプロセッサ９からアドレス信号が
供給され、マイクロプロセッサ９からの読出し信号が有
効になると、そのアドレスが示す番地の内容をデータバ
ス１０１上に出力する。
【００１４】基準時間発生器３はアラーム信号を収集す
るタイミングをＤＰＲＡＭ２とｎビットカウンタ５とセ
レクタ６とデータラッチ７とに与える。インバータ４は
基準時間発生器３の出力を反転し、その反転信号をＤＰ
ＲＡＭ２とセレクタ６とに出力する。
るタイミングをＤＰＲＡＭ２とｎビットカウンタ５とセ
レクタ６とデータラッチ７とに与える。インバータ４は
基準時間発生器３の出力を反転し、その反転信号をＤＰ
ＲＡＭ２とセレクタ６とに出力する。
【００１５】ｎビットカウンタ５は基準時間発生器３の
出力を基にアラーム信号を格納するＤＰＲＡＭ２のアド
レスを生成し、該アドレスをＤＰＲＡＭ２及びセレクタ
６に出力する。
出力を基にアラーム信号を格納するＤＰＲＡＭ２のアド
レスを生成し、該アドレスをＤＰＲＡＭ２及びセレクタ
６に出力する。
【００１６】セレクタ６はｎビットカウンタ５から供給
されるアドレスを基に３ステートバッファ１−１〜１−
Ｎのうちの一つを選択するための選択信号Ｓ1 〜ＳN を
選択し、その選択信号Ｓ1 〜ＳN を３ステートバッファ
１−１〜１−Ｎに出力する。
されるアドレスを基に３ステートバッファ１−１〜１−
Ｎのうちの一つを選択するための選択信号Ｓ1 〜ＳN を
選択し、その選択信号Ｓ1 〜ＳN を３ステートバッファ
１−１〜１−Ｎに出力する。
【００１７】データラッチ７は基準時間発生器３の出力
が有効になると、ＤＰＲＡＭ２から読出されたデータを
一時保持し、該データを排他的論理和回路８に出力す
る。排他的論理和回路８はデータラッチ７に保持された
データと３ステートバッファ１−１〜１−Ｎのうちの一
つから出力されたデータとの排他的論理和演算を行い、
その演算結果をＤＰＲＡＭ２に出力する。
が有効になると、ＤＰＲＡＭ２から読出されたデータを
一時保持し、該データを排他的論理和回路８に出力す
る。排他的論理和回路８はデータラッチ７に保持された
データと３ステートバッファ１−１〜１−Ｎのうちの一
つから出力されたデータとの排他的論理和演算を行い、
その演算結果をＤＰＲＡＭ２に出力する。
【００１８】マイクロプロセッサ９はアドレスバス１０
０及びデータバス１０１を介してＤＰＲＡＭ２と、ＲＯ
Ｍ１０と、ＲＡＭ１１と、Ｉ／Ｏ（入出力）ポート１２
とに夫々接続されている。
０及びデータバス１０１を介してＤＰＲＡＭ２と、ＲＯ
Ｍ１０と、ＲＡＭ１１と、Ｉ／Ｏ（入出力）ポート１２
とに夫々接続されている。
【００１９】この図１を用いて本発明の一実施例の動作
について説明する。まず、基準時間発生器３は予め設定
された所定時間毎にクロック信号を生成し、該クロック
信号をＤＰＲＡＭ２とインバータ４とｎビットカウンタ
５とデータラッチ７とに夫々出力する。
について説明する。まず、基準時間発生器３は予め設定
された所定時間毎にクロック信号を生成し、該クロック
信号をＤＰＲＡＭ２とインバータ４とｎビットカウンタ
５とデータラッチ７とに夫々出力する。
【００２０】ｎビットカウンタ５は基準時間発生器３の
出力信号が入力されると、その出力信号を基にＤＰＲＡ
Ｍ２のアドレスを順次生成してＤＰＲＡＭ２及びセレク
タ６に出力する。
出力信号が入力されると、その出力信号を基にＤＰＲＡ
Ｍ２のアドレスを順次生成してＤＰＲＡＭ２及びセレク
タ６に出力する。
【００２１】ＤＰＲＡＭ２に入力される基準時間発生器
３の出力信号が有効になると、ｎビットカウンタ５から
供給されるアドレスによってＤＰＲＡＭ２の該アドレス
に格納してあるデータが読出されてデータラッチ７にラ
ッチされる。これにより、データラッチ７には前回収集
されてＤＰＲＡＭ２に格納されたアラーム信号が保持さ
れることになる。
３の出力信号が有効になると、ｎビットカウンタ５から
供給されるアドレスによってＤＰＲＡＭ２の該アドレス
に格納してあるデータが読出されてデータラッチ７にラ
ッチされる。これにより、データラッチ７には前回収集
されてＤＰＲＡＭ２に格納されたアラーム信号が保持さ
れることになる。
【００２２】セレクタ６はインバータ４で反転された基
準時間発生器３の反転出力信号が有効になると、ｎビッ
トカウンタ５から供給されるアドレスに対応する選択信
号Ｓ1 〜ＳN を有効とする。この選択信号Ｓ1 〜ＳN が
有効となることによって、その有効となった選択信号Ｓ
1 〜ＳN の入力先の３ステートバッファ１−１〜１−Ｎ
からアラーム信号が出力される。
準時間発生器３の反転出力信号が有効になると、ｎビッ
トカウンタ５から供給されるアドレスに対応する選択信
号Ｓ1 〜ＳN を有効とする。この選択信号Ｓ1 〜ＳN が
有効となることによって、その有効となった選択信号Ｓ
1 〜ＳN の入力先の３ステートバッファ１−１〜１−Ｎ
からアラーム信号が出力される。
【００２３】このとき、排他的論理和回路８はデータラ
ッチ７からのデータと３ステートバッファ１−１〜１−
Ｎからのデータとの排他的論理和演算を行い、その演算
結果をＤＰＲＡＭ２に出力する。
ッチ７からのデータと３ステートバッファ１−１〜１−
Ｎからのデータとの排他的論理和演算を行い、その演算
結果をＤＰＲＡＭ２に出力する。
【００２４】この場合、排他的論理和回路８にはデータ
ラッチ７から前回収集されたアラーム信号が入力される
とともに、３ステートバッファ１−１〜１−Ｎから今回
収集されたアラーム信号が入力される。よって、排他的
論理和回路８による排他的論理和演算の結果は前回収集
されたアラーム信号と今回収集されたアラーム信号との
間の変化情報を示している。
ラッチ７から前回収集されたアラーム信号が入力される
とともに、３ステートバッファ１−１〜１−Ｎから今回
収集されたアラーム信号が入力される。よって、排他的
論理和回路８による排他的論理和演算の結果は前回収集
されたアラーム信号と今回収集されたアラーム信号との
間の変化情報を示している。
【００２５】ＤＰＲＡＭ２はインバータ４で反転された
基準時間発生器３の反転出力信号が有効になると、ｎビ
ットカウンタ５から供給されるアドレスが示す番地に、
３ステートバッファ１−１〜１−Ｎからのアラーム信号
と排他的論理和回路８からの変化情報とを格納する。
基準時間発生器３の反転出力信号が有効になると、ｎビ
ットカウンタ５から供給されるアドレスが示す番地に、
３ステートバッファ１−１〜１−Ｎからのアラーム信号
と排他的論理和回路８からの変化情報とを格納する。
【００２６】例えば、ｎビットカウンタ５からアドレス
「０００………００」が出力されると、ＤＰＲＡＭ２の
アドレス「０００………００」には３ステートバッファ
１−１からのアラーム情報とその変化情報とが格納され
る。以下同様にして、３ステートバッファ１−２〜１−
Ｎからのアラーム情報とその変化情報とが対応するＤＰ
ＲＡＭ２のアドレスに格納される。
「０００………００」が出力されると、ＤＰＲＡＭ２の
アドレス「０００………００」には３ステートバッファ
１−１からのアラーム情報とその変化情報とが格納され
る。以下同様にして、３ステートバッファ１−２〜１−
Ｎからのアラーム情報とその変化情報とが対応するＤＰ
ＲＡＭ２のアドレスに格納される。
【００２７】マイクロプロセッサ９がＤＰＲＡＭ２に格
納されているデータを処理する場合、マイクロプロセッ
サ９は最初にＤＰＲＡＭ２から読出したデータの最上位
ビットの変化情報を参照する。
納されているデータを処理する場合、マイクロプロセッ
サ９は最初にＤＰＲＡＭ２から読出したデータの最上位
ビットの変化情報を参照する。
【００２８】マイクロプロセッサ９はこの変化情報がア
ラーム信号の入力状態の変化を示していれば、ＤＰＲＡ
Ｍ２から読出したデータに対してアラーム処理を起動
し、該データを処理する。また、マイクロプロセッサ９
はこの変化情報がアラーム信号の入力状態の変化を示し
ていなければ、ＤＰＲＡＭ２から読出したデータに対し
てアラーム処理を行わない。
ラーム信号の入力状態の変化を示していれば、ＤＰＲＡ
Ｍ２から読出したデータに対してアラーム処理を起動
し、該データを処理する。また、マイクロプロセッサ９
はこの変化情報がアラーム信号の入力状態の変化を示し
ていなければ、ＤＰＲＡＭ２から読出したデータに対し
てアラーム処理を行わない。
【００２９】このように、ＤＰＲＡＭ２に検出回路から
のアラーム信号を格納するときに、排他的論理和回路８
で前回収集されたアラーム信号と今回収集されたアラー
ム信号との排他的論理和演算を行い、その演算結果を今
回収集されたアラーム信号とともにＤＰＲＡＭ２に格納
し、その演算結果に応じてアラーム処理を起動すること
によって、検出回路からのアラーム信号が変化した場合
にのみアラーム処理を起動することができる。
のアラーム信号を格納するときに、排他的論理和回路８
で前回収集されたアラーム信号と今回収集されたアラー
ム信号との排他的論理和演算を行い、その演算結果を今
回収集されたアラーム信号とともにＤＰＲＡＭ２に格納
し、その演算結果に応じてアラーム処理を起動すること
によって、検出回路からのアラーム信号が変化した場合
にのみアラーム処理を起動することができる。
【００３０】よって、従来アラーム信号を収集する毎に
起動されていたアラーム処理をアラーム信号が変化した
場合にのみ起動することで、アラーム処理の起動回数を
減少させることができ、マイクロプロセッサ９のスルー
プットの増加を抑えることができる。これにより、マイ
クロプロセッサ９の処理効率を向上させることができ
る。
起動されていたアラーム処理をアラーム信号が変化した
場合にのみ起動することで、アラーム処理の起動回数を
減少させることができ、マイクロプロセッサ９のスルー
プットの増加を抑えることができる。これにより、マイ
クロプロセッサ９の処理効率を向上させることができ
る。
【００３１】また、検出回路からのアラーム信号の収集
処理をマイクロプロセッサ９またはアドレスバス１００
及びデータバス１０１を占有することなく行うので、従
来広く使用されているＤＭＡ（ダイレクトメモリアクセ
ス）を使用して収集する場合に比べて高速にかつ廉価に
実現することができる。
処理をマイクロプロセッサ９またはアドレスバス１００
及びデータバス１０１を占有することなく行うので、従
来広く使用されているＤＭＡ（ダイレクトメモリアクセ
ス）を使用して収集する場合に比べて高速にかつ廉価に
実現することができる。
【００３２】さらに、多数のアラーム信号が入力される
ような場合には収集回路をシフトレジスタ等を使用して
構成する方法があるが、そのハードウェアによって多数
のアラーム信号を処理するのに比べても経済的である。
ような場合には収集回路をシフトレジスタ等を使用して
構成する方法があるが、そのハードウェアによって多数
のアラーム信号を処理するのに比べても経済的である。
【００３３】
【発明の効果】以上説明したように本発明によれば、前
回収集した検出回路出力を保持しておき、この前回収集
した検出回路出力を今回収集した検出回路出力と比較
し、その比較結果に応じてアラーム処理を起動すること
によって、マイクロプロセッサのスループットの増加を
抑えることができ、マイクロプロセッサの処理効率を向
上させることができるという効果がある。
回収集した検出回路出力を保持しておき、この前回収集
した検出回路出力を今回収集した検出回路出力と比較
し、その比較結果に応じてアラーム処理を起動すること
によって、マイクロプロセッサのスループットの増加を
抑えることができ、マイクロプロセッサの処理効率を向
上させることができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
１−１〜１−Ｎ ３ステートバッファ ２ ＤＰＲＡＭ ３ 基準時間発生器 ４ インバータ ５ ｎビットカウンタ ６ セレクタ ７ データラッチ ８ 排他的論理和回路 ９ マイクロプロセッサ
Claims (3)
- 【請求項１】 中央処理装置で処理されるアラームを検
出する検出回路の出力を所定時間毎に収集するアラーム
収集回路であって、前回収集した前記検出回路出力を保
持する保持手段と、今回収集した前記検出回路出力と前
記保持手段の内容とを比較する比較手段と、前記今回収
集した検出回路出力と前記比較手段の比較結果とを格納
しかつ少なくともこの格納動作と前記中央処理装置から
のアクセスとが同時に実行可能な双方向随時読み書き可
能メモリとを有し、前記中央処理装置が前記双方向随時
読み書き可能メモリから読出した前記比較手段の比較結
果に応じて前記双方向随時読み書き可能メモリに記憶さ
れた前記今回収集した検出回路出力に対する処理を起動
して実行するようにしたことを特徴とするアラーム収集
回路。 - 【請求項２】 前記保持手段は、前記検出回路出力を格
納する格納手段と、前記格納手段に前記検出回路出力を
書込むときに前回書込んだ内容を読出す手段と、前記格
納手段から読出された内容を保持する手段とからなるこ
とを特徴とする請求項１記載のアラーム収集回路。 - 【請求項３】 中央処理装置で処理されるアラームを検
出する複数の検出回路各々の出力を所定時間毎に順次収
集するアラーム収集回路であって、前記複数の検出回路
各々の出力を夫々対応する番地に格納しかつその出力の
読み書き動作と前記中央処理装置からのアクセスとが同
時に実行可能な双方向随時読み書き可能メモリと、前記
複数の検出回路各々の出力のうち一つを選択する選択手
段と、前記選択手段によって選択された前記検出回路出
力に対応する前記双方向随時読み書き可能メモリの番地
から読出された内容を保持する保持手段と、当該検出回
路出力と前記保持手段の内容とを比較する比較手段と、
当該検出回路出力と前記比較手段の比較結果とを当該検
出回路出力に対応する前記双方向随時読み書き可能メモ
リの番地に書込む手段とを有し、前記中央処理装置が前
記双方向随時読み書き可能メモリから読出した前記比較
手段の比較結果に応じて前記双方向随時読み書き可能メ
モリに記憶された前記今回収集した検出回路出力に対す
る処理を起動して実行するようにしたことを特徴とする
アラーム収集回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5133938A JP2536721B2 (ja) | 1993-05-12 | 1993-05-12 | アラ―ム収集回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5133938A JP2536721B2 (ja) | 1993-05-12 | 1993-05-12 | アラ―ム収集回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06324918A JPH06324918A (ja) | 1994-11-25 |
| JP2536721B2 true JP2536721B2 (ja) | 1996-09-18 |
Family
ID=15116586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5133938A Expired - Lifetime JP2536721B2 (ja) | 1993-05-12 | 1993-05-12 | アラ―ム収集回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536721B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0750467B2 (ja) * | 1989-04-28 | 1995-05-31 | 三菱電機株式会社 | ワンチップマイクロコンピュータ |
-
1993
- 1993-05-12 JP JP5133938A patent/JP2536721B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| プロセッサ（１９８７−４）、技術評論社、Ｐ１−２６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06324918A (ja) | 1994-11-25 |
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