JPH03258041A - 多重処理形フレーム同期回路 - Google Patents
多重処理形フレーム同期回路Info
- Publication number
- JPH03258041A JPH03258041A JP5696890A JP5696890A JPH03258041A JP H03258041 A JPH03258041 A JP H03258041A JP 5696890 A JP5696890 A JP 5696890A JP 5696890 A JP5696890 A JP 5696890A JP H03258041 A JPH03258041 A JP H03258041A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- write
- ram
- synchronization
- time
- Prior art date
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- Granted
Links
- 239000000872 buffer Substances 0.000 claims abstract description 16
- 230000007704 transition Effects 0.000 abstract description 2
- 230000001360 synchronised effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多重処理形フレーム同期回路に関し、特に、同
期条件を異にする多重フレーム信号の同期状態の判定を
可能とした多重処理形フレーム同期回路に関する。
期条件を異にする多重フレーム信号の同期状態の判定を
可能とした多重処理形フレーム同期回路に関する。
従来、この種の多重処理形フレーム同期回路は、ＲＯＭ
、ＲＡＭ、多重カウンタ、ラッチ回路、バッファで構成
され、ＲＯＭのアドレスには多重フレーム信号のｎ時点
状態とＲＯＭの出力データによる（ｎ−１）時点以前の
同期状態が入力され、ＲＯＭの出力データであるｎ時点
の同期状態は、ラッチ回路、バッファを介してＲＡＭの
データとして入力される。ＲＡＭのアドレスは多重カウ
ンタより入力され、入出力データには上述した（ｎ−１
）時点の同期状態の出力し、ｎ時点の同期状態がラッチ
回路、バッファを介して入力される。ＲＯＭにおいては
、（ｎ−１）時点の同期状態を示すフレーム中ビットカ
ウンタ数、保護段数、同期／非同期状態と、ｎ時点での
多重フレーム信号の状態とを比較し、ｎ時点の同期状態
を判定していた。
、ＲＡＭ、多重カウンタ、ラッチ回路、バッファで構成
され、ＲＯＭのアドレスには多重フレーム信号のｎ時点
状態とＲＯＭの出力データによる（ｎ−１）時点以前の
同期状態が入力され、ＲＯＭの出力データであるｎ時点
の同期状態は、ラッチ回路、バッファを介してＲＡＭの
データとして入力される。ＲＡＭのアドレスは多重カウ
ンタより入力され、入出力データには上述した（ｎ−１
）時点の同期状態の出力し、ｎ時点の同期状態がラッチ
回路、バッファを介して入力される。ＲＯＭにおいては
、（ｎ−１）時点の同期状態を示すフレーム中ビットカ
ウンタ数、保護段数、同期／非同期状態と、ｎ時点での
多重フレーム信号の状態とを比較し、ｎ時点の同期状態
を判定していた。
上述した従来の多重処理形フレーム同期回路では、ＲＯ
Ｍのアドレスに、（ｎ−１）時点の同期状態と多重フレ
ーム信号だけが入力されていた。
Ｍのアドレスに、（ｎ−１）時点の同期状態と多重フレ
ーム信号だけが入力されていた。
このため、多重フレーム信号のフレーム中ビットカウン
ト数、保護段数等の条件が異なると、ＲＯＭを条件に合
ったものに交換しなければならないという欠点がある。
ト数、保護段数等の条件が異なると、ＲＯＭを条件に合
ったものに交換しなければならないという欠点がある。
〔課題を解決するための手段〕
本発明の多重処理形フレーム同期回路は、第１の書込み
／読出し信号が読出し時にｎを任意の処理時点とする（
ｎ−１）時点の同期状態情報を示す信号と多重フレーム
信号を出力し前記第１の書込み／読出し信号が書込み時
には書込みアドレス信号を出力する選択回路と、前記選
択回路の出力をアドレスとして入力し前記第１の書込み
／読出し信号が読出し時にはｎ時点の同期状態情報を示
す信号を読出しデータとして出力し前記第１の書込み／
読出し信号が書込み時には第１の書込みパルスによって
書込みデータを書き込む第１のＲＡＭと、前記第１の書
込み／読出し信号が書込み時に前記書込みデータを前記
第１のＲＡＭに入力する第１のバッファと、前記第１の
ＲＡＭの出力する前記ｎ時点の同期状態情報を示す信号
をラッチするラッチ回路と、前記ラッチ回路の出力する
前記ｎ時点の同期状態情報を示す信号を第２の書込み／
読出し信号の書込み時に第２の書込みパルスによって書
き込み前記第２の書込み／読出し信号の読出し時に前記
選択回路の出力すべき前記（ｎ−１）時点の同期状態情
報を示す信号を読み出す第２のＲＡＭと、多重フレーム
信号の多重度をカウントして前記第２のＲＡＭのアドレ
スとして出力する多重カウンタとを備えて構成される。
／読出し信号が読出し時にｎを任意の処理時点とする（
ｎ−１）時点の同期状態情報を示す信号と多重フレーム
信号を出力し前記第１の書込み／読出し信号が書込み時
には書込みアドレス信号を出力する選択回路と、前記選
択回路の出力をアドレスとして入力し前記第１の書込み
／読出し信号が読出し時にはｎ時点の同期状態情報を示
す信号を読出しデータとして出力し前記第１の書込み／
読出し信号が書込み時には第１の書込みパルスによって
書込みデータを書き込む第１のＲＡＭと、前記第１の書
込み／読出し信号が書込み時に前記書込みデータを前記
第１のＲＡＭに入力する第１のバッファと、前記第１の
ＲＡＭの出力する前記ｎ時点の同期状態情報を示す信号
をラッチするラッチ回路と、前記ラッチ回路の出力する
前記ｎ時点の同期状態情報を示す信号を第２の書込み／
読出し信号の書込み時に第２の書込みパルスによって書
き込み前記第２の書込み／読出し信号の読出し時に前記
選択回路の出力すべき前記（ｎ−１）時点の同期状態情
報を示す信号を読み出す第２のＲＡＭと、多重フレーム
信号の多重度をカウントして前記第２のＲＡＭのアドレ
スとして出力する多重カウンタとを備えて構成される。
次に、図面を参照して本発明を説明する。
第１図は本発明の一実施例のブロック図であり、第１の
ＲＡＭ１と、第２のＲＡＭ２と、選択回路３と、第１の
バッファ４と、第２のバッファ５と、ラッチ回路６と、
多重カウンタ７とを備えて構成される。
ＲＡＭ１と、第２のＲＡＭ２と、選択回路３と、第１の
バッファ４と、第２のバッファ５と、ラッチ回路６と、
多重カウンタ７とを備えて構成される。
選択回路３は、第１の書込み／読出し信号１０１が読出
し時に、第２のＲＡＭ２から受ける（ｎ−１〉時点の同
期状態情報である読出しデータと、多重フレーム信号１
０２を選択出力し、また第１の書込み／読出し信号１０
１が書込み時には、書込みアドレス１０３を選択出力し
、第１のＲＡＭ１のアドレス指定信号として出力する。
し時に、第２のＲＡＭ２から受ける（ｎ−１〉時点の同
期状態情報である読出しデータと、多重フレーム信号１
０２を選択出力し、また第１の書込み／読出し信号１０
１が書込み時には、書込みアドレス１０３を選択出力し
、第１のＲＡＭ１のアドレス指定信号として出力する。
第１のＲＡＭ１は、選択回路３からアドレス指定信号を
与えられ、第１の書込み／読出し信号１０１が読出し時
は指定されたアドレスに対応したデータを出力する。出
力されたデータは、ラッチ回路６にて、ラッチ信号１０
４によりラッチされる。又、第１のＲＡＭ１は、第１の
書込み／読出し信号１０１が書込み時には、第１の書込
みパルス１０５によって第１のバッファ４からのデータ
を書込む。
与えられ、第１の書込み／読出し信号１０１が読出し時
は指定されたアドレスに対応したデータを出力する。出
力されたデータは、ラッチ回路６にて、ラッチ信号１０
４によりラッチされる。又、第１のＲＡＭ１は、第１の
書込み／読出し信号１０１が書込み時には、第１の書込
みパルス１０５によって第１のバッファ４からのデータ
を書込む。
第１のバッファ４は、第１の書込み／読出し信号１０１
が書込み時のみ、書込みデータ１０６を通過させる。ラ
ッチ回路６は、第１のＲＡＭＩからのデータをラッチ信
号１０４によってラッチし、第２のバッファ５に出力す
る。第２のバッファ５に出力された信号は、ｎ時点の同
期状態として使用される。第２のバッファ５は、ラッチ
回路６からのデータを第の書込み／読出し信号１０７が
書込み時のみ通過させる。
が書込み時のみ、書込みデータ１０６を通過させる。ラ
ッチ回路６は、第１のＲＡＭＩからのデータをラッチ信
号１０４によってラッチし、第２のバッファ５に出力す
る。第２のバッファ５に出力された信号は、ｎ時点の同
期状態として使用される。第２のバッファ５は、ラッチ
回路６からのデータを第の書込み／読出し信号１０７が
書込み時のみ通過させる。
第２のＲＡＭ２は、第２の書込み／読出し信号１０７が
読出し時に、選択回路３に対してデータを出力し、第２
の書込み／読出し信号１０７が書込み時には、第２のバ
ッファ５からのデータを第２の書込みパルス２によって
格納する。さらに、選択回路３から出力して第１のＲＡ
Ｍ１のアドレスを指定する出力に対応して読み出される
データの内容は、ｎ時点の多重フレーム信号と（ｎ−１
）時点の同期状態情報とをフレーム中ビットカウント数
、保護段数等の条件にもとづいて比較され、（ｎ−１）
時点からの状態遷移を行った後のｎ時点の同期／非同期
の同期状態を示すｎ時点同期状態情報１０９として出力
される。
読出し時に、選択回路３に対してデータを出力し、第２
の書込み／読出し信号１０７が書込み時には、第２のバ
ッファ５からのデータを第２の書込みパルス２によって
格納する。さらに、選択回路３から出力して第１のＲＡ
Ｍ１のアドレスを指定する出力に対応して読み出される
データの内容は、ｎ時点の多重フレーム信号と（ｎ−１
）時点の同期状態情報とをフレーム中ビットカウント数
、保護段数等の条件にもとづいて比較され、（ｎ−１）
時点からの状態遷移を行った後のｎ時点の同期／非同期
の同期状態を示すｎ時点同期状態情報１０９として出力
される。
こうして、第１のＲＡＭ１の内容を第１のＲＡＭ２の出
力によって書き変えることにより、多重フレーム信号の
同期条件を可変として同期／非同期の判定を処理できる
。
力によって書き変えることにより、多重フレーム信号の
同期条件を可変として同期／非同期の判定を処理できる
。
以上説明したように本発明は、同期判定情報を出力すべ
きＲＡＭのデータ内容を可変可能とすることにより、フ
レーム中ビットカウント数、保護段数等の同期条件の異
なる多重フレーム信号を１つの回路で処理できる効果が
ある。
きＲＡＭのデータ内容を可変可能とすることにより、フ
レーム中ビットカウント数、保護段数等の同期条件の異
なる多重フレーム信号を１つの回路で処理できる効果が
ある。
又、多重フレーム信号のエラー等の状態に応じて、同期
条件を変化させる処理を行うこともできるという効果が
ある。
条件を変化させる処理を行うこともできるという効果が
ある。
第１図は本発明の一実施例のブロック図である。
１・・・第１のＲＡＭ、２・・・第２のＲＡＭ、３・・
・選択回路、４・・・第１のバッファ、５・・・第２の
バッファ、６・・・ラッチ回路、７・・・多重カウンタ
、１０１・・・第１の書込み／読出し信号、１０２・・
・多重フレーム信号、１０３・・・書込みアドレス、１
０４・・・ラッチ信号、１０５・・・第１の書込みパル
ス、１０６・・・書込みデータ、１０７・・・第２の書
込み／読出し信号、１０８・・・第２の書込みパルス、
１０９・・・ｎ時点同期状態情報。
・選択回路、４・・・第１のバッファ、５・・・第２の
バッファ、６・・・ラッチ回路、７・・・多重カウンタ
、１０１・・・第１の書込み／読出し信号、１０２・・
・多重フレーム信号、１０３・・・書込みアドレス、１
０４・・・ラッチ信号、１０５・・・第１の書込みパル
ス、１０６・・・書込みデータ、１０７・・・第２の書
込み／読出し信号、１０８・・・第２の書込みパルス、
１０９・・・ｎ時点同期状態情報。
Claims (1)
- 第１の書込み／読出し信号が読出し時にｎを任意の処理
時点とする（ｎ−１）時点の同期状態情報を示す信号と
多重フレーム信号を出力し前記第１の書込み／読出し信
号が書込み時には書込みアドレス信号を出力する選択回
路と、前記選択回路の出力をアドレスとして入力し前記
第１の書込み／読出し信号が読出し時にはｎ時点の同期
状態情報を示す信号を読出しデータとして出力し前記第
１の書込み／読出し信号が書込み時には第１の書込みパ
ルスによって書込みデータを書き込む第１のＲＡＭと、
前記第１の書込み／読出し信号が書込み時に前記書込み
データを前記第１のＲＡＭに入力する第１のバッファと
、前記第１のＲＡＭの出力する前記ｎ時点の同期状態情
報を示す信号をラッチするラッチ回路と、前記ラッチ回
路の出力する前記ｎ時点の同期状態情報を示す信号を第
２の書込み／読出し信号の書込み時に第２の書込みパル
スによって書き込み前記第２の書込み／読出し信号の読
出し時に前記選択回路の出力すべき前記（ｎ−１）時点
の同期状態情報を示す信号を読み出す第２のＲＡＭと、
多重フレーム信号の多重度をカウントして前記第２のＲ
ＡＭのアドレスとして出力する多重カウンタとを備えて
成ることを特徴とする多重処理形フレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5696890A JPH088547B2 (ja) | 1990-03-07 | 1990-03-07 | 多重処理形フレーム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5696890A JPH088547B2 (ja) | 1990-03-07 | 1990-03-07 | 多重処理形フレーム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03258041A true JPH03258041A (ja) | 1991-11-18 |
| JPH088547B2 JPH088547B2 (ja) | 1996-01-29 |
Family
ID=13042325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5696890A Expired - Lifetime JPH088547B2 (ja) | 1990-03-07 | 1990-03-07 | 多重処理形フレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088547B2 (ja) |
-
1990
- 1990-03-07 JP JP5696890A patent/JPH088547B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088547B2 (ja) | 1996-01-29 |
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Legal Events
| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080129 Year of fee payment: 12 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090129 Year of fee payment: 13 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| EXPY | Cancellation because of completion of term | ||
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