JPH088737A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH088737A JPH088737A JP6139035A JP13903594A JPH088737A JP H088737 A JPH088737 A JP H088737A JP 6139035 A JP6139035 A JP 6139035A JP 13903594 A JP13903594 A JP 13903594A JP H088737 A JPH088737 A JP H088737A
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- JP
- Japan
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- output
- frequency
- frequency signal
- pass filter
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 簡単な構成で迅速に正確な周波数信号を作成
することができる周波数シンセサイザを提供する。 【構成】 基準となる入力周波数信号と出力周波数信号
との位相差を比較する位相比較手段１２と、この位相比
較手段１２の比較出力を上記入力周波数に対応した所定
時間遅延させる遅延手段１４と、上記比較出力から遅延
手段１４の出力を減算する減算手段１５と、この減算手
段１５の減算出力を上記所定時間に対応した値で割る割
算手段１６と、この割算手段１６の出力を平滑化するロ
ーパスフィルタと、このローパスフィルタの出力が制御
電圧として供給され出力周波数信号を位相比較手段１２
に供給する電圧制御発振器とを備えた。
することができる周波数シンセサイザを提供する。 【構成】 基準となる入力周波数信号と出力周波数信号
との位相差を比較する位相比較手段１２と、この位相比
較手段１２の比較出力を上記入力周波数に対応した所定
時間遅延させる遅延手段１４と、上記比較出力から遅延
手段１４の出力を減算する減算手段１５と、この減算手
段１５の減算出力を上記所定時間に対応した値で割る割
算手段１６と、この割算手段１６の出力を平滑化するロ
ーパスフィルタと、このローパスフィルタの出力が制御
電圧として供給され出力周波数信号を位相比較手段１２
に供給する電圧制御発振器とを備えた。
Description
【０００１】
【産業上の利用分野】本発明は、所定の周波数信号を作
成する周波数シンセサイザに関する。
成する周波数シンセサイザに関する。
【０００２】
【従来の技術】従来、所望の周波数信号を作成する周波
数シンセサイザとしては、ＰＬＬ回路（フェーズ・ロッ
クド・ループ回路）が一般的に使用されていた。このＰ
ＬＬ回路による周波数シンセサイザは、基準となる周波
数信号と電圧制御発振器が出力する周波数信号との位相
差を検出して、位相差がなくなるように電圧制御発振器
の制御を行うようにしたものである。
数シンセサイザとしては、ＰＬＬ回路（フェーズ・ロッ
クド・ループ回路）が一般的に使用されていた。このＰ
ＬＬ回路による周波数シンセサイザは、基準となる周波
数信号と電圧制御発振器が出力する周波数信号との位相
差を検出して、位相差がなくなるように電圧制御発振器
の制御を行うようにしたものである。
【０００３】
【発明が解決しようとする課題】ところで、ＰＬＬ回路
は回路のループ応答が二次応答となる不都合があり、特
に高速に出力周波数を可変させること等が出来ない場合
があった。
は回路のループ応答が二次応答となる不都合があり、特
に高速に出力周波数を可変させること等が出来ない場合
があった。
【０００４】本発明はかかる点に鑑み、簡単な構成で迅
速に正確な周波数信号を作成することができる周波数シ
ンセサイザを提供することを目的とする。
速に正確な周波数信号を作成することができる周波数シ
ンセサイザを提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、例えば図１及
び図２に示すように、基準となる入力周波数信号と出力
周波数信号との位相差を比較する位相比較手段１２と、
この位相比較手段１２の比較出力を上記入力周波数に対
応した所定時間遅延させる遅延手段１４と、上記比較出
力から遅延手段１４の出力を減算する減算手段１５と、
この減算手段１５の減算出力を上記所定時間に対応した
値で割る割算手段１６と、この割算手段１６の出力を平
滑化するローパスフィルタ３と、このローパスフィルタ
３の出力が制御電圧として供給され出力周波数信号を位
相比較手段１２に供給する電圧制御発振器４とを備えた
ものである。
び図２に示すように、基準となる入力周波数信号と出力
周波数信号との位相差を比較する位相比較手段１２と、
この位相比較手段１２の比較出力を上記入力周波数に対
応した所定時間遅延させる遅延手段１４と、上記比較出
力から遅延手段１４の出力を減算する減算手段１５と、
この減算手段１５の減算出力を上記所定時間に対応した
値で割る割算手段１６と、この割算手段１６の出力を平
滑化するローパスフィルタ３と、このローパスフィルタ
３の出力が制御電圧として供給され出力周波数信号を位
相比較手段１２に供給する電圧制御発振器４とを備えた
ものである。
【０００６】またこの場合に、ローパスフィルタ３とし
てデジタルフィルタを使用するようにしたものである。
てデジタルフィルタを使用するようにしたものである。
【０００７】さらに上述した場合に、例えば図４に示す
ように、ローパスフィルタ３としてアナログフィルタ２
３を使用し、割算手段１６の出力を積分する積分手段３
０と、この積分手段３０の積分値出力を割算手段１５の
出力から減算する減算手段２１とを設け、ローパスフィ
ルタ３の積分動作を補償するようにしたものである。
ように、ローパスフィルタ３としてアナログフィルタ２
３を使用し、割算手段１６の出力を積分する積分手段３
０と、この積分手段３０の積分値出力を割算手段１５の
出力から減算する減算手段２１とを設け、ローパスフィ
ルタ３の積分動作を補償するようにしたものである。
【０００８】
【作用】本発明によると、位相差の変化が基準周波数に
対応した周期で直接行われ、電圧制御発振器が基準周波
数に直接ロックした周波数信号を直ちに出力するように
なる。
対応した周期で直接行われ、電圧制御発振器が基準周波
数に直接ロックした周波数信号を直ちに出力するように
なる。
【０００９】この場合、ローパスフィルタとしてデジタ
ルフィルタを使用することで、周波数シンセサイザの回
路構成が簡単になる。
ルフィルタを使用することで、周波数シンセサイザの回
路構成が簡単になる。
【００１０】また、ローパスフィルタとしてアナログフ
ィルタを使用し、割算手段の出力を積分する積分手段
と、この積分手段の積分値出力を割算手段の出力から減
算する減算手段とを設け、電圧制御発振器の制御電圧を
積分補償するようにしたことで、ローパスフィルタの積
分動作が補償され、高速で所望の周波数に同期するよう
になる。
ィルタを使用し、割算手段の出力を積分する積分手段
と、この積分手段の積分値出力を割算手段の出力から減
算する減算手段とを設け、電圧制御発振器の制御電圧を
積分補償するようにしたことで、ローパスフィルタの積
分動作が補償され、高速で所望の周波数に同期するよう
になる。
【００１１】
【実施例】以下、本発明の一実施例を図１〜図３を参照
して説明する。
して説明する。
【００１２】図１は本例の周波数シンセサイザの全体構
成を示す図で、図中１は基準周波数信号入力端子を示
し、この入力端子１には基準発振器（図示せず）から基
準となる周波数信号（以下基準周波数信号ｆr と称す
る）が供給される。そして、この入力端子１に得られる
基準周波数信号ｆr を、周波数比較器２に供給する。こ
の周波数比較器２は、この基準周波数信号ｆr の周波数
と、後述する電圧制御発振器４の発振出力ｆv の周波数
とを比較する比較器で、その構成については後述する。
成を示す図で、図中１は基準周波数信号入力端子を示
し、この入力端子１には基準発振器（図示せず）から基
準となる周波数信号（以下基準周波数信号ｆr と称す
る）が供給される。そして、この入力端子１に得られる
基準周波数信号ｆr を、周波数比較器２に供給する。こ
の周波数比較器２は、この基準周波数信号ｆr の周波数
と、後述する電圧制御発振器４の発振出力ｆv の周波数
とを比較する比較器で、その構成については後述する。
【００１３】そして、この周波数比較器２の比較出力
を、ループフィルタとしてのローパスフィルタ３を介し
て電圧制御発振器（ＶＣＯ）４に供給する。ここで、ロ
ーパスフィルタ３としては例えばデジタルフィルタを使
用し、比較出力を平滑化する。そして、電圧制御発振器
４の発振出力ｆv を、この周波数シンセサイザの周波数
信号出力端子５に供給すると共に、周波数比較器２に供
給する。
を、ループフィルタとしてのローパスフィルタ３を介し
て電圧制御発振器（ＶＣＯ）４に供給する。ここで、ロ
ーパスフィルタ３としては例えばデジタルフィルタを使
用し、比較出力を平滑化する。そして、電圧制御発振器
４の発振出力ｆv を、この周波数シンセサイザの周波数
信号出力端子５に供給すると共に、周波数比較器２に供
給する。
【００１４】次に、本例の周波数比較器２の構成を説明
する。図２は本例の周波数比較器２の構成を示す図で、
入力端子１に得られる基準周波数信号ｆr と、端子１３
に得られる電圧制御発振器４の発振出力ｆv とを、位相
比較器１２に供給する。この位相比較器１２は、基準周
波数信号ｆr の位相θr (t) と、発振出力ｆv の位相θ
v (t) とを比較し、位相差θr (t) −θv (t) を検出す
る。ここで、この位相差θr (t) −θv (t) を位相差信
号θrv(t) とする。
する。図２は本例の周波数比較器２の構成を示す図で、
入力端子１に得られる基準周波数信号ｆr と、端子１３
に得られる電圧制御発振器４の発振出力ｆv とを、位相
比較器１２に供給する。この位相比較器１２は、基準周
波数信号ｆr の位相θr (t) と、発振出力ｆv の位相θ
v (t) とを比較し、位相差θr (t) −θv (t) を検出す
る。ここで、この位相差θr (t) −θv (t) を位相差信
号θrv(t) とする。
【００１５】そして、検出した位相差信号θrv(t) を、
遅延回路１４を介して減算器１５に供給すると共に、直
接減算器１５に供給し、位相比較器１２から直接供給さ
れる位相差信号から、遅延された位相差信号を減算す
る。ここで、遅延回路１４の遅延時間は、基準周波数信
号ｆr の周波数に対応した時間、即ち基準周波数信号ｆ
r の１周期に相当する時間Ｔr 〔秒〕とし、この遅延回
路１４で時間Ｔr だけ遅延させた位相差信号をθrv（ｔ
−Ｔr ) とする。従って、減算器１５の減算出力はθrv
(t) −θrv（ｔ−Ｔr ) となる。
遅延回路１４を介して減算器１５に供給すると共に、直
接減算器１５に供給し、位相比較器１２から直接供給さ
れる位相差信号から、遅延された位相差信号を減算す
る。ここで、遅延回路１４の遅延時間は、基準周波数信
号ｆr の周波数に対応した時間、即ち基準周波数信号ｆ
r の１周期に相当する時間Ｔr 〔秒〕とし、この遅延回
路１４で時間Ｔr だけ遅延させた位相差信号をθrv（ｔ
−Ｔr ) とする。従って、減算器１５の減算出力はθrv
(t) −θrv（ｔ−Ｔr ) となる。
【００１６】そして、直接減算器１５の減算出力を割算
器１６に供給し、減算出力を上述した遅延回路１４での
遅延時間Ｔr で割る演算を行い、周波数差信号ｆrvを得
る。従って、周波数差信号ｆrvは次式の演算により求め
られる。
器１６に供給し、減算出力を上述した遅延回路１４での
遅延時間Ｔr で割る演算を行い、周波数差信号ｆrvを得
る。従って、周波数差信号ｆrvは次式の演算により求め
られる。
【００１７】
【数１】ｆrv＝〔θrv(t) −θrv（ｔ−Ｔr ) 〕／Ｔr
【００１８】そして、この割算器１６で求められた周波
数差信号ｆrvを端子１７に供給し、この端子１７からロ
ーパスフィルタ３を介して電圧制御発振器４（図１参
照）に制御電圧として供給する。
数差信号ｆrvを端子１７に供給し、この端子１７からロ
ーパスフィルタ３を介して電圧制御発振器４（図１参
照）に制御電圧として供給する。
【００１９】このように構成される周波数シンセサイザ
により、電圧制御発振器４が入力端子１に得られる周波
数信号に直接同期するようになり、良好に出力周波数信
号を得ることができる。即ち、ローパスフィルタ３の特
性ｆ(s) をｆ(s) ＝１／ｓとすると、この周波数シンセ
サイザのループ応答は次式で示される。
により、電圧制御発振器４が入力端子１に得られる周波
数信号に直接同期するようになり、良好に出力周波数信
号を得ることができる。即ち、ローパスフィルタ３の特
性ｆ(s) をｆ(s) ＝１／ｓとすると、この周波数シンセ
サイザのループ応答は次式で示される。
【００２０】
【数２】
【００２１】この式より判るように、この周波数シンセ
サイザのループ応答は、一次ループとして求めることが
できる。図３は本例の周波数シンセサイザの位相・周波
数応答を示す図で、サンプリング周期をＴr としたとき
の応答波形を示す。この図は、基準周波数信号ｆr と発
振出力ｆv の初期位相差を０として示す図で、周波数比
較器２内の位相比較器１２で検出される位相差信号θrv
が０に収束するに従って、電圧制御発振器４の発振出力
ｆv が所定周波数（即ち基準周波数）に安定することが
判る。
サイザのループ応答は、一次ループとして求めることが
できる。図３は本例の周波数シンセサイザの位相・周波
数応答を示す図で、サンプリング周期をＴr としたとき
の応答波形を示す。この図は、基準周波数信号ｆr と発
振出力ｆv の初期位相差を０として示す図で、周波数比
較器２内の位相比較器１２で検出される位相差信号θrv
が０に収束するに従って、電圧制御発振器４の発振出力
ｆv が所定周波数（即ち基準周波数）に安定することが
判る。
【００２２】このように本例の周波数シンセサイザによ
ると、基準となる周波数信号に直接同期するようにな
り、ループ応答が一次ループとなって、従来のＰＬＬ回
路のように二次ループ応答の回路に比べ、回路の発振条
件などを解析し易くなり、周波数シンセサイザを構成す
る各回路の特性の設定などが容易にできるようになる。
ると、基準となる周波数信号に直接同期するようにな
り、ループ応答が一次ループとなって、従来のＰＬＬ回
路のように二次ループ応答の回路に比べ、回路の発振条
件などを解析し易くなり、周波数シンセサイザを構成す
る各回路の特性の設定などが容易にできるようになる。
【００２３】次に、本発明の周波数シンセサイザの他の
実施例を、図４及び図５を参照して説明する。この図４
及び図５において、上述した図１〜図３に対応する部分
には同一符号を付し、その詳細説明は省略する。
実施例を、図４及び図５を参照して説明する。この図４
及び図５において、上述した図１〜図３に対応する部分
には同一符号を付し、その詳細説明は省略する。
【００２４】この例では、ループフィルタとしてアナロ
グフィルタを使用すると共に、積分補償回路を設け、ル
ープフィルタの積分動作を補償するようにしたものであ
る。即ち、この例では周波数比較器２が出力する周波数
差信号を減算器２１に供給し、この減算器２１で周波数
差信号から後述するループフィルタ積分補償回路３０の
出力を減算し、減算出力をサンプル／ホールド回路２２
に供給する。
グフィルタを使用すると共に、積分補償回路を設け、ル
ープフィルタの積分動作を補償するようにしたものであ
る。即ち、この例では周波数比較器２が出力する周波数
差信号を減算器２１に供給し、この減算器２１で周波数
差信号から後述するループフィルタ積分補償回路３０の
出力を減算し、減算出力をサンプル／ホールド回路２２
に供給する。
【００２５】サンプル／ホールド回路２２は、演算増幅
器２２ａとスイッチＳ１とコンデンサＣ１とで構成さ
れ、サンプリングタイミングでスイッチＳ１が閉じて、
コンデンサＣ１が充電されてサンプリング値がホールド
される回路で、ホールドされた電圧信号を、アナログ式
ローパスフィルタ２３と、ループフィルタ積分補償回路
３０とに供給する。
器２２ａとスイッチＳ１とコンデンサＣ１とで構成さ
れ、サンプリングタイミングでスイッチＳ１が閉じて、
コンデンサＣ１が充電されてサンプリング値がホールド
される回路で、ホールドされた電圧信号を、アナログ式
ローパスフィルタ２３と、ループフィルタ積分補償回路
３０とに供給する。
【００２６】ループフィルタ積分補償回路３０は、サン
プル／ホールド回路３１と積分器３２とで構成され、サ
ンプル／ホールド回路２２の出力をサンプリングして積
分し、積分器３２の積分値を減算器２１に供給する。
プル／ホールド回路３１と積分器３２とで構成され、サ
ンプル／ホールド回路２２の出力をサンプリングして積
分し、積分器３２の積分値を減算器２１に供給する。
【００２７】また、アナログ式ローパスフィルタ２３
は、演算増幅器２３ａと、その周辺に接続された抵抗器
Ｒ１及びコンデンサＣ２で構成され、コンデンサＣ２に
よるアナログ的な動作で、サンプル／ホールド回路２２
の出力の平滑化が行われる。
は、演算増幅器２３ａと、その周辺に接続された抵抗器
Ｒ１及びコンデンサＣ２で構成され、コンデンサＣ２に
よるアナログ的な動作で、サンプル／ホールド回路２２
の出力の平滑化が行われる。
【００２８】ローパスフィルタ２３の出力を電圧制御発
振器４に制御電圧として供給する。その他の部分は、図
１及び図２に示した周波数シンセサイザと同様に構成す
る。
振器４に制御電圧として供給する。その他の部分は、図
１及び図２に示した周波数シンセサイザと同様に構成す
る。
【００２９】次に、この図４に示す回路の動作を、図５
の動作タイミング図を参照して説明する。まず、周波数
比較器２が出力する周波数差信号ｆrvの電位をＶΔθと
し、ループフィルタ積分補償回路３０の出力電位をＶ∫
とし、減算器２１での減算（即ちＶΔθ−Ｖ∫）で得た
信号の電位をＶｆとする。そして、この減算器２１の出
力電位Ｖｆをサンプル／ホールド回路２２でサンプリン
グした電位をＶｆ1 とし、ローパスフィルタ２３で平滑
化された制御電圧をＶVCO とする。
の動作タイミング図を参照して説明する。まず、周波数
比較器２が出力する周波数差信号ｆrvの電位をＶΔθと
し、ループフィルタ積分補償回路３０の出力電位をＶ∫
とし、減算器２１での減算（即ちＶΔθ−Ｖ∫）で得た
信号の電位をＶｆとする。そして、この減算器２１の出
力電位Ｖｆをサンプル／ホールド回路２２でサンプリン
グした電位をＶｆ1 とし、ローパスフィルタ２３で平滑
化された制御電圧をＶVCO とする。
【００３０】そして、サンプル／ホールド回路２２では
周期Ｔ毎にサンプリングを行うとすると、基準周波数信
号と電圧制御発振器４の出力信号との周波数が合ってい
ないとき、図５に示す状態で各電位が変化する。即ち、
周期Ｔでサンプリングされたとき、ＶΔθ(T) ＝Ｖ1 で
あるとする。そして、このときの積分値Ｖ∫(T) ＝０と
すると、減算器２１の減算出力Ｖｆ(T) ＝ＶΔθ(T) と
なり、この電位がサンプル／ホールド回路２２でＶｆ1
(T) としてホールドされる。このホールドされた電圧に
よってループフィルタ２３は積分動作を行い、電圧制御
発振器４の制御電圧ＶVCO を得る。
周期Ｔ毎にサンプリングを行うとすると、基準周波数信
号と電圧制御発振器４の出力信号との周波数が合ってい
ないとき、図５に示す状態で各電位が変化する。即ち、
周期Ｔでサンプリングされたとき、ＶΔθ(T) ＝Ｖ1 で
あるとする。そして、このときの積分値Ｖ∫(T) ＝０と
すると、減算器２１の減算出力Ｖｆ(T) ＝ＶΔθ(T) と
なり、この電位がサンプル／ホールド回路２２でＶｆ1
(T) としてホールドされる。このホールドされた電圧に
よってループフィルタ２３は積分動作を行い、電圧制御
発振器４の制御電圧ＶVCO を得る。
【００３１】図５に示されるように、周波数比較器２の
出力電位ＶΔθが変化しているときには、ループフィル
タ積分補償回路３０から所定の出力電位Ｖ∫が生じて、
減算器２１の減算出力Ｖｆは所定電位Ｖ1 で一定とな
り、電圧制御発振器４の制御電圧ＶVCO は一定値に安定
する。
出力電位ＶΔθが変化しているときには、ループフィル
タ積分補償回路３０から所定の出力電位Ｖ∫が生じて、
減算器２１の減算出力Ｖｆは所定電位Ｖ1 で一定とな
り、電圧制御発振器４の制御電圧ＶVCO は一定値に安定
する。
【００３２】この図４に示す回路は、図１，図２に示す
回路の場合と同様に、入力端子１に得られる周波数信号
に直接同期し、ループ応答が一次ループとなり、良好な
特性になると共に、ループフィルタの積分動作が補償さ
れるので、電圧制御発振器の発振出力が安定するまでの
時間が非常に短く、より高速に基準となる入力信号に同
期した周波数信号を作成できる。
回路の場合と同様に、入力端子１に得られる周波数信号
に直接同期し、ループ応答が一次ループとなり、良好な
特性になると共に、ループフィルタの積分動作が補償さ
れるので、電圧制御発振器の発振出力が安定するまでの
時間が非常に短く、より高速に基準となる入力信号に同
期した周波数信号を作成できる。
【００３３】
【発明の効果】本発明によると、位相差の変化が基準周
波数に対応した周期で直接行われ、電圧制御発振器が基
準周波数に直接ロックした周波数信号を直ちに出力する
ようになる。
波数に対応した周期で直接行われ、電圧制御発振器が基
準周波数に直接ロックした周波数信号を直ちに出力する
ようになる。
【００３４】この場合、ローパスフィルタとしてデジタ
ルフィルタを使用することで、周波数シンセサイザの回
路構成が簡単になる。
ルフィルタを使用することで、周波数シンセサイザの回
路構成が簡単になる。
【００３５】また、ローパスフィルタとしてアナログフ
ィルタを使用し、割算手段の出力を積分する積分手段
と、この積分手段の積分値出力を割算手段の出力から減
算する減算手段とを設け、電圧制御発振器の制御電圧を
積分補償するようにしたことで、ローパスフィルタの積
分動作が補償され、高速で所望の周波数に同期するよう
になる。
ィルタを使用し、割算手段の出力を積分する積分手段
と、この積分手段の積分値出力を割算手段の出力から減
算する減算手段とを設け、電圧制御発振器の制御電圧を
積分補償するようにしたことで、ローパスフィルタの積
分動作が補償され、高速で所望の周波数に同期するよう
になる。
【図１】本発明の一実施例の全体構成を示す構成図であ
る。
る。
【図２】一実施例の周波数比較器を示す構成図である。
【図３】一実施例の回路の位相・周波数応答を示す特性
図である。
図である。
【図４】本発明の他の実施例を示す構成図である。
【図５】他の実施例の動作タイミングを示す特性図であ
る。
る。
１ 基準周波数信号入力端子 ２ 周波数比較器 ３ ローパスフィルタ ４ 電圧制御発振器（ＶＣＯ） ５ 周波数信号出力端子 １２ 位相比較器 １４ 遅延回路 １５ 減算器 １６ 割算器 ２２ サンプル／ホールド回路 ２３ アナログ式ローパスフィルタ ３０ ループフィルタ積分補償回路 ３１ サンプル／ホールド回路 ３２ 積分器
Claims (3)
- 【請求項１】 基準となる入力周波数信号と出力周波数
信号との位相差を比較する位相比較手段と、 該位相比較手段の比較出力を上記入力周波数に対応した
所定時間遅延させる遅延手段と、 上記比較出力から上記遅延手段の出力を減算する減算手
段と、 該減算手段の減算出力を上記所定時間に対応した値で割
る割算手段と、 該割算手段の出力を平滑化するローパスフィルタと、 該ローパスフィルタの出力が制御電圧として供給され出
力周波数信号を上記位相比較手段に供給する電圧制御発
振器とを備えた周波数シンセサイザ。 - 【請求項２】 上記ローパスフィルタとしてデジタルフ
ィルタを使用するようにした請求項１記載の周波数シン
セサイザ。 - 【請求項３】 上記ローパスフィルタとしてアナログフ
ィルタを使用し、上記割算手段の出力を積分する積分手
段と、該積分手段の積分値出力を上記割算手段の出力か
ら減算する減算手段とを設け、 上記ローパスフィルタの積分動作を補償するようにした
請求項１記載の周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6139035A JPH088737A (ja) | 1994-06-21 | 1994-06-21 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6139035A JPH088737A (ja) | 1994-06-21 | 1994-06-21 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088737A true JPH088737A (ja) | 1996-01-12 |
Family
ID=15235943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6139035A Pending JPH088737A (ja) | 1994-06-21 | 1994-06-21 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088737A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001175302A (ja) * | 1999-12-22 | 2001-06-29 | Burr-Brown Japan Ltd | デバイスの特性の変更方法および変更装置 |
-
1994
- 1994-06-21 JP JP6139035A patent/JPH088737A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001175302A (ja) * | 1999-12-22 | 2001-06-29 | Burr-Brown Japan Ltd | デバイスの特性の変更方法および変更装置 |
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