JPH088742A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH088742A JPH088742A JP6156772A JP15677294A JPH088742A JP H088742 A JPH088742 A JP H088742A JP 6156772 A JP6156772 A JP 6156772A JP 15677294 A JP15677294 A JP 15677294A JP H088742 A JPH088742 A JP H088742A
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- 230000010355 oscillation Effects 0.000 claims abstract description 26
- 230000001186 cumulative effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 周波数シンセサイザに用いられるＰＬＬ回路
において、小数点分周を可能にすることにより低い分周
比を実現し、周波数設定を細かくすると共に、高速応答
を実現する。 【構成】 ダイレクト・デジタル・シンセサイザ５０Ａ
は、電圧制御発振器４０から発振された発振周波数ｆ
out より局部発振周波数ｆLOだけ低い中間周波数ｆCO＝
ｆout −ｆLOをクロック周波数ｆCKとし、クロック周期
１／ｆCKごとに分周比１／Ｎ＝ΦN ／２n を累積加算す
ることにより、周波数ｆDDS ＝（ΦN ／２n ）・ｆCKの
離散デジタル信号 S7 を出力する。マルチプライングＤ
Ａコンバータ２０Ａは、周波数ｆDDS ＝（ΦN ／２n ）
・ｆCKの離散デジタル信号Ｓ7 と、基準周波数ｆref の
アナログ基準信号Ｓ1 とを乗算することにより、両信号
Ｓ7 、Ｓ1 の位相差θに比例したアナログの誤差信号 S
2 を出力する。発振周波数ｆout ＝（２n ／ΦN ）・ｆ
ref ＋ｆLOが得られる。
において、小数点分周を可能にすることにより低い分周
比を実現し、周波数設定を細かくすると共に、高速応答
を実現する。 【構成】 ダイレクト・デジタル・シンセサイザ５０Ａ
は、電圧制御発振器４０から発振された発振周波数ｆ
out より局部発振周波数ｆLOだけ低い中間周波数ｆCO＝
ｆout −ｆLOをクロック周波数ｆCKとし、クロック周期
１／ｆCKごとに分周比１／Ｎ＝ΦN ／２n を累積加算す
ることにより、周波数ｆDDS ＝（ΦN ／２n ）・ｆCKの
離散デジタル信号 S7 を出力する。マルチプライングＤ
Ａコンバータ２０Ａは、周波数ｆDDS ＝（ΦN ／２n ）
・ｆCKの離散デジタル信号Ｓ7 と、基準周波数ｆref の
アナログ基準信号Ｓ1 とを乗算することにより、両信号
Ｓ7 、Ｓ1 の位相差θに比例したアナログの誤差信号 S
2 を出力する。発振周波数ｆout ＝（２n ／ΦN ）・ｆ
ref ＋ｆLOが得られる。
Description
【０００１】
【産業上の利用分野】本発明はＰＬＬ回路、特に位相検
波器としてマルチプライニングＤＡコンバータを、分周
器としてＤＤＳ（Direct Digital Synthesizer）を、そ
れぞれ使用することにより、低分周比で周波数を自由に
設定できるようにした周波数シンセサイザに用いられる
ＰＬＬ回路に関する。
波器としてマルチプライニングＤＡコンバータを、分周
器としてＤＤＳ（Direct Digital Synthesizer）を、そ
れぞれ使用することにより、低分周比で周波数を自由に
設定できるようにした周波数シンセサイザに用いられる
ＰＬＬ回路に関する。
【０００２】
【従来の技術】一般に、ＰＬＬ回路とは、よく知られて
いるように、Phase Locked Loop （位相ロックドルー
プ）回路の略称であり、電圧制御発振器の発振周波数の
位相を基準周波数の位相に一致させる回路をいう。図５
は、従来の周波数シンセサイザに用いられているＰＬＬ
回路の例である。図５において参照符号１は基準周波数
発振器、２は位相検波器、３は低域通過フィルタ、４は
電圧制御発振器、５は分周器である。電圧制御発振器４
の出力周波数ｆout は、分周器５で１／Ｎに分周され、
分周周波数の位相と上記基準周波数発振器の基準周波数
ｆr の位相のずれが、位相検波器２で検出される。これ
により、位相検波器２からは両周波数の位相差に比例し
た誤差信号が出力され、低域通過フィルタ３で不要な高
周波分が取り除かれて電圧制御発振器４の制御入力とな
る。この結果、誤差信号が小さくなる方向にｆout を変
化させ、位相ロックされた状態では、ｆout ＝ｆｒ・Ｎ
となる。即ち、従来のＰＬＬ回路は、Ｎを可変にするこ
とにより、単一の周波数ｆr から各Ｎ倍の発振周波数ｆ
out を得ていた。
いるように、Phase Locked Loop （位相ロックドルー
プ）回路の略称であり、電圧制御発振器の発振周波数の
位相を基準周波数の位相に一致させる回路をいう。図５
は、従来の周波数シンセサイザに用いられているＰＬＬ
回路の例である。図５において参照符号１は基準周波数
発振器、２は位相検波器、３は低域通過フィルタ、４は
電圧制御発振器、５は分周器である。電圧制御発振器４
の出力周波数ｆout は、分周器５で１／Ｎに分周され、
分周周波数の位相と上記基準周波数発振器の基準周波数
ｆr の位相のずれが、位相検波器２で検出される。これ
により、位相検波器２からは両周波数の位相差に比例し
た誤差信号が出力され、低域通過フィルタ３で不要な高
周波分が取り除かれて電圧制御発振器４の制御入力とな
る。この結果、誤差信号が小さくなる方向にｆout を変
化させ、位相ロックされた状態では、ｆout ＝ｆｒ・Ｎ
となる。即ち、従来のＰＬＬ回路は、Ｎを可変にするこ
とにより、単一の周波数ｆr から各Ｎ倍の発振周波数ｆ
out を得ていた。
【０００３】
【発明が解決しようとする課題】しかし、図５に示す従
来のＰＬＬ回路では、自由に発振周波数を設定使用とす
ると、高い分周比にするしかなく、高い分周比による障
害により、ＰＬＬループの固有振動周波数が下がってし
まう。一方、高速セトリング応答を実現しようとする
と、低分周比にするしかなく、細かい周波数設定は困難
であった。更に、従来のＰＬＬ回路の分周器５を、通常
の分周器よりも低分周比で比較的自由な分周設定が可能
なパレス・スワロー・カウンタで構成したとしても、整
数分周であり、細かい周波数の設定には限界があった。
即ち、従来は、細かい周波数設定と高速応答とを共に満
足することはできなかった。本発明の目的は、ＰＬＬ回
路において、小数点分周を可能にすることにより低い分
周比を実現し、周波数設定を細かくすると共に、高速応
答を実現することにある。
来のＰＬＬ回路では、自由に発振周波数を設定使用とす
ると、高い分周比にするしかなく、高い分周比による障
害により、ＰＬＬループの固有振動周波数が下がってし
まう。一方、高速セトリング応答を実現しようとする
と、低分周比にするしかなく、細かい周波数設定は困難
であった。更に、従来のＰＬＬ回路の分周器５を、通常
の分周器よりも低分周比で比較的自由な分周設定が可能
なパレス・スワロー・カウンタで構成したとしても、整
数分周であり、細かい周波数の設定には限界があった。
即ち、従来は、細かい周波数設定と高速応答とを共に満
足することはできなかった。本発明の目的は、ＰＬＬ回
路において、小数点分周を可能にすることにより低い分
周比を実現し、周波数設定を細かくすると共に、高速応
答を実現することにある。
【０００４】
【課題を解決するための手段】本発明は、上記従来のＰ
ＬＬ回路が内包する整数分周に起因した細かい周波数設
定の限界という課題に鑑み、位相ロックループにダイレ
クト・デジタル・シンセサイザ５０Ａとマルチプライン
グＤＡコンバータ２０Ａとを備えることにより、小数点
分周を可能にして、上記課題を解決せんとするものであ
る。
ＬＬ回路が内包する整数分周に起因した細かい周波数設
定の限界という課題に鑑み、位相ロックループにダイレ
クト・デジタル・シンセサイザ５０Ａとマルチプライン
グＤＡコンバータ２０Ａとを備えることにより、小数点
分周を可能にして、上記課題を解決せんとするものであ
る。
【０００５】
【作用】故に、本発明の構成は、図１に示すように、電
圧制御発振器４０の発振周波数ｆout をダウン・コンバ
ートした周波数ｆCO＝ｆout −ｆLOをクロック周波数ｆ
CKとしてダイレクト・デジタル・シンセサイザ５０Ａを
動作させ、クロック周期１／ｆCKごとに分周比１／Ｎ＝
ΦN ／２n を累積加算して出力した周波数ｆDDS＝（Φ
N ／２n ）・ｆCKのデジタル鋸波Ｓ7 （図４（Ｂ））を
マルチプライングＤＡコンバータ２０Ａに入力して、基
準周波数ｆref のアナログ基準信号Ｓ1 に対する位相差
θに比例するアナログ誤差信号Ｓ2 を電圧制御発振器４
０の制御入力とすることにより、位相ロックされた状態
で発振周波数ｆout ＝（２n ／ΦN）・ｆref ＋ｆLOが
得られるようになったので、分周比１／Ｎ＝ΦN ／２n
を適宜設定することにより小数点分周が可能となるよう
に作用するものである。
圧制御発振器４０の発振周波数ｆout をダウン・コンバ
ートした周波数ｆCO＝ｆout −ｆLOをクロック周波数ｆ
CKとしてダイレクト・デジタル・シンセサイザ５０Ａを
動作させ、クロック周期１／ｆCKごとに分周比１／Ｎ＝
ΦN ／２n を累積加算して出力した周波数ｆDDS＝（Φ
N ／２n ）・ｆCKのデジタル鋸波Ｓ7 （図４（Ｂ））を
マルチプライングＤＡコンバータ２０Ａに入力して、基
準周波数ｆref のアナログ基準信号Ｓ1 に対する位相差
θに比例するアナログ誤差信号Ｓ2 を電圧制御発振器４
０の制御入力とすることにより、位相ロックされた状態
で発振周波数ｆout ＝（２n ／ΦN）・ｆref ＋ｆLOが
得られるようになったので、分周比１／Ｎ＝ΦN ／２n
を適宜設定することにより小数点分周が可能となるよう
に作用するものである。
【０００６】
【実施例】以下、本発明を実施例により添付図面を参照
して説明する。図１は本発明の実施例を示す全体図、図
２は本発明の実施例を示す詳細図である。参照符号１０
は基準周波数発振器、２０は位相検波器、３０は低域通
過フィルタ、４０は電圧制御発振器、５０は分周器、６
０はダウン・コンバータ、７０はアッパー・コンバータ
である。
して説明する。図１は本発明の実施例を示す全体図、図
２は本発明の実施例を示す詳細図である。参照符号１０
は基準周波数発振器、２０は位相検波器、３０は低域通
過フィルタ、４０は電圧制御発振器、５０は分周器、６
０はダウン・コンバータ、７０はアッパー・コンバータ
である。
【０００７】Ａ．構成 本発明に係るＰＬＬ回路は、図１に示すように、基準周
波数発振器１０と、位相検波器２０と、低域通過フィル
タ３０と、電圧制御発振器４０と、ダウン・コンバータ
６０と、分周器５０とにより、位相ロックループを構成
している。また、この位相ロックループの局部発振周波
数ｆLOを発生する装置として、アッパー・コンバータ７
０が設けられている。
波数発振器１０と、位相検波器２０と、低域通過フィル
タ３０と、電圧制御発振器４０と、ダウン・コンバータ
６０と、分周器５０とにより、位相ロックループを構成
している。また、この位相ロックループの局部発振周波
数ｆLOを発生する装置として、アッパー・コンバータ７
０が設けられている。
【０００８】上記基準周波数発振器１０は、一定の基準
周波数ｆref を有するアナログ信号Ｓ1 を発振する発振
器であり、例えば、水晶発振器１０Ａ（図２）により構
成されている。
周波数ｆref を有するアナログ信号Ｓ1 を発振する発振
器であり、例えば、水晶発振器１０Ａ（図２）により構
成されている。
【０００９】上記位相検波器２０は、基準信号Ｓ1 と、
後述する比較信号Ｓ7 を入力し、両信号の位相のずれを
検知して、位相差に比例した誤差信号Ｓ2 を出力する。
本発明では、この位相検波器２０がマルチプライングＤ
Ａコンバータ２０Ａにより、構成されている。このマル
チプライングＤＡコンバータ２０Ａは、アナログの基準
信号Ｓ1 と比較信号である離散デジタル信号Ｓ7 とを乗
算し、両信号Ｓ1 、Ｓ7 の位相差θに比例したアナログ
の誤差信号Ｓ2 を出力するＤＡコンバータであり、入力
側には、電源電圧ＶCCを抵抗Ｒ1 とＲ2 で分圧して得ら
れた基準電圧Ｖref が印加されている。
後述する比較信号Ｓ7 を入力し、両信号の位相のずれを
検知して、位相差に比例した誤差信号Ｓ2 を出力する。
本発明では、この位相検波器２０がマルチプライングＤ
Ａコンバータ２０Ａにより、構成されている。このマル
チプライングＤＡコンバータ２０Ａは、アナログの基準
信号Ｓ1 と比較信号である離散デジタル信号Ｓ7 とを乗
算し、両信号Ｓ1 、Ｓ7 の位相差θに比例したアナログ
の誤差信号Ｓ2 を出力するＤＡコンバータであり、入力
側には、電源電圧ＶCCを抵抗Ｒ1 とＲ2 で分圧して得ら
れた基準電圧Ｖref が印加されている。
【００１０】上記低域通過フィルタ３０は、ＰＬＬルー
プの制御を行うループ・フィルタ３０Ａと、誤差信号 S
2 から高調波成分を除去するリファレンス・フィルタ３
０Ｂとで、図２に示すように構成されている。
プの制御を行うループ・フィルタ３０Ａと、誤差信号 S
2 から高調波成分を除去するリファレンス・フィルタ３
０Ｂとで、図２に示すように構成されている。
【００１１】上記電圧制御発振器４０は、低域通過フィ
ルタ３０を通過した誤差信号 S3 を制御入力として発振
周波数ｆout を変化させる可変周波数発振器である。上
記アッパー・コンバータ７０は、固有の逓倍比ＮT を有
し、基準周波数ｆref を整数倍ＮT にまで高めることに
より、局部発振周波数ｆLO＝ｆref ×ＮT を得る装置で
あり、図２に示すように、周波数逓倍器７０Ａと帯域通
過フィルタ７０Ｂにより構成されている。上記ダウン・
コンバータ６０は、電圧制御発振器４０の発振周波数ｆ
out と、アッパー・コンバータ７０の局部発振周波数ｆ
LOから、発振周波数ｆout より低い中間周波数ｆCO＝ｆ
out −ｆLOを得る装置であり、図２に示すように、ミキ
サ６０Ａと帯域通過フィルタ６０Ｂとコンパレータ６０
Ｃとから構成されている。
ルタ３０を通過した誤差信号 S3 を制御入力として発振
周波数ｆout を変化させる可変周波数発振器である。上
記アッパー・コンバータ７０は、固有の逓倍比ＮT を有
し、基準周波数ｆref を整数倍ＮT にまで高めることに
より、局部発振周波数ｆLO＝ｆref ×ＮT を得る装置で
あり、図２に示すように、周波数逓倍器７０Ａと帯域通
過フィルタ７０Ｂにより構成されている。上記ダウン・
コンバータ６０は、電圧制御発振器４０の発振周波数ｆ
out と、アッパー・コンバータ７０の局部発振周波数ｆ
LOから、発振周波数ｆout より低い中間周波数ｆCO＝ｆ
out −ｆLOを得る装置であり、図２に示すように、ミキ
サ６０Ａと帯域通過フィルタ６０Ｂとコンパレータ６０
Ｃとから構成されている。
【００１２】上記分周器５０は、可変分周比１／Ｎ＝Φ
N ／２n を有し、ダウン・コンバータ６０により発生さ
れた中間周波数ｆCO＝ｆout −ｆLOを分周した周波数ｆ
DDS＝（ΦN ／２n ）・ｆCKを得る装置である。本発明
では、この分周器５０がダイレクト・デジタル・シンセ
サイザ５０Ａにより、構成されている。このダイレクト
・デジタル・シンセサイザ５０Ａは、図２に示すよう
に、演算器５０Ａ１とＤ型レジスタ５０Ａ２により構成
され、上記中間周波数ｆCO＝ｆout −ｆLOをクロック周
波数ｆCKとするクロック信号Ｓ6 を入力し、後述するよ
うに、位相増分値ΦN と、演算器５０Ａ１の最大値２n
と、クロック周波数ｆCKとで定まる周波数ｆDDS ＝（Φ
N ／２n ）・ｆCKの離散デジタル信号Ｓ7 を出力する装
置である。
N ／２n を有し、ダウン・コンバータ６０により発生さ
れた中間周波数ｆCO＝ｆout −ｆLOを分周した周波数ｆ
DDS＝（ΦN ／２n ）・ｆCKを得る装置である。本発明
では、この分周器５０がダイレクト・デジタル・シンセ
サイザ５０Ａにより、構成されている。このダイレクト
・デジタル・シンセサイザ５０Ａは、図２に示すよう
に、演算器５０Ａ１とＤ型レジスタ５０Ａ２により構成
され、上記中間周波数ｆCO＝ｆout −ｆLOをクロック周
波数ｆCKとするクロック信号Ｓ6 を入力し、後述するよ
うに、位相増分値ΦN と、演算器５０Ａ１の最大値２n
と、クロック周波数ｆCKとで定まる周波数ｆDDS ＝（Φ
N ／２n ）・ｆCKの離散デジタル信号Ｓ7 を出力する装
置である。
【００１３】Ｂ．動作 以下、上記構成を有するＰＬＬ回路の動作を、図２と図
３と図４に基づいて、説明する。図２は、既述したよう
に、本発明の実施例を示す詳細図である。図３は、横軸
に周波数ｆを記し、上記説明した各装置から出力される
信号の周波数の帯域（図３（Ａ））と、その出力された
信号が通過するフィルタの特性（図３（Ｂ））を描いた
ものである。図４は、分周器５０を構成するダイレクト
・デジタル・シンセサイザ５０Ａの各部の波形図と基準
信号Ｓ1 の波形図である。
３と図４に基づいて、説明する。図２は、既述したよう
に、本発明の実施例を示す詳細図である。図３は、横軸
に周波数ｆを記し、上記説明した各装置から出力される
信号の周波数の帯域（図３（Ａ））と、その出力された
信号が通過するフィルタの特性（図３（Ｂ））を描いた
ものである。図４は、分周器５０を構成するダイレクト
・デジタル・シンセサイザ５０Ａの各部の波形図と基準
信号Ｓ1 の波形図である。
【００１４】図３に示すように、基準周波数ｆref を１
ＭＨｚとし、この１ＭＨｚに基づいて、電圧制御発振器
４０の発振周波数ｆout を９４０〜９６０ＭＨｚの間で
細かく設定する場合の動作を説明する。先ず、図２に示
すように、基準発振器１０からは、基準周波数ｆref ＝
１ＭＨｚのアナログ基準信号Ｓ1 が、コンデンサＣ1 を
介してマルチプライングＤＡコンバータ２０Ａに入力す
ると共に、アッパー・コンバータ７０の周波数逓倍器７
０Ａに入力する。周波数逓倍器７０Ａにおいては、固有
の逓倍比ＮT ＝９３０により、局部発振周波数ｆLO＝ｆ
ref ×ＮT ＝１ＭＨｚ×９３０＝９３０ＭＨｚが得ら
れ、この局部発振周波数ｆLO＝９３０ＭＨｚで振動する
アナログ信号Ｓ5 が出力され、帯域通過フィルタ７０Ｂ
に入力する。
ＭＨｚとし、この１ＭＨｚに基づいて、電圧制御発振器
４０の発振周波数ｆout を９４０〜９６０ＭＨｚの間で
細かく設定する場合の動作を説明する。先ず、図２に示
すように、基準発振器１０からは、基準周波数ｆref ＝
１ＭＨｚのアナログ基準信号Ｓ1 が、コンデンサＣ1 を
介してマルチプライングＤＡコンバータ２０Ａに入力す
ると共に、アッパー・コンバータ７０の周波数逓倍器７
０Ａに入力する。周波数逓倍器７０Ａにおいては、固有
の逓倍比ＮT ＝９３０により、局部発振周波数ｆLO＝ｆ
ref ×ＮT ＝１ＭＨｚ×９３０＝９３０ＭＨｚが得ら
れ、この局部発振周波数ｆLO＝９３０ＭＨｚで振動する
アナログ信号Ｓ5 が出力され、帯域通過フィルタ７０Ｂ
に入力する。
【００１５】帯域通過フィルタ７０Ｂでは、図３に示す
ように、局部発振周波数ｆLOのスペクトラムの純度を高
くすることにより、９３０ＭＨｚの周波数のアナログ信
号Ｓ5 だけが通過し、次段のダウン・コンバータ６０の
ミキサ６０Ａに入力する。
ように、局部発振周波数ｆLOのスペクトラムの純度を高
くすることにより、９３０ＭＨｚの周波数のアナログ信
号Ｓ5 だけが通過し、次段のダウン・コンバータ６０の
ミキサ６０Ａに入力する。
【００１６】ミキサ６０Ａでは、局部発振周波数ｆLO＝
９３０ＭＨｚのアナログ信号Ｓ5 と、電圧制御発振器４
０から出力された発振周波数ｆout のアナログ信号Ｓ4
との乗算が行われ、ｆCO＝ｆout −ｆLO＝ｆout −９３
０ＭＨｚの周波数で振動するアナログ信号Ｓ8 が出力さ
れる。電圧制御発振器４０の発振周波数ｆout は９４０
ＭＨｚ〜９６０ＭＨｚの使用周波数範囲を有しているの
で、このミキサ６０Ａから出力されるアナログ信号Ｓ8
により、１０ＭＨｚ〜３０ＭＨｚのビート・ダウン周波
数が得られ、図３に示すように、帯域通過フィルタ６０
Ｂを通過することにより、１０ＭＨｚ〜３０ＭＨｚ以外
の不必要なビート・ダウン周波数が除去される。更に、
帯域通過フィルタ６０Ｂを通過したアナログ信号Ｓ
8 は、ヒステリシス特性を持ちノイズに対する安定性を
確保したコンパレータ６０Ｃに入力し、波形成形される
ことにより、矩形波のデジタル信号Ｓ6 がクロック信号
としてダイレクト・デジタル・シンセサイザ５０Ａに入
力する。
９３０ＭＨｚのアナログ信号Ｓ5 と、電圧制御発振器４
０から出力された発振周波数ｆout のアナログ信号Ｓ4
との乗算が行われ、ｆCO＝ｆout −ｆLO＝ｆout −９３
０ＭＨｚの周波数で振動するアナログ信号Ｓ8 が出力さ
れる。電圧制御発振器４０の発振周波数ｆout は９４０
ＭＨｚ〜９６０ＭＨｚの使用周波数範囲を有しているの
で、このミキサ６０Ａから出力されるアナログ信号Ｓ8
により、１０ＭＨｚ〜３０ＭＨｚのビート・ダウン周波
数が得られ、図３に示すように、帯域通過フィルタ６０
Ｂを通過することにより、１０ＭＨｚ〜３０ＭＨｚ以外
の不必要なビート・ダウン周波数が除去される。更に、
帯域通過フィルタ６０Ｂを通過したアナログ信号Ｓ
8 は、ヒステリシス特性を持ちノイズに対する安定性を
確保したコンパレータ６０Ｃに入力し、波形成形される
ことにより、矩形波のデジタル信号Ｓ6 がクロック信号
としてダイレクト・デジタル・シンセサイザ５０Ａに入
力する。
【００１７】ダイレクト・デジタル・シンセサイザ５０
Ａは、図４に示すように、矩形波のクロック信号Ｓ6 が
有するｆCO＝ｆout −ｆLO＝ｆout −９３０ＭＨｚの周
波数をクロック周波数ｆCKとして動作する。即ち、位相
増分値ΦN を入力することにより、図４（Ａ）に示すク
ロック周期ｔ＝１／ｆCKごとに、設定部５０Ａ１１にお
いて設定された可変分周比１／Ｎ＝ΦN ／２n が、演算
器５０Ａ１により、その最大値２n まで累積加算される
（図４（Ｂ））。これにより、図示するようなデジタル
鋸波の離散デジタル信号Ｓ7 が出力される。
Ａは、図４に示すように、矩形波のクロック信号Ｓ6 が
有するｆCO＝ｆout −ｆLO＝ｆout −９３０ＭＨｚの周
波数をクロック周波数ｆCKとして動作する。即ち、位相
増分値ΦN を入力することにより、図４（Ａ）に示すク
ロック周期ｔ＝１／ｆCKごとに、設定部５０Ａ１１にお
いて設定された可変分周比１／Ｎ＝ΦN ／２n が、演算
器５０Ａ１により、その最大値２n まで累積加算される
（図４（Ｂ））。これにより、図示するようなデジタル
鋸波の離散デジタル信号Ｓ7 が出力される。
【００１８】図４（Ｂ）において、最大値２n まで累積
加算された分周比１／Ｎは、次式で表される。 １／Ｎ＝ΦN ／２n ・・・ この式において、ｎは演算器５０Ａ１のビット数を、
ΦN は演算器５０Ａ１の位相増分値を、それぞれ表して
いる。位相増分値ΦN は、２n をフル・スケールに見た
場合の係数で、２進値を１０進値で表現したものであ
る。本実施例の場合、２n （１００％）値をクロック周
波数ｆCKの値に正規化している。従って、分周比１／Ｎ
は、上記式に示すように、ΦN ／２n となる。また、
クロック周期ｔは、既述したように、 ｔ＝１／ｆCK＝１／ｆCO・・・ 従って、該ダイレクト・デジタル・シンセサイザ５０Ａ
から出力される離散デジタル信号Ｓ7 の周期Ｔは、 Ｔ＝Ｎ・ｔ＝（２n ／ΦN ）・（１／ｆCK）・・・ より、出力周波数ｆDDS は、 ｆDDS ＝１／Ｔ＝（ΦN ／２n ）・ｆCK・・・
加算された分周比１／Ｎは、次式で表される。 １／Ｎ＝ΦN ／２n ・・・ この式において、ｎは演算器５０Ａ１のビット数を、
ΦN は演算器５０Ａ１の位相増分値を、それぞれ表して
いる。位相増分値ΦN は、２n をフル・スケールに見た
場合の係数で、２進値を１０進値で表現したものであ
る。本実施例の場合、２n （１００％）値をクロック周
波数ｆCKの値に正規化している。従って、分周比１／Ｎ
は、上記式に示すように、ΦN ／２n となる。また、
クロック周期ｔは、既述したように、 ｔ＝１／ｆCK＝１／ｆCO・・・ 従って、該ダイレクト・デジタル・シンセサイザ５０Ａ
から出力される離散デジタル信号Ｓ7 の周期Ｔは、 Ｔ＝Ｎ・ｔ＝（２n ／ΦN ）・（１／ｆCK）・・・ より、出力周波数ｆDDS は、 ｆDDS ＝１／Ｔ＝（ΦN ／２n ）・ｆCK・・・
【００１９】この出力周波数ｆDDS ＝（ΦN ／２n ）・
ｆCKを有する離散デジタル信号Ｓ7は、マルチプライン
グＤＡコンバータ２０Ａに入力し、基準周波数ｆref を
有するアナログの基準信号Ｓ1 （図４（Ｃ））と乗算さ
れ、両信号の位相差θ（図４（Ｃ））に比例したアナロ
グの誤差信号Ｓ2 が出力される。尚、上記の場合、アナ
ログ基準信号Ｓ1 （図４（Ｃ））の波形としてサイン波
を用いているが、矩形波、三角波、鋸波のいずれでも構
わない。また、上記離散デジタル信号Ｓ7 （図４
（Ｂ））の波形は、整数分周の状態を表しており、小数
点分周の場合は、周期ごとに波形の位相が変わる。上記
アナログ誤差信号Ｓ2 は、低域通過フィルタ３０のルー
プ・フィルタ３０Ａに入力して、高調波成分が除かれて
直流成分のみとなってループの安定性が確保され（図３
（Ｂ））、更にリファレンス・フィルタ３０Ｂに入力し
て、先のマルチプライングＤＡコンバータ２０Ａにおい
て発生した位相検波ノイズが除去される（図３
（Ｂ））。
ｆCKを有する離散デジタル信号Ｓ7は、マルチプライン
グＤＡコンバータ２０Ａに入力し、基準周波数ｆref を
有するアナログの基準信号Ｓ1 （図４（Ｃ））と乗算さ
れ、両信号の位相差θ（図４（Ｃ））に比例したアナロ
グの誤差信号Ｓ2 が出力される。尚、上記の場合、アナ
ログ基準信号Ｓ1 （図４（Ｃ））の波形としてサイン波
を用いているが、矩形波、三角波、鋸波のいずれでも構
わない。また、上記離散デジタル信号Ｓ7 （図４
（Ｂ））の波形は、整数分周の状態を表しており、小数
点分周の場合は、周期ごとに波形の位相が変わる。上記
アナログ誤差信号Ｓ2 は、低域通過フィルタ３０のルー
プ・フィルタ３０Ａに入力して、高調波成分が除かれて
直流成分のみとなってループの安定性が確保され（図３
（Ｂ））、更にリファレンス・フィルタ３０Ｂに入力し
て、先のマルチプライングＤＡコンバータ２０Ａにおい
て発生した位相検波ノイズが除去される（図３
（Ｂ））。
【００２０】このようにして高調波成分が除去されたア
ナログ誤差信号Ｓ3 は、電圧制御発振器４０の制御入力
となる。これにより、電圧制御発振器４０は、上記アナ
ログ誤差信号Ｓ3 が小さくなる方向に発振周波数ｆout
を可変させ、ダイレクト・デジタル・シンセサイザ５０
Ａの出力周波数ｆDDS ＝（ΦN ／２n ）・ｆCKを基準周
波数ｆref に一致させることにより位相ロックするよう
に動作する。即ち、上記式から、ｆCK＝ｆCO＝ｆout
−ｆLO・・・ であるから、このととから、発振周波数ｆout は、 ｆout ＝（２n ／ΦN ）・ｆDDS ＋ｆLO・・・ となる。式のｆDDS が基準周波数ｆref に一致して位
相ロックされた状態では、ｆDDS ＝ｆref であるから、 ｆout ＝（２n ／ΦN ）・ｆref ＋ｆLO・・・
ナログ誤差信号Ｓ3 は、電圧制御発振器４０の制御入力
となる。これにより、電圧制御発振器４０は、上記アナ
ログ誤差信号Ｓ3 が小さくなる方向に発振周波数ｆout
を可変させ、ダイレクト・デジタル・シンセサイザ５０
Ａの出力周波数ｆDDS ＝（ΦN ／２n ）・ｆCKを基準周
波数ｆref に一致させることにより位相ロックするよう
に動作する。即ち、上記式から、ｆCK＝ｆCO＝ｆout
−ｆLO・・・ であるから、このととから、発振周波数ｆout は、 ｆout ＝（２n ／ΦN ）・ｆDDS ＋ｆLO・・・ となる。式のｆDDS が基準周波数ｆref に一致して位
相ロックされた状態では、ｆDDS ＝ｆref であるから、 ｆout ＝（２n ／ΦN ）・ｆref ＋ｆLO・・・
【００２１】従って、本実施例におけるｆref ＝１ＭＨ
ｚ（図３（Ａ））とｆLO＝９３０ＭＨｚ（図３（Ａ））
を上記式に代入すると、 ｆout ＝（２n ／ΦN ）＋９３０・・・ 式において、発振周波数ｆout を９４０ＭＨｚ〜９６
０ＭＨｚ（図３（Ａ））の範囲で細かく設定するには、
ダイレクト・デジタル・シンセサイザ５０Ａ（図１、図
２）を構成する演算器５０Ａ１の分周比設定部５０Ａ１
１において、位相増分値ΦN をデジタル入力することに
より、可変分周比１／Ｎ＝ΦN ／２n を（１／１０）〜
（１／３０）の範囲で小数点設定すればよい。
ｚ（図３（Ａ））とｆLO＝９３０ＭＨｚ（図３（Ａ））
を上記式に代入すると、 ｆout ＝（２n ／ΦN ）＋９３０・・・ 式において、発振周波数ｆout を９４０ＭＨｚ〜９６
０ＭＨｚ（図３（Ａ））の範囲で細かく設定するには、
ダイレクト・デジタル・シンセサイザ５０Ａ（図１、図
２）を構成する演算器５０Ａ１の分周比設定部５０Ａ１
１において、位相増分値ΦN をデジタル入力することに
より、可変分周比１／Ｎ＝ΦN ／２n を（１／１０）〜
（１／３０）の範囲で小数点設定すればよい。
【００２２】
【発明の効果】上記のとおり、本発明によれば、ＰＬＬ
回路を、ダイレクト・デジタル・シンセサイザ５０Ａと
マルチプライングＤＡコンバータ２０Ａで構成したこと
により、小数点分周が可能となったので、周波数設定を
細かくできるという技術的効果を奏することとなった。
また、低分周比１／Ｎ＝ΦN ／２n のＰＬＬ回路が実現
できるので、位相ノイズが小さくでき、位相ロックルー
プのセトリング時間を高速化できると共に、周波数特性
が安定化し、かつ基準周波数ｆref の供給にアナログ信
号波形が利用できる等の効果がある。
回路を、ダイレクト・デジタル・シンセサイザ５０Ａと
マルチプライングＤＡコンバータ２０Ａで構成したこと
により、小数点分周が可能となったので、周波数設定を
細かくできるという技術的効果を奏することとなった。
また、低分周比１／Ｎ＝ΦN ／２n のＰＬＬ回路が実現
できるので、位相ノイズが小さくでき、位相ロックルー
プのセトリング時間を高速化できると共に、周波数特性
が安定化し、かつ基準周波数ｆref の供給にアナログ信
号波形が利用できる等の効果がある。
【００２３】
【図１】本発明の実施例を示す全体図である。
【図２】本発明の実施例の詳細図である。
【図３】本発明の動作説明図である。
【図４】本発明の実施例の各部の波形図である。
【図５】従来技術の説明図である。
１０ 基準周波数発振器 ２０ 位相検波器 ３０ 低域通過フィルタ ４０ 電圧制御発振器 ５０ 分周器 ６０ ダウン・コンバータ ７０ アッパー・コンバータ ２０Ａ マルチプライングＤＡコンバータ ５０Ａ ダイレクト・デジタル・シンセサイザ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/18 Ｂ
Claims (5)
- 【請求項１】 基準周波数発振器と、位相検波器と、低
域通過フィルタと、電圧制御発振器と、分周器とから成
るＰＬＬ回路において、 電圧制御発振器４０から発振された発振周波数ｆout よ
り局部発振周波数ｆLOだけ低い中間周波数ｆCO＝ｆout
−ｆLOをクロック周波数ｆCKとし、クロック周期１／ｆ
CKごとに分周比１／Ｎ＝ΦN ／２n を累積加算すること
により、周波数ｆDDS ＝（ΦN ／２n ）・ｆCKの離散デ
ジタル信号 S7 を出力するダイレクト・デジタル・シン
セサイザ５０Ａにより構成された分周器５０を備えると
共に、 上記周波数ｆDDS ＝（ΦN ／２n ）・ｆCKの離散デジタ
ル信号Ｓ7 と、基準周波数ｆref のアナログ基準信号Ｓ
1 とを乗算することにより、両信号Ｓ7 、Ｓ1の位相差
θに比例したアナログの誤差信号 S2 を出力するマルチ
プライングＤＡコンバータ２０Ａにより構成された位相
検波器２０を備え、 位相ロックされた状態で発振周波数ｆout ＝（２n ／Φ
N ）・ｆref ＋ｆLOを得ることを特徴とするＰＬＬ回
路。 - 【請求項２】 上記マルチプライングＤＡコンバータ２
０Ａと電圧制御発振器４０の間に低域通過フィルタ３０
が挿入され、該低域通過フィルタ３０がループ・フィル
タ３０Ａとリファレンス・フィルタ３０Ｂとで構成され
ている請求項１記載のＰＬＬ回路。 - 【請求項３】 上記ダイレクト・デジタル・シンセサイ
ザ５０Ａと電圧制御発振器４０との間にダウン・コンバ
ータ６０が、該ダウン・コンバータ６０と基準周波数発
振器１０との間にアッパー・コンバータ７０が、それぞ
れ挿入されている請求項１記載のＰＬＬ回路。 - 【請求項４】 上記ダウン・コンバータ６０が、ミキサ
６０Ａと帯域通過フィルタ６０Ｂとコンパレータ６０Ｃ
により構成されている請求項３記載のＰＬＬ回路。 - 【請求項５】 上記アッパー・コンバータ７０が、周波
数逓倍器７０Ａと帯域通過フィルタ７０Ｂにより構成さ
れている請求項３記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6156772A JPH088742A (ja) | 1994-06-15 | 1994-06-15 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6156772A JPH088742A (ja) | 1994-06-15 | 1994-06-15 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088742A true JPH088742A (ja) | 1996-01-12 |
Family
ID=15634983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6156772A Pending JPH088742A (ja) | 1994-06-15 | 1994-06-15 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088742A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7652542B2 (en) | 2004-05-17 | 2010-01-26 | Nec Corporation | Signal generator, and transmitter, receiver and transceiver using same |
| JP2010233078A (ja) * | 2009-03-27 | 2010-10-14 | Furukawa Electric Co Ltd:The | Ｐｌｌ回路 |
-
1994
- 1994-06-15 JP JP6156772A patent/JPH088742A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7652542B2 (en) | 2004-05-17 | 2010-01-26 | Nec Corporation | Signal generator, and transmitter, receiver and transceiver using same |
| JP2010233078A (ja) * | 2009-03-27 | 2010-10-14 | Furukawa Electric Co Ltd:The | Ｐｌｌ回路 |
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