JPH0888566A - ２の補数のパルス幅変調器および２の補数をパルス幅変調する方法 - Google Patents

Abstract

(57)【要約】 【目的】 簡単な構成で２の補数の入力データしたがっ
てデータプロセッサのバスからのデータを直接受け入れ
ることができるパルス幅変調器を実現する。 【構成】 パルス幅変調器（ＰＷＭ）（２０）は２の補
数入力数を受け符号ビットを残りの下位ビットから分離
する。該ＰＷＭはこれらのビットを符号ビットに応じて
符号なしの数に変換する。比較器（４１）がカウンタ
（３０）の出力が前記符号なしの数に等しいことに応じ
て比較出力信号を提供する。出力回路（２５）は符号ビ
ットの正負に応じて比較器の出力で決定される時間長の
間第１および第２のパルス幅変調された信号を提供す
る。１つの実施例では、ＰＷＭは負の２の補数を前記下
位ビットを１の補数化して符号なしの数に変換し、出力
回路はキャリー動作の必要性なしに完全に２の補数形式
に変換するため１つの付加的なクロックサイクルの間第
２のパルス幅変調された信号をアクティブに保つ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は一般的には電気回路に
関し、かつより特定的には、パルス幅変調器に関する。

【０００２】

【従来の技術】パルス幅変調器（ＰＷＭ）は通信、モー
タ制御装置のような制御の用途、その他を含むいくつか
の用途にとって有用である。ＰＷＭは入力値を受信しか
つそのデューティサイクルが該入力値によって決定され
る出力パルスを提供する。典型的なＰＷＭはクロック信
号のサイクル数をカウントするカウンタ、前記入力値を
記憶するための入力レジスタ、および前記カウンタが前
記入力値に到達したことを検出しかつ出力信号を切換え
る比較器を含む。

【０００３】それらの制御の用途のため、ＰＷＭはしば
しば単一の集積回路においてデータプロセッサと組合わ
される。ＰＷＭは該データプロセッサの内部バスに接続
される。典型的には、ＰＷＭはメモリマップされるペリ
フェラル（ｍｅｍｏｒｙ−ｍａｐｐｅｄ ｐｅｒｉｐｈ
ｅｒａｌ）であり、かつデータプロセッサは前記入力数
を内部バスを使用してＰＷＭに書き込む。

【０００４】

【発明が解決しようとする課題】しかしながら、いくつ
かのデータプロセッサは２の補数データに対して動作す
る。２の補数のナンバリングシステムは正および負の両
方の数を表現することができる。２の補数のナンバリン
グシステムにおいては、最上位ビットは符号ビットであ
り、これは正の数を表わすためには“０”となり、かつ
負の数を表わすためには“１”となる。２の補数のナン
バリングシステムは符号付きの（ｓｉｇｎｅｄ）量を表
わすために制御の用途にとって特に有用である。しかし
ながら、知られたＰＷＭは符号なしの（ｕｎｓｉｇｎｅ
ｄ）入力数に対して動作するよう設計されており、かつ
２の補数から符号なしのフォーマットに変換するために
は付加的な回路を必要とする。この変換動作のために回
路の寸法が増大する。したがって、必要なことは２の補
数の入力データを受け入れることができかつしたがって
多量の付加的な回路領域を必要とすることなくデータプ
ロセッサのバスから直接データを受け入れることができ
るＰＷＭである。

【０００５】

【課題を解決するための手段および作用】したがって、
本発明は、１つの形態で、ある入力数を受けるための入
力を備え、前記入力数は２の補数表現でありかつ符号ビ
ットと複数の下位ビットを備えた、２の補数のパルス幅
変調器を提供し、該パルス幅変調器はさらに、コンバー
タ、カウンタ、比較器、および出力回路を具備する。前
記コンバータは前記入力数を受けるための入力、および
符号なしの数を提供するための出力を有する。該コンバ
ータは前記下位ビットを前記符号ビットに依存して符号
なしの数に変換する。前記カウンタはクロック入力信号
を受信するための入力、およびカウンタ出力信号を提供
するための出力を有する。前記比較器は前記符号なしの
数を受けるための第１の入力端子、前記カウンタ出力信
号を受けるための第２の入力、および前記カウンタ出力
信号が前記符号なしの数に等しい場合に比較器出力信号
をアクティベイトするための出力を有する。前記出力回
路は前記符号ビットを受けるための第１の入力、前記比
較器の出力に結合された第２の入力、前記符号ビットが
前記入力数が正であることを示している場合に第１のパ
ルス幅変調された信号を提供するための第１の出力、お
よび前記符号ビットが前記入力数が負であることを示し
ている場合に第２のパルス幅変調された信号を提供する
ための第２の出力を有する。

【０００６】他の形態では、本発明は２の補数の数をパ
ルス幅変調する方法を提供する。符号ビットおよび複数
の下位ビットを有する２の補数表現の入力数が受信され
る。前記複数の下位ビットは前記符号ビットに応じて符
号なしの数に変換される。クロック信号に応じてカウン
タが増分されかつカウンタの出力信号が該カウンタの出
力に提供されてその状態を指示する。前記カウンタ出力
信号のアクティベイションに応じてラッチがセットされ
てラッチされた比較出力信号を提供する。前記符号ビッ
トが前記入力数が正であることを示している場合に前記
ラッチされた比較出力信号によって指示される論理状態
で第１のパルス幅変調された信号が提供される。前記符
号ビットが前記入力数が負であることを示している場合
に前記ラッチされた比較出力信号によって指示される論
理状態で第２のパルス幅変調された信号が提供される。

【０００７】これらおよび他の特徴および利点は添付の
図面と共に以下の詳細な説明を参照することによりさら
に明瞭に理解されるであろう。

【０００８】

【実施例】図１は、本発明に係わるパルス幅変調器（Ｐ
ＷＭ）２０を部分的ブロック図および部分的論理図形式
で示す。ＰＷＭ２０は概略的に制御レジスタ２１、入力
レジスタ２２、比較器セクション２３、デコーダ２４、
出力回路２５、および再構築可能なカウンタ３０を含
む。モード制御レジスタ２１は「モード制御（ＭＯＤＥ
ＣＯＮＴＲＯＬ）」と名付けられた一組の信号を受信
するための入力、３つのモード制御信号を入力レジスタ
２２の制御入力に提供するための第１の出力、および３
つの他のモード制御信号をデコーダ２４に提供するため
の第２の出力を有する。前記入力レジスタ２２に提供さ
れる３つのモード制御信号は“Ｒ”，“Ｗ”および“Ｌ
Ｄ”で示された信号であり、入力レジスタ２２の動作を
制御する。デコーダ２４に与えられる前記３つのモード
制御信号は“Ｈ”，“Ｍ”および“Ｌ”で示された信号
であり、カウンタ３０のプログラム可能なサイズを符号
化（ｅｎｃｏｄｅ）する３ビット量の、ハイまたは最上
位、中間または次に最上位、およびローまたは最下位、
のビットを表す。モード制御レジスタ２１はＰＷＭ２０
の種々のブロックの動作を制御するための、図示しな
い、付加的な制御信号を提供するが、それらの説明は本
発明の理解にとって重要ではなくかつしたがってそれら
は説明から省かれている。

【０００９】入力レジスタ２２は「２の補数データ（Ｔ
ＷＯ′Ｓ ＣＭＰＬＥＭＥＮＴ ＤＡＴＡ）」と名付け
られた１６ビットの入力数を受信するためのデータ入
力、制御レジスタ２１から３つのモード制御信号（Ｒ，
ＷおよびＬＤ）を受信するための制御入力、比較器セク
ション２３に接続された第１の１５ビットの出力、およ
び比較器セクション２３に接続され「符号（ＳＩＧ
Ｎ）」と名付けられた信号を提供するための第２の１ビ
ットの出力を有する。入力レジスタ２２は比較器セクシ
ョン２３によって使用する間に出力が変化するのを防止
するレジスタセクションおよびラッチセクション（図示
せず）を含む。信号ＲおよびＷは、それぞれ、レジスタ
セクションの読み出しおよび書き込みを制御する。信号
ＬＤはカウンタセクションの読み出しの間における前記
ラッチのロードを制御する。

【００１０】比較器セクション２３は入力レジスタ２２
の第１の出力に接続された１５ビットの入力、入力レジ
スタ２２の第２の出力に接続され信号ＳＩＧＮを受信す
るための第１の制御入力、デコーダ２４から“ＷＤ１〜
ＷＤ７”と名付けられた７つの制御信号を受信するため
の第２の制御入力、および出力回路２５の入力に接続さ
れ“ＷＣＭＰ”と名付けられた信号を提供するための出
力を有する。比較器セクション２３は絶対ダイレクト／
１の補数ブロック（ａｂｓｏｌｕｔｅ ｄｉｒｅｃｔ／
ｏｎｅ′ｓ ｃｏｍｐｌｅｍｅｎｔ ｂｌｏｃｋ）４
０、および１５ビットの比較器４１を含む。ブロック４
０は入力レジスタ２２から１５ビットの出力を受信する
ための入力、信号ＳＩＧＮを受信するための制御入力、
および１５ビットの出力を有する。ブロック４０は前記
ＳＩＧＮビットの値に基づき前記１５ビットの入力数に
対して１の補数化（反転）を選択的に行なう。ブロック
４０は非常に効率的でありかつ高速であり、それはもし
前記ＳＩＧＮビットが（２進“１”によって示される）
負であれば、ブロック４０は２の補数データ（ＴＷＯ′
Ｓ ＣＯＭＰＬＥＭＥＭＴ ＤＡＴＡ）から１を減算し
た絶対値を表す量を提供するために全てのビットに対し
て並列に１の補数化操作を行なうためである。もし前記
ＳＩＧＮビットが（２進“０”で示される）正であれ
ば、ブロック４０は各ビットを変更せずに出力に受け渡
す。ブロック４０は負の値の数をその絶対値表現に変更
せず、むしろ負の入力数に対する“Ｎ”と名付けられた
パルス幅変調された信号である、１の補数を見つけ出
し、かつ出力回路２５が後にその１の補数の値を使用す
るのを補償するために信号Ｎに余分のサイクルを挿入す
る。したがって、ブロック４０は、キャリー能力を有す
る加算回路なしに、簡単に構成できる。

【００１１】比較器４１は１５ビットの比較器であり、
その幅（比較されるビットポジションの数）は信号ＷＤ
１〜ＷＤ７によって制御される。いったん比較器４１が
信号ＷＤ１〜ＷＤ７によって構築されると、もし前記入
力数の選択されたビットがカウンタ３０の出力の選択さ
れたビットと等しければ、１５ビット比較器４１は信号
ＷＣＭＰをアクティベイトする。

【００１２】デコーダ２４は制御レジスタ２１から３つ
の制御ビット（Ｈ，ＭおよびＬ）を受信するための入
力、信号ＷＤ１〜ＷＤ７を提供するための出力を有す
る。デコーダ２４は信号ＷＤ１〜ＷＤ７を提供するため
に信号Ｈ，ＭおよびＬの２進−サーモメタ（ｂｉｎａｒ
ｙ−ｔｏ−ｔｈｅｒｍｏｍｅｔｅｒ）デコードを行な
う。例えば、デコーダ２４は０００以外のＨＭＬの全て
のコードに対し２進０の信号ＷＤ１を提供し、デコーダ
２４は０００および００１以外のＨＭＬの全てのコード
に対し２進０で信号ＷＤ２を提供する、などである。
Ｈ，ＭおよびＬおよび信号ＷＤ１〜ＷＤ７の間の対応は
以下の表１に示されている。

【００１３】

【表１】 Ｈ Ｍ Ｌ ＷＤ７ ＷＤ６ ＷＤ５ ＷＤ４ ＷＤ３ ＷＤ２ ＷＤ１ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ０ ０ ０ １ １ １ １ １ １ １ ０ ０ １ １ １ １ １ １ １ ０ ０ １ ０ １ １ １ １ １ ０ ０ ０ １ １ １ １ １ １ ０ ０ ０ １ ０ ０ １ １ １ ０ ０ ０ ０ １ ０ １ １ １ ０ ０ ０ ０ ０ １ １ ０ １ ０ ０ ０ ０ ０ ０ １ １ １ ０ ０ ０ ０ ０ ０ ０

【００１４】再構築可能なカウンタ３０は信号ＷＤ１〜
ＷＤ７を受信するための制御入力、信号クロック（ＣＬ
ＯＣＫ）を受信するためのクロック入力、信号ＷＤ１〜
ＷＤ７に基づきその幅が８ビットから１５ビットの間で
再構築可能なカウント値を提供するための並列出力、そ
して「ゼロ（ＺＥＲＯ）」と名付けられた信号を出力回
路２５の入力に提供するための出力を有する。カウンタ
３０は一組の１５のカウンタセルの内の選択されたもの
の出力がオールゼロ、すなわち、カウンタ３０が最終カ
ウントに到達しかつ「ロールオーバ（ｒｏｌｌｅｄ ｏ
ｖｅｒ）」した場合に信号ＺＥＲＯを提供する。

【００１５】出力回路２５は信号ＳＩＧＮを受信するた
めの第１の入力、信号ＷＣＭＰを受信するための第２の
入力、信号ＺＥＲＯを受信するための第３の入力、およ
びそれぞれ“Ｐ”および“Ｎ”と名付けられた信号を提
供するための第１および第２の出力を有する。図１は実
施例によってその実際の構成が変わる出力回路２５の機
能的な実施例を示す。この機能的実施例においては、出
力回路２５は遅延要素５０、ＮＡＮＤゲート５１、ラッ
チ５２、否定遅延要素５３、およびＡＮＤゲート５４お
よび５５を含む。遅延要素５０は信号ＺＥＲＯを受信す
るための入力端子、および出力端子を有する。ＮＡＮＤ
ゲート５１は信号ＷＣＭＰを受信するための補の（ｃｏ
ｍｐｌｅｍｅｎｔａｒｙ）入力端子、遅延要素５０の出
力端子に接続された真の（ｔｒｕｅ）入力端子、および
出力端子を有する。ラッチ５２はＮＡＮＤゲート５１の
出力端子に接続されたアクティブローのセットまたは
“Ｓ”入力端子、信号ＷＣＭＰを受信するためのアクテ
ィブハイのリセットまたは“Ｒ”入力端子、およびその
出力信号を提供するための“Ｑ”と名付けられた出力端
子を有する。否定遅延要素５３はラッチ５２のＱ出力端
子に接続された入力端子、および出力端子を有する。Ａ
ＮＤゲート５４はラッチ５２のＱ出力端子に接続された
真入力端子、入力レジスタ２２の第２の出力端子に接続
されＳＩＧＮビットを受信するための補入力端子、およ
び信号Ｐを提供するための出力端子を有する。ＡＮＤゲ
ート５５は入力レジスタ２２の第２の出力端子に接続さ
れＳＩＧＮビットを受信するための第１の入力端子、否
定遅延要素５３の第２の出力端子に接続された第２の入
力端子、および信号Ｎを提供するための出力端子を有す
る。

【００１６】ＰＷＭ２０は２の補数形式で入力数（「２
の補数データ（ＴＷＯ′Ｓ ＣＯＭＰＬＥＭＥＮＴ Ｄ
ＡＴＡ）」）を受信することにより出力信号のパルス幅
をセットするよう応答するパルス幅変調器である。した
がって、ＰＷＭ２０はデータ処理システムのバスに直接
接続するのに適している。特に、デジタル信号プロセッ
サ（ＤＳＰ）として知られた種類のデータ処理装置は２
の補数形式のデータを処理するための算術ハードウェア
を有する。したがって、ＰＷＭ２０は、中間的な変換ス
テップを要することなく、２の補数データを直接受け入
れることができる。

【００１７】特に、あるＤＳＰは、０および１の間の値
を有し、最上位ビットは符号ビットでありかつ下位のビ
ットは２の小数累乗（ｆｒａｃｔｉｏｎａｌ ｐｏｗｅ
ｒｏｆ ｔｗｏ）に対応する、小数の（ｆｒａｃｔｉｏ
ｎａｌ）２の補数データに対して動作する。１つのＤＳ
Ｐ、Ｍｏｔｏｒｏｌａ，Ｉｎｃ．から入手可能な５６０
００型ＤＳＰは２４ビットの内部バス構造を有する。し
たがって、ＰＷＭ２０は入力レジスタ２２を１６の最上
位データバスラインに接続することにより２４ビットの
内部データバスに接続できる。したがって、小数の２の
補数のアリスメティックを使用し、下位小数ビットのみ
がＰＷＭ２０によって使用されないことになる。

【００１８】ＰＷＭ２０はまた、その幅が制御ワードの
ビットによって決定される、再構築可能なカウンタを含
むことによって、知られたＰＷＭより低減された電力で
動作する。カウンタ３０は使用されていないカウンタセ
ルをディスエーブルすることができ、かつしたがって電
力を節約する。例えば、８から１５ビットのプログラム
可能な範囲にわたり、カウンタ３０のカウンタは以下の
表２に示されるような総合サイクルを持つことになる。

【００１９】

【表２】 Ｈ Ｍ Ｌ カウンタ幅 ＰＷＭ２０のサイクル −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ０ ０ ０ １５ビット ３２７６８クロックサイクル ０ ０ １ １４ビット １６３８４クロックサイクル ０ １ ０ １３ビット ８１９２クロックサイクル ０ １ １ １２ビット ４０９６クロックサイクル １ ０ ０ １１ビット ２０４８クロックサイクル １ ０ １ １０ビット １０２４クロックサイクル １ １ ０ ９ビット ５１２クロックサイクル １ １ １ ８ビット ２５６クロックサイクル

【００２０】比較器４１はまた入力数を信号ＷＤ１〜Ｗ
Ｄ７によって規定される有意の（ｓｉｇｎｉｆｉｃａｎ
ｔ）ビット位置に対するカウンタ３０の出力と比較する
のみにより電力を節約する。

【００２１】比較器２３においては、ブロック４０もま
たキャリー能力を備えた加算器回路の必要性なしに、効
率的に実現される。したがって、ブロック４０は１５の
インバータおよび１５の２−１マルチプレクサを用いて
構成できる。この単純化を可能にするため、出力回路２
５は入力数が負の数である場合に信号Ｎがアクティブで
ある付加的な期間を挿入するためのロジックを含む。

【００２２】出力回路２５は負および正のパルス幅変調
された信号を表す、２つの信号ＮおよびＰを提供する。
これらの信号は、例えば、別個の信号が正および負の変
位を制御するモータ制御装置に有用である。信号ＷＣＭ
Ｐはラッチ５２をリセットし、これは信号Ｐまたは信号
Ｎが信号ＳＩＧＮの値に基づきアクティブとなる結果と
なる。遅延要素５０はラッチ５２が同時にセットおよび
リセットパルスの双方を受信する競合状態（ｒａｃｅ
ｃｏｎｄｉｔｉｏｎ）を防止する。否定遅延要素５３は
その出力の不作動状態（ｉｎａｃｔｉｖａｔｉｏｎ）の
みを１クロックサイクルだけ遅延させ、これはその入力
がアクティブからインアクティブな論理状態へと遷移し
た場合に発生する。したがって、否定遅延要素５３は信
号Ｎが論理ハイでアクティブである付加的なクロック期
間を注入するよう作用して、ブロック４０が負の２の補
数に対し１の補数操作を行なうのを補償する。

【００２３】図２は、本発明を理解する上で有用な図１
のパルス幅変調器２０の信号のタイミング図を示す。図
２は１６ビットの２の補数データを使用するＰＷＭ２０
の動作を理解する上で有用な、４ビットの２の補数デー
タの場合を示している。２の補数のシステムにおいて
は、４ビットは−８から＋７の数を表すことができる。
信号Ｎは負の入力数に対するパルス幅変調された出力信
号である。４ビット入力数に対して、ＰＷＭは８つの
（２^{（４−１）}）クロックサイクルの周期を有する。２
の補数データが−８の値を有する場合、信号Ｎは全期間
に対し論理ハイの電圧で与えられる。負の値に対して
は、信号Ｐは論理ローでインアクティブである。２の補
数データが−７に等しい場合、信号Ｎは前記期間の８つ
のサイクルの内の７つの間アクティブであり、かつ１つ
のサイクルの間論理ローでインアクティブである。この
パターンは、−１の入力数に対し、信号Ｎが１クロック
サイクルの間アクティブでありかつ７クロックサイクル
の間インアクティブであるときまでくり返される。

【００２４】２の補数データが０に等しいのは特別の場
合であり、その場合信号ＮおよびＰの双方は論理ローで
インアクティブである。２の補数データの正の値に対し
ては、信号Ｎは論理ローでインアクティブである。＋１
の２の補数データの値に対しては、信号Ｐは１クロック
サイクルの間アクティブであり、かつ７クロックサイク
ルの間インアクティブである。２の補数データが＋２に
等しい場合、信号Ｐは２クロックサイクルの間アクティ
ブでありかつ６クロックサイクルの間インアクティブで
ある。このパターンは、２の補数データが＋７に等しい
場合は、信号Ｐが７クロックサイクルの間アクティブで
ありかつ１クロックサイクルの間インアクティブとなる
まで継続する。＋７は４ビットの２の補数のナンバリン
グシステムにおいては最大の正の数である。

【００２５】このシステムはいくつかの利点を有する。
第１に、ＰＷＭ２０は２の補数データを導くデータプロ
セッサのバスから直接データを受け入れることができ
る。第２に、信号ＰおよびＮは、例えば、モータその他
のための正および負の変位を提供するために利用可能な
出力であり、かつ同時に０から１００％のデューティサ
イクルを提供できる。

【００２６】図３は、図１の再構築可能なカウンタ３０
を部分的ブロック図および部分的論理図形式で示す。カ
ウンタ３０は概略的にクロック部６０、およびカウンタ
部１００を含む。クロック部６０はインバータ６１、Ｎ
ＡＮＤゲート６２および６３、そしてインバータ６４〜
６７を含む。インバータ６１は信号クロック（ＣＬＯＣ
Ｋ）を受信するための入力端子、および出力端子を有す
る。ＮＡＮＤゲート６２は信号クロック（ＣＬＯＣＫ）
を受信するための第１の端子、第２の端子、および出力
端子を有する。ＮＡＮＤゲート６３はＮＡＮＤゲート６
２の出力端子に接続された第１の端子、インバータ６１
の出力端子に接続された第２の端子、およびＮＡＮＤゲ
ート６２の第２の入力端子に接続された出力端子を有す
る。インバータ６４はＮＡＮＤゲート６２の出力端子に
接続された入力端子、および“ＷＴＦＲ”と名付けられ
たクロック信号を提供するための出力端子を有する。イ
ンバータ６５はインバータ６４の出力端子に接続された
入力端子および“＊ＷＴＦＲ”と名付けられたクロック
信号を提供するための出力端子を有する。なお、ここで
記号＊は信号の反転を表わし、いわゆるオーバーバー
（ｏｖｅｒｂａｒ）に対応する。インバータ６６はＮＡ
ＮＤゲート６３の出力端子に接続された入力端子、およ
び“ＷＰＲＯＰ”と名付けられたクロック信号を提供す
るための出力端子を有する。インバータ６７はインバー
タ６６の出力端子に接続された入力端子、および“＊Ｗ
ＰＲＯＰ”と名付けられたクロック信号を提供するため
の出力端子を有する。

【００２７】クロック部６０は信号ＣＬＯＣＫを受信し
かつそれを交又結合されたＮＡＮＤゲート６２および６
３によって形成されるラッチ内にラッチする。ＮＡＮＤ
ゲート６２および６３は次に１回反転されて真の転送信
号ＷＴＦＲおよび真の伝搬信号ＷＰＲＯＰを形成する。
これらの信号は次に各々反転されて補の（ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ）転送信号＊ＷＴＦＲおよび補の伝搬信
号＊ＷＰＲＯＰをそれぞれ形成する。これら４つの信号
は一緒になってカウンタ部１００の動作のためのクロッ
ク信号を形成する。

【００２８】カウンタ部１００は図３に示されたカウン
タセル１０１，１０２，１０７，１０８および１１５を
含む１５のカウンタセル１０１〜１１５を含む。他のカ
ウンタセルは省略されているが図示されたカウンタセル
は省略されたカウンタセルの構造を示すのに充分なもの
である。各々のカウンタセルはキャリー入力端子、“＊
Ｗ”と名付けられた幅入力端子、“＊Ｒ”と名付けられ
“＊ＲＥＳＥＴ”と名付けられたリセット入力信号を受
信するリセット入力端子、“ＣＬＫＳ”と名付けられか
つクロック部６０の４つの出力に接続された４つのクロ
ック入力端子、“ＯＵＴ”と名付けられた出力端子、お
よびキャリー出力端子を有する。ある与えられたカウン
タセルのためのキャリー入力および出力端子は反対の極
性を有しており、すなわち、一方は真でありかつ他方は
補である。隣接のカウンタセルは同様に反対の極性を有
している。カウンタセル１０１，１０７および１１５の
ような奇数順番の（ｏｄｄ−ｏｒｄｅｒ）カウンタセル
に対応する第１のタイプのカウンタセルは“ＣＩ”と名
付けられた真のキャリー入力端子および“＊ＣＯ”と名
付けれられた補のキャリー出力端子を有する。カウンタ
セル１０２および１０８のような偶数順番の（ｅｖｅｎ
−ｏｒｄｅｒ）カウンタセルに対応する第２のタイプの
カウンタセルは“＊ＣＩ”と名付けられた補のキャリー
入力端子および“ＣＯ”と名付けられた真のキャリー出
力端子を有する。

【００２９】カウンタセル１０１は最下位（ｌｅａｓｔ
−ｓｉｇｎｉｆｉｃａｎｔ）カウンタセルであり、かつ
“Ｖ_ＤＤ”と名付けられた電源電圧端子に接続されたＣ
Ｉ入力端子、および信号ＷＤ１を受信するための＊Ｗ入
力を有する。Ｖ_ＤＤはアクティブハイの論理レベルを表
すより正の（ｍｏｒｅ−ｐｏｓｉｔｉｖｅ）電源電圧端
子である。カウンタセル１０２はカウンタセル１０１の
＊ＣＯ出力端子に接続された＊ＣＩ入力端子、および信
号ＷＤ２を受信するための＊Ｗ入力端子を有する。カウ
ンタセル１０３〜１０７はこの同じ方法で一緒に接続さ
れ、各々のカウンタセルはデコードされた幅信号ＷＤ１
〜ＷＤ７の対応する１つを受信する。しかしながら、カ
ウンタセル１０８〜１１５はＶ_ＤＤに接続された＊Ｗ入
力端子を有する。したがって、信号ＷＤ１〜ＷＤ７は選
択されたカウンタセルを選択的にイネーブルし、一方カ
ウンタセル１０８〜１１５は常にアクティブである。カ
ウンタセル１０１〜１１５の出力端子は一緒になって信
号「カウンタ出力（ＣＯＵＮＴＥＲ ＯＵＴＰＵＴ）」
を形成し、該信号は信号ＷＤ１〜ＷＤ７によって決定さ
れる８〜１５の可変数の有効ビットを有する。

【００３０】図４は、図３のカウンタ３０において使用
される第１のカウンタセル１２０を部分的論理図および
部分的回路図形式で示す。カウンタセル１２０はカウン
タ３０の奇数順番のカウンタセルの各々に対応する。カ
ウンタセル１２０はマスタ／スレイブラッチ構造によっ
て構成される。カウンタセル１２０は相補金属−酸化物
−半導体（ＣＭＯＳ）トランジスタおよび論理ゲートを
使用して構成される。しかしながら、カウンタセル１２
０は他の利用可能な技術によりかつ他の論理設計により
構成できることは明らかである。

【００３１】図５は、図３のカウンタ３０において使用
される第２のカウンタセル１５０を部分的論理図および
部分的回路図形式で示す。カウンタセル１５０はカウン
タ３０の偶数順番のカウンタセルの各々に対応する。カ
ウンタセル１５０はマスタ／スレイブラッチ構造によっ
て構成される。カウンタセル１５０はＣＭＯＳトランジ
スタおよび論理ゲートを使用して構成される。しかしな
がら、カウンタセル１５０は他の利用可能な技術により
かつ他の論理設計により構成できることは明らかであ
る。

【００３２】図６は、図１の比較器４１を部分的ブロッ
ク図および部分的論理図形式で示す。比較器４１は図６
に示された比較器セル２０１，２０２，２０７，２０８
および２１５を含む、１５の比較器セル２０１〜２１５
を含んでいる。他の比較器セルは省略されているが省略
された比較器セルの構造を説明するのに図示された比較
器セルは充分なものである。各々の比較器セルはカウン
タ３０の出力の対応するビットを受信するための第１の
または“Ａ”入力端子、絶対ダイレクト／１の補数ブロ
ック４０の対応するビットを受信する第２のまたは
“Ｂ”入力端子、＊Ｗ入力端子、“ＣＭＰＩ”と名付け
られた比較入力端子、および“ＣＭＰＯ”と名付けられ
た比較出力端子を有する。比較器セル２０１〜２０７は
各々信号ＷＤ１〜ＷＤ７の内の対応する１つを受信する
ための＊Ｗ入力端子を有する。比較器セル２０８〜２１
５は各々Ｖ_ＤＤに接続された＊Ｗ入力端子を有する。比
較器セル２０１はＶ_ＤＤに接続されたＣＭＰＩ入力端子
を有する。比較器セル２０１以外の各々の比較器セルは
次の下位の（ｎｅｘｔ ｌｅｓｓ−ｓｉｇｎｉｆｉｃａ
ｎｔ）比較器セルのＣＭＰＯ出力端子に接続されたＣＭ
ＰＩ入力端子を有する。比較器セル２１５、最上位比較
器セル、は、比較器４１の出力である、信号ＷＣＭＰを
提供するＣＭＰＯ出力端子を有する。

【００３３】図７は、図６の比較器４１において使用さ
れる比較器セル２０１を部分的論理図および部分的回路
図形式で示す。比較器４１の各々の比較器セルは構造的
に比較器セル２０１と同じであることに注意を要する。
比較器セル２０１はＣＭＯＳトランジスタおよび論理ゲ
ートを使用して構成される。しかしながら、比較器セル
２０１は他の利用可能な技術によりかつ他の論理設計に
より実現できることは明らかである。

【００３４】図８は、図１の出力回路２５の好ましい実
施例を部分的論理図および部分的回路図形式で示す。出
力回路２５は概略的に遅延部２５０、ラッチ２５２、否
定遅延部２５３、ＡＮＤ論理回路２５４および２５５、
Ｄ形フリップフロップ２６０、訂正回路２６１および２
６２、そして同期装置２６３を含む。図８への入力とし
て受信される前に述べたもの以外の付加的な信号、およ
びそれらの機能は以下の表３に示されている。

【００３５】

【表３】 信号名 説明 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− Ｗ０４Ａ１８ カウンタ３０の値が０である場合にもしそれがカウンタ３０ に等しければラッチ２５２をセットするのを避けるために使 用される信号ＷＣＭＰのサンプル −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ＳＴＲＯ カウンタ３０がスタートしたときラッチ２５２をセットする スタート信号 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− Ｗ０４ＳＴＲ 信号ＳＴＲＯの補信号 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ＷＣＮＴ カウンタ３０のクロック信号 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ＊ＷＣＮＴ 信号ＷＣＮＴの補信号 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ＷＰＨＩＡ 信号ＰＲＯＰをカウンタ３０におけるセルの入力に接続する 、パルス幅変調器２０のクロック信号 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− Ｗ０４Ａ１４ クロックサイクルがスタートすべきことを指示するプリスタ ート信号 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ＷＤＩＳ 内部状態のリセットを生じさせるディスエーブル信号

【００３６】遅延部２５０はインバータ２７０およびＮ
ＡＮＤゲート２７１を含む。インバータ２７０は“＊Ｚ
ＥＲＯ”と名付けられた信号ＺＥＲＯのアクティブロー
のバージョンを受信するための入力端子、および出力端
子を有する。ＮＡＮＤゲート２７１はインバータ２７０
の出力端子に接続された第１の入力端子、信号ＳＩＧＮ
を受信するための第２の入力端子、および出力端子を有
する。インバータ２７０およびＮＡＮＤゲート２７１は
一緒になって遅延を提供しかつ部分２５０は負の入力数
が１００％デューティサイクルの入力数に追従する場合
にスパイクを防止する働きをなす。フリップフロップ２
６０は信号ＷＣＭＰを受信するためのＤ入力端子、信号
ＷＣＮＴを受信するためのＣＫ入力端子、およびＱ出力
端子を有する。

【００３７】訂正回路（ｃｏｒｒｅｃｔｉｏｎ ｃｉｒ
ｃｕｉｔ）２６１はインバータ２７２およびＮＡＮＤゲ
ート２７３を含む。インバータ２７２は信号Ｗ０４Ａ１
８を受信するための入力端子、および出力端子を有す
る。ＮＡＮＤゲート２７３はインバータ２７２の出力端
子に接続された第１の入力端子、信号ＳＴＲＯを受信す
るための第２の入力端子、および出力端子を有する。訂
正回路２６１は入力数がゼロである場合にスパイクを防
止するよう動作する。

【００３８】ラッチ２５２は３つのアクティブローのセ
ット入力端子、３つのアクティブハイのリセット端子、
ラッチリセット入力端子、および出力端子を有し、かつ
Ｐチャネルトランジスタ２８０〜２８２、Ｎチャネルト
ランジスタ２８３〜２８６、およびインバータ２８７〜
２８９を含む。トランジスタ２８０はＶ_ＤＤに接続され
たソース、信号ＷＤＩＳを受信しかつ前記第１のセット
入力端子を形成するゲート、およびドレインを有する。
トランジスタ２８１はトランジスタ２８０のドレインに
接続されたソース、ＮＡＮＤゲート２７３の出力端子に
接続されかつ前記第２のセット入力端子を形成するゲー
ト、およびドレインを有する。トランジスタ２８２はト
ランジスタ２８１のドレインに接続されたソース、信号
ＷＣＮＴを受信しかつ前記第３のセット入力端子を形成
するゲート、およびドレインを有する。トランジスタ２
８３はトランジスタ２８２のドレインに接続されたドレ
イン、フリップフロップ２６０のＱ出力端子に接続され
かつ前記第１のリセット入力端子を形成するゲート、お
よびソースを有する。トランジスタ２８４はトランジス
タ２８３のソースに接続されたドレイン、信号＊ＷＣＮ
Ｔを受信しかつ前記第２のリセット入力端子を形成する
ゲート、およびソースを有する。トランジスタ２８５は
トランジスタ２８４のソースに接続されたドレイン、Ｎ
ＡＮＤゲート２７１の出力端子に接続されかつ前記第３
のリセット入力端子を形成するゲート、および
“Ｖ_ＳＳ”と名付けられた電源電圧端子に接続されたソ
ースを有する。Ｖ_ＳＳはほぼゼロボルトの公称電圧を有
するモアネガティブ（ｍｏｒｅ−ｎｅｇａｔｉｖｅ）電
源電圧である。トランジスタ２８６はトランジスタ２８
２のドレインに接続されたドレイン、信号ＷＤＩＳを受
信しかつ前記ラッチリセット入力端子を形成するゲー
ト、およびＶ_ＳＳに接続されたソースを有する。

【００３９】インバータ２８７はトランジスタ２８２の
ドレインに接続された入力端子、および出力端子を有す
る。インバータ２８８はインバータ２８７の出力端子に
接続された入力端子、およびインバータ２８７の入力端
子に接続された出力端子を有する。インバータ２８９は
インバータ２８７の出力端子に接続された入力端子、お
よびラッチ２５２の出力端子を形成しかつ“ＷＮＲＤ”
と名付けられた出力信号を提供する出力端子を有する。
ラッチ２５２は論理ハイ電圧または“１”をラッチしか
つセット入力端子の３つ全ての電圧が論理ローのアクテ
ィブとなったことに応答して論理ハイでその出力を提供
する。ラッチ２５２は論理ロー電圧または“０”をラッ
チしかつリセット入力端子の３つ全ての電圧が論理ハイ
でアクティブとなったことに応答して論理ローでその出
力を提供する。信号ＷＣＮＴおよび＊ＷＣＮＴはラッチ
２５２が同時にセットおよびリセットとならないことを
保証する。

【００４０】訂正回路２６２はＡＮＤゲート２９０およ
びＮＯＲゲート２９１を含む。ＡＮＤゲート２９０は信
号ＳＩＧＮを受信するための第１の入力端子、信号Ｗ０
４Ａ１４を受信するための第２の入力端子、および出力
端子を有する。ＮＯＲゲート２９１はＡＮＤゲート２９
０の出力端子に接続された入力端子、ラッチ２５２の出
力端子に接続された第２の入力端子、および出力端子を
有する。訂正回路２６２は入力数が１６進ＦＦＦＦ（＄
ＦＦＦＦ）に等しい場合に１サイクルを注入するよう動
作する。

【００４１】否定遅延（ｎｅｇａｔｉｏｎ ｄｅｌａ
ｙ）部２５３はＤ形フリップフロップ２９２および２９
３、インバータ２９４、およびＯＲゲート２９５を含
む。フリップフロップ２９２はＮＯＲゲート２９１の出
力端子に接続されたＤ入力端子、信号ＷＣＮＴを受信す
るためのＣＫ入力端子、およびＱ出力端子を有する。フ
リップフロップ２９３はフリップフロップ２９２のＱ出
力端子に接続されたＤ入力端子、信号ＷＰＨＩＡを受信
するためのＣＫ入力端子、およびＱ出力端子を有する。
インバータ２９４はフリップフロップ２９３の出力端子
に接続された入力端子、および出力端子を有する。ＯＲ
ゲート２９５はインバータ２９４の出力端子に接続され
た第１の入力端子、ラッチ２５２のＱ出力端子に接続さ
れた第２の入力端子、および出力端子を有する。否定遅
延部２５３は信号Ｎのアクティベイションに応じては遅
延を与えないが、信号Ｎのインアクティベイションに応
じて１クロックサイクルの遅延を与える。

【００４２】同期装置（Ｓｙｎｃｈｒｏｎｉｚｅｒ）２
６３はインバータ２９６、Ｎチャネルトランジスタ２９
７、およびＰチャネルトランジスタ２９８を含む。イン
バータ２９６は信号＊Ｗ０４ＳＴＲを受けるための入力
端子、および出力端子を有する。トランジスタ２９７は
信号ＳＩＧＮを受けるための第１のソース／ドレイン端
子、インバータ２９６の出力端子に接続されたゲート、
および第２のソース／ドレイン端子を有する。トランジ
スタ２９８は信号ＳＩＧＮを受けるための第１のソース
／ドレイン端子、信号＊Ｗ０４ＳＴＲを受けるためのゲ
ート、およびトランジスタ２９７の前記第２のソース／
ドレイン端子に接続された第２のソース／ドレイン端子
を有する。トランジスタ２９７および２９８は集合的に
伝送ゲートを形成し、かつどの端子がソースでありかつ
どれがドレインであるかの表示は印加される電圧に依存
する。同期装置２６３は信号＊Ｗ０４ＳＴＲのアクティ
ベイションに応じてのみＡＮＤ論理回路２５４および２
５５への信号ＳＩＧＮを更新するよう作用する。

【００４３】ＡＮＤ論理回路２５４はインバータ３００
および３０１、ＮＡＮＤゲート３１０、およびインバー
タ３１１を含む。インバータ３００はトランジスタ２９
７および２９８の第２のソース／ドレイン端子に接続さ
れた入力端子、および出力端子を有する。インバータ３
０１はインバータ３００の出力端子に接続された入力端
子、およびインバータ２９９の入力端子に接続された出
力端子を有する。ＮＡＮＤゲート３０２はラッチ２５２
のＱ出力端子に接続された第１の入力端子、インバータ
３０１の出力端子に接続された第２の入力端子、および
出力端子を有する。インバータ３０３はＮＡＮＤゲート
３０２の出力端子に接続された入力端子、および信号Ｐ
を提供するための出力端子を有する。インバータ３００
および３０１、ＮＡＮＤゲート３０２、およびインバー
タ３０３は一緒になって真の第１の入力および補の第２
の入力を有するラッチングＡＮＤゲートとして機能す
る。

【００４４】ＡＮＤ論理回路２５５はＮＡＮＤゲート３
１０、およびインバータ３１１を含む。ＮＡＮＤゲート
３１０はＯＲゲート２９５の出力端子に接続された第１
の入力端子、トランジスタ２９７および２９８の第２の
ソース／ドレイン入力端子に接続された第２の入力端
子、および出力端子を有する。インバータ３０３はＮＡ
ＮＤゲート３１０の出力端子に接続された入力端子、信
号Ｎを提供するための出力端子を有する。ＮＡＮＤゲー
ト３１０およびインバータ３１１は一緒になって２つの
真の入力を有するＡＮＤゲートとして機能する。

【００４５】図８に示された出力回路２５は図１のＰＷ
Ｍ２０において使用できる可能な出力回路の１つにすぎ
ないことは明らかである。しかしながら、任意の出力回
路は訂正回路２６１および２６２によって提供される訂
正部を持つことが好ましいことに注目すべきである。さ
らに、全２の補数−絶対値変換回路（ｆｕｌｌ ｔｗｏ
´ｓ ｃｏｍｐｌｅｍｅｎｔ ｔｏ ａｂｓｏｌｕｔｅ
ｖａｌｕｅ ｃｏｎｖｅｒｔｅｒ ｃｉｒｃｕｉｔ）
を含むことが可能であるが、１の補数化を行ないかつ否
定遅延部２５３によって提供される信号Ｎに対する付加
されたサイクル遅延を提供することが好ましい。

【００４６】本発明の１つの特徴的態樣は、前記出力回
路（２５）がラッチ（５２）および第１（５０，５
１）、第２（５４）、および第３（５３，５５）の論理
回路を具備することである。前記ラッチ（５２）はセッ
ト入力、前記比較器（５１）の出力に結合されたリセッ
ト入力、および出力を有する。前記カウンタ（３０）は
さらに前記クロック信号の所定のサイクル数をカウント
したことに応じてその第２の出力を提供する。前記所定
のサイクル数はパルス幅変調器（２０）の周期または期
間（ｐｅｒｉｏｄ）を形成する。前記第１の論理回路
（５０，５１）は前記比較器（４１）の出力に結合され
た第１の補の入力、前記カウンタ（３０）の第２の出力
に結合された第２の真の入力、および前記ラッチ（５
２）のセット入力に結合された出力を有する。前記第１
の論理回路（５０，５１）はもし前記第１の補の入力が
インアクティブでありかつ前記第２の真の入力がアクテ
ィブであればその出力をアクティベイトする。前記第２
の論理回路（５４）は前記符号ビットを受けるための第
１の入力、前記ラッチ（５２）の出力に結合された第２
の入力、および前記第２のパルス幅変調された信号を提
供するための出力を有する。前記第３の論理回路（５
３，５５）は前記符号ビットを受けるための第１の入
力、前記ラッチ（５２）の出力に結合された第２の入
力、および前記第１のパルス幅変調された信号を提供す
るための出力を有する。

【００４７】本発明のさらに他の特徴的態樣は、前記出
力回路（２５）が、もし前記符号ビットが前記入力数が
負であることを示していれば、前記比較出力信号によっ
て示されるパルス幅変調器（２０）の周期の間前記クロ
ック入力信号のサイクル数より１つ余分に多いサイクル
の間前記第１のパルス幅変調された信号をアクティベイ
トするための遅延手段（５３）を含むことである。

【００４８】本発明のさらに他の特徴的態樣は、前記出
力回路（２５）が前記符号ビットが第１の論理状態にあ
る場合に前記符号なしの数によって決定される第１の可
変量の時間の間第１の論理状態の前記第１のパルス幅変
調器された信号を提供し、かつ前記出力回路（２５）が
さらに前記符号ビットが前記第１の論理状態にある場合
に前記符号なしの数によって決定される第２の可変量の
時間の間第２の論理状態で第２のパルス幅変調された信
号を提供することである。

【００４９】本発明のさらに他の特徴的態樣は、前記出
力回路（２５）がさらに前記入力数がゼロに等しいこと
に応じて前記第１および第２のパルス幅変調された信号
をインアクティブ状態で提供することである。

【００５０】本発明のさらに他の特徴的態樣は、前記方
法が前記カウンタ出力信号がインアクティブである場合
に前記カウンタ（３０）がスタート信号をアクティベイ
トしたことに応じて前記ラッチ（５２）をリセットする
段階を含むことである。

【００５１】本発明のさらに他の特徴的態樣は、前記第
２のパルス幅変調された信号を提供する段階が前記符号
ビットが前記入力数が負であることを示している場合に
前記ラッチされた比較出力信号によって示されるクロッ
ク入力信号よりも１つ多くのサイクルのクロックの間前
記第２のパルス幅変調された信号をアクティブな論理状
態に保つ段階を具備することである。

【００５２】以上本発明が好ましい実施例に関して説明
されたが、当業者には本発明は数多くの方法で修正可能
でありかつ上に特定的に示されかつ説明されたもの以外
の数多くの実施例を取り得ることは明かであろう。した
がって、添付の特許請求の範囲により本発明の真の精神
および範囲内にある発明の全ての修正をカバーすること
を意図している。

【００５３】

【発明の効果】以上のように、本発明によれば、多量の
回路面積を付加する必要なしに、２の補数の入力データ
を受け入れることができかつしたがってデータプロセッ
サのバスから直接データを受け入れることができるパル
ス幅変調器が実現できる。

【図面の簡単な説明】

【図１】本発明に係わるパルス幅変調器（ＰＷＭ）を部
分的にブロック図かつ部分的に論理図形式で示すブロッ
ク回路図である。

【図２】本発明を理解する上で有用な図１のパルス幅変
調器の各部の信号を示すタイミング図である。

【図３】図１の再構築可能なカウンタを部分的ブロック
図および部分的論理図形式で示すブロック回路図であ
る。

【図４】図３のカウンタにおいて使用される第１のカウ
ンタセルを部分的論理図および部分的回路図形式で示す
ブロック回路図である。

【図５】図３のカウンタにおいて使用される第２のカウ
ンタセルを部分的論理図および部分的回路図形式で示す
ブロック回路図である。

【図６】図１の比較器を部分的ブロック図および部分的
論理図形式で示すブロック回路図である。

【図７】図６の比較器において使用される比較器セルを
部分的論理図および部分的回路図形式で示すブロック回
路図である。

【図８】図１の出力回路２５の好ましい実施例２５０を
部分的論理図および部分的回路図形式で示すブロック回
路図である。

【符号の説明】

２０ パルス幅変調器 ２１ 制御レジスタ ２２ 入力レジスタ ２３ 比較器セクション ２４ デコーダ ２５ 出力回路 ３０ 再構築可能なカウンタ ４０ 絶対ダイレクト／１の補数ブロック ４１ １５ビット比較器 ５０ 遅延要素 ５１ ＮＡＮＤゲート ５２ ラッチ ５３ 否定遅延要素 ５４，５５ ＡＮＤゲート ６０ クロック部 １００ カウンタ部 ６１ インバータ ６２，６３ ＮＡＮＤゲート ６４，６５，６６，６７ インバータ １０１，１０２，１０７，１０８，１１５ カウンタセ
ル １２０ 第１のカウンタセル １５０ 第２のカウンタセル ２０１，２０２，２０７，２０８，２１５ 比較器セル ２５０ 遅延部 ２５２ ラッチ ２５３ 否定遅延部 ２５４，２５５ ＡＮＤ論理回路 ２６０ Ｄ形フリップフロップ ２６１，２６２ 訂正回路 ２６３ 同期装置

フロントページの続き (72)発明者 エフィ・オライアン イスラエル国サバ44442、クファー、トラ ンペルダー・ストリート ６ アパートメ ント ＃19

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ２の補数のパルス幅変調器（２０）であ
   って、 入力数を受けるための入力（２２）であって、該入力数
   は２の補数表現でありかつ符号ビットと複数の下位ビッ
   トを有するもの、 前記入力数を受けるための入力、および符号なしの数を
   提供するための出力を有するコンバータ（４０）であっ
   て、該コンバータ（４０）は前記複数の下位ビットを前
   記符号ビットに依存して前記符号なしの数に変換するも
   の、 クロック入力信号を受けるための入力、およびカウンタ
   出力信号を提供するための出力を有するカウンタ（３
   ０）、 前記符号なしの数を受けるための第１の入力、前記カウ
   ンタ出力信号を受けるための第２の入力、および前記カ
   ウンタ出力信号が前記符号なしの数に等しい場合に比較
   出力信号をアクティベイトするための出力を有する比較
   器（４１）、そして前記符号ビットを受けるための第１
   の入力、前記比較器（４１）の前記出力に結合された第
   ２の入力、前記符号ビットが前記入力数が正であること
   を示していれば第１のパルス幅変調された信号を提供す
   る第１の出力、および前記符号ビットが前記入力数が負
   であることを示していれば第２のパルス幅変調された信
   号を提供する第２の出力を有する出力回路（２５）、 を具備することを特徴とする２の補数のパルス幅変調器
   （２０）。
2. 【請求項２】 ２の補数のパルス幅変調器（２０）であ
   って、 入力数を受けるための入力（２２）であって、該入力数
   は２の補数表現でありかつ符号ビットおよび複数の下位
   ビットを有するもの、 前記入力数を受けるための入力、および符号なしの数を
   提供するための出力を有するコンバータ（４０）であっ
   て、 該コンバータ（４０）は前記符号ビットが前記入力数が
   正であることを示していれば前記複数の下位ビットの前
   記符号なしの数として提供することにより前記入力数を
   前記符号なしの数に変換し、 前記コンバータ（４０）は前記符号ビットが前記入力数
   が負であることを示していれば前記符号なしの数を形成
   するために前記複数の下位ビットの各々を反転すること
   により前記入力数を前記符号なしの数に変換するもの、 クロック入力信号を受けるための入力、およびカウンタ
   出力信号を提供するための出力を有するカウンタ（３
   ０）、 前記符号なしの数を受けるための第１の入力、前記カウ
   ンタ出力信号を受けるための第２の入力、および前記カ
   ウンタ出力信号が前記符号なしの数に等しい場合に比較
   出力信号をアクティベイトするための出力を有する比較
   器（４１）、そして前記比較器（４１）の前記出力に結
   合された入力、および入力に応答して第１のパルス幅変
   調された信号を提供する出力を有する出力回路（２
   ５）、 を具備することを特徴とする２の補数のパルス幅変調器
   （２０）。
3. 【請求項３】 ２の補数をパルス幅変調する方法であっ
   て、 入力数を受け入れる段階であって、前記入力数は２の補
   数表現でありかつ符号ビットおよび複数の下位ビットを
   有するもの、 前記複数の下位ビットを前記符号ビットに依存して符号
   なしの数に変換する段階、 クロック入力信号に応じてカウンタ（３０）を増分しか
   つ該カウンタ（３０）の出力においてカウンタ出力信号
   を提供しその状態を指示する段階、 前記カウンタ出力信号が前記符号なしの数に等しい場合
   に比較出力信号をアクティベイトする段階、 前記比較出力信号のアクティベイションに応じてラッチ
   （５２）をセットしラッチされた比較出力信号を提供す
   る段階、 前記符号ビットが前記入力数が正であることを示してい
   る場合に前記ラッチされた比較出力信号によって示され
   る論理状態で第１のパルス幅変調された信号を提供する
   段階、そして前記符号ビットが前記入力数が負であるこ
   とを示している場合に前記ラッチされた比較出力信号に
   よって示される論理状態で第２のパルス幅変調された信
   号を提供する段階、 を具備することを特徴とする２の補数の数をパルス幅変
   調する方法。
4. 【請求項４】 ２の補数の数をパルス幅変調する方法で
   あって、 入力数を受け入れる段階であって、該入力数は２の補数
   表現でありかつ符号ビットおよび複数の下位ビットを有
   するもの、 前記符号ビットが前記入力数が正であることを示してい
   る場合に前記複数の下位ビットを前記符号なしの数とし
   て提供することにより前記複数の下位ビットを符号なし
   の数に変換する段階、 前記符号ビットが前記入力数が負であることを示してい
   る場合に前記符号なしの数として提供するために前記複
   数の下位ビットを反転することにより前記複数の下位ビ
   ットを前記符号なしの数に変換する段階、 クロック入力信号に応じてカウンタ（３０）を増分しか
   つ該カウンタ（３０）の出力においてカウンタ出力信号
   を提供してその状態を指示する段階、 前記カウンタ出力信号を前記符号なしの数と比較しかつ
   前記カウンタ出力信号が前記符号なしの数に等しいこと
   に応じて比較出力信号を提供する段階、 前記比較出力信号のアクティベイションに応じてラッチ
   （５２）をセットしてラッチされた比較出力信号を提供
   する段階、 前記符号ビットが前記入力数が正であることを示してい
   る場合に前記ラッチされた比較出力信号により示される
   論理状態で第１のパルス幅変調された信号を提供する段
   階、そして前記符号ビットが前記入力数が負であること
   を示している場合に前記ラッチされた比較出力信号によ
   って示される論理状態で第２のパルス幅変調された信号
   を提供する段階、 を具備することを特徴とする２の補数をパルス幅変調す
   る方法。