JPH0894723A - メモリ半導体試験装置 - Google Patents
メモリ半導体試験装置Info
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- JPH0894723A JPH0894723A JP6254351A JP25435194A JPH0894723A JP H0894723 A JPH0894723 A JP H0894723A JP 6254351 A JP6254351 A JP 6254351A JP 25435194 A JP25435194 A JP 25435194A JP H0894723 A JPH0894723 A JP H0894723A
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Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 メモリ半導体試験装置において、被測定対象
デバイスへの印加パターンデータを、Ｉ／Ｏ制御すると
きに使用するパターンを発生させるメモリの深さ方向の
容量が大きくとれる回路構成を得る。 【構成】 アドレスのスクランブルメモリであるＳＣＲ
ＡＭ１０の１部をＩ／Ｏ制御用のランダムパターンのバ
ッファメモリとして使用してパターンＥＤＲＥ１８を発
生させ、プログラマブルデータセレクタ３内に、従来の
Ｉ／Ｏ制御用パターンであるパターンＮＤＲＥ１２と新
たに発生させるパターンＥＤＲＥ１８とを選択するセレ
クタ１９を設け、ロジック部１５を試験するときは、セ
レクタ１９にパターンＥＤＲＥ１８を選択させてＩ／Ｏ
制御のラインにパターンＥＤＲＥ１８を割り込ませドラ
イバ４に印加することで、被測定対象デバイスのロジッ
ク部１５を試験できる回路構成。
デバイスへの印加パターンデータを、Ｉ／Ｏ制御すると
きに使用するパターンを発生させるメモリの深さ方向の
容量が大きくとれる回路構成を得る。 【構成】 アドレスのスクランブルメモリであるＳＣＲ
ＡＭ１０の１部をＩ／Ｏ制御用のランダムパターンのバ
ッファメモリとして使用してパターンＥＤＲＥ１８を発
生させ、プログラマブルデータセレクタ３内に、従来の
Ｉ／Ｏ制御用パターンであるパターンＮＤＲＥ１２と新
たに発生させるパターンＥＤＲＥ１８とを選択するセレ
クタ１９を設け、ロジック部１５を試験するときは、セ
レクタ１９にパターンＥＤＲＥ１８を選択させてＩ／Ｏ
制御のラインにパターンＥＤＲＥ１８を割り込ませドラ
イバ４に印加することで、被測定対象デバイスのロジッ
ク部１５を試験できる回路構成。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ半導体試験装置
において、被測定対象メモリデバイスへの印加パターン
データをＩ／Ｏ制御するランダムなパターンの発生回路
の構成を示す。
において、被測定対象メモリデバイスへの印加パターン
データをＩ／Ｏ制御するランダムなパターンの発生回路
の構成を示す。
【０００２】
【従来の技術】図３に、従来技術の被測定対象メモリデ
バイスへの印加パターンデータをＩ／Ｏ制御するランダ
ムなパターンの発生回路の構成を示す。被測定対象メモ
リデバイスのＷｒｉｔｅモード時、被測定対象メモリデ
バイス５に印加されるパターンＰＡＴ１７は、データバ
ッファメモリ１から発生されたパターンＰＡＴＤ８が、
アルゴリズミックパターン発生器２を介して、プログラ
マブルデータセレクタ３で各チャンネル毎にデータが選
択され、ドライバ４に入力し、被測定対象メモリデバイ
ス５に印加される。ドライバ４のＩ／Ｏ制御は、アルゴ
リズミックパターン発生器２のＩ／Ｏ制御信号発生部１
１から発生したＩ／Ｏ制御パターンＮＤＲＥ１２がプロ
グラマブルデータセレクタ３を介してパターンＤＲＥ１
３となって出力され、ドライバ４に入力されることによ
って行われる。
バイスへの印加パターンデータをＩ／Ｏ制御するランダ
ムなパターンの発生回路の構成を示す。被測定対象メモ
リデバイスのＷｒｉｔｅモード時、被測定対象メモリデ
バイス５に印加されるパターンＰＡＴ１７は、データバ
ッファメモリ１から発生されたパターンＰＡＴＤ８が、
アルゴリズミックパターン発生器２を介して、プログラ
マブルデータセレクタ３で各チャンネル毎にデータが選
択され、ドライバ４に入力し、被測定対象メモリデバイ
ス５に印加される。ドライバ４のＩ／Ｏ制御は、アルゴ
リズミックパターン発生器２のＩ／Ｏ制御信号発生部１
１から発生したＩ／Ｏ制御パターンＮＤＲＥ１２がプロ
グラマブルデータセレクタ３を介してパターンＤＲＥ１
３となって出力され、ドライバ４に入力されることによ
って行われる。
【０００３】被測定対象デバイス５の出力をＲｅａｄす
る時、データバッファメモリ１より発生したパターンＰ
ＡＴＤ８がアルゴリズミックパターン発生器２を介し、
プログラマブルデータセレクタ３で各チャンネル毎に期
待値ＥＸＰ１４として選択され、論理比較部６に入力さ
れ、被測定対象デバイス５の出力をコンパレータに入力
して論理比較を行いＰａｓｓ／Ｆａｉｌ２０の判定をす
る。論理比較の制御は、データバッファメモリ１より発
生し論理比較部６に印加された各チャンネル毎に論理比
較をＥｎａｂｌｅ／ＤｉｓａｂｌｅにするパターンＰＣ
ＰＥ７により行われる。
る時、データバッファメモリ１より発生したパターンＰ
ＡＴＤ８がアルゴリズミックパターン発生器２を介し、
プログラマブルデータセレクタ３で各チャンネル毎に期
待値ＥＸＰ１４として選択され、論理比較部６に入力さ
れ、被測定対象デバイス５の出力をコンパレータに入力
して論理比較を行いＰａｓｓ／Ｆａｉｌ２０の判定をす
る。論理比較の制御は、データバッファメモリ１より発
生し論理比較部６に印加された各チャンネル毎に論理比
較をＥｎａｂｌｅ／ＤｉｓａｂｌｅにするパターンＰＣ
ＰＥ７により行われる。
【０００４】被測定対象デバイス５のロジック部１５を
試験する場合、図４のタイミングチャートに示すよう
に、ＷｒｉｔｅＣｙｃｌｅ時は、パターンＤＲＥ１３に
よりドライバ出力をＥｎａｂｌｅにしドライバ４からパ
ターンＰＡＴ１７を出力させ、パターンＰＣＰＥ７によ
り論理比較部６での論理比較をＤｉｓａｂｌｅにする。
ＲｅａｄＣｙｃｌｅ時はパターンＤＲＥ１３によりドラ
イバ出力をハイインピーダンス状態にし、パターンＰＣ
ＰＥ７により被測定対象デバイス５の出力信号と期待値
ＥＸＰ１４の論理比較をＥｎａｂｌｅにしてＰａｓｓ／
Ｆａｉｌ２０の判定をする。なお、図３で示したアルゴ
リズミックパターン発生器２内にあるメモリＳＣＲＡＭ
１０は、アドレス発生部９より発生されたアドレスをス
クランブルするものである。ここでデータバッファメモ
リ１から発生されるデータパターンＰＡＴＤ８及びパタ
ーンＰＣＰＥ７は、アルゴリズミックパターン発生器２
のパターン発生サイクルと同期している。
試験する場合、図４のタイミングチャートに示すよう
に、ＷｒｉｔｅＣｙｃｌｅ時は、パターンＤＲＥ１３に
よりドライバ出力をＥｎａｂｌｅにしドライバ４からパ
ターンＰＡＴ１７を出力させ、パターンＰＣＰＥ７によ
り論理比較部６での論理比較をＤｉｓａｂｌｅにする。
ＲｅａｄＣｙｃｌｅ時はパターンＤＲＥ１３によりドラ
イバ出力をハイインピーダンス状態にし、パターンＰＣ
ＰＥ７により被測定対象デバイス５の出力信号と期待値
ＥＸＰ１４の論理比較をＥｎａｂｌｅにしてＰａｓｓ／
Ｆａｉｌ２０の判定をする。なお、図３で示したアルゴ
リズミックパターン発生器２内にあるメモリＳＣＲＡＭ
１０は、アドレス発生部９より発生されたアドレスをス
クランブルするものである。ここでデータバッファメモ
リ１から発生されるデータパターンＰＡＴＤ８及びパタ
ーンＰＣＰＥ７は、アルゴリズミックパターン発生器２
のパターン発生サイクルと同期している。
【０００５】被測定対象デバイス５のロジック部１５の
Ｉ／Ｏピン試験をする時は、任意のチャンネル・時間に
Ｉ／Ｏ制御するランダムなパターンを発生しなければな
らない。従来技術の半導体試験装置に搭載されているア
ルゴリズミックパターン発生器２にはインストラクショ
ンメモリであるＷＣＳの深さ方向が１ｋＷｏｒｄｓ足ら
ずしか無いことや、またループによるパターンを繰り返
し発生させる必要がある時にも長いランダムパターンの
発生ができない。このため、Ｉ／Ｏ制御パターンＤＲＥ
１３を従来技術のようなアルゴリズミックパターン発生
器２からの発生によってでは、長いパターンに対するド
ライバ４のＩ／Ｏ制御ができず、被測定対象メモリデバ
イス５のロジック部１５の試験ができない。また、ＣＡ
Ｄのパターンプログラムをリンクさせての試験も困難で
ある、という欠点を有していた。
Ｉ／Ｏピン試験をする時は、任意のチャンネル・時間に
Ｉ／Ｏ制御するランダムなパターンを発生しなければな
らない。従来技術の半導体試験装置に搭載されているア
ルゴリズミックパターン発生器２にはインストラクショ
ンメモリであるＷＣＳの深さ方向が１ｋＷｏｒｄｓ足ら
ずしか無いことや、またループによるパターンを繰り返
し発生させる必要がある時にも長いランダムパターンの
発生ができない。このため、Ｉ／Ｏ制御パターンＤＲＥ
１３を従来技術のようなアルゴリズミックパターン発生
器２からの発生によってでは、長いパターンに対するド
ライバ４のＩ／Ｏ制御ができず、被測定対象メモリデバ
イス５のロジック部１５の試験ができない。また、ＣＡ
Ｄのパターンプログラムをリンクさせての試験も困難で
ある、という欠点を有していた。
【０００６】
【発明が解決しようとする課題】従来のロジック部分の
回路を内蔵した被測定対象デバイスのロジック部のＩ／
Ｏピン試験は、ランダムな試験パターンの深さ方向があ
まり必要なく、またＣＡＤの試験パターンをリンクして
使用することもなかった。このために、Ｉ／Ｏ制御する
ときに使用するパターンの深さ方向の容量が小さくても
問題とはならなかった。しかし近時においては、被測定
対象デバイス５のロジック部分の回路構成が複雑で試験
パターンはより長いパターンが必要となり、またＣＡＤ
の試験パターンをリンクした試験も必要になってきた。
回路を内蔵した被測定対象デバイスのロジック部のＩ／
Ｏピン試験は、ランダムな試験パターンの深さ方向があ
まり必要なく、またＣＡＤの試験パターンをリンクして
使用することもなかった。このために、Ｉ／Ｏ制御する
ときに使用するパターンの深さ方向の容量が小さくても
問題とはならなかった。しかし近時においては、被測定
対象デバイス５のロジック部分の回路構成が複雑で試験
パターンはより長いパターンが必要となり、またＣＡＤ
の試験パターンをリンクした試験も必要になってきた。
【０００７】しかし、従来からのメモリ半導体試験装置
では、被測定対象メモリデバイスへの印加パターンデー
タをＩ／Ｏ制御するランダムなパターンを発生する回路
機能が不十分で上記記載のような被測定対象のメモリデ
バイスが測定できない。本発明が解決しようとする課題
は、Ｉ／Ｏ制御するときに使用するパターンを発生させ
るメモリの深さ方向の容量が大きくとれ、またＣＡＤ試
験パターンをリンクした試験も可能とするパターン発生
回路を実現することである。
では、被測定対象メモリデバイスへの印加パターンデー
タをＩ／Ｏ制御するランダムなパターンを発生する回路
機能が不十分で上記記載のような被測定対象のメモリデ
バイスが測定できない。本発明が解決しようとする課題
は、Ｉ／Ｏ制御するときに使用するパターンを発生させ
るメモリの深さ方向の容量が大きくとれ、またＣＡＤ試
験パターンをリンクした試験も可能とするパターン発生
回路を実現することである。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明においては、アドレスのスクランブル（Ｓｃ
ｒａｍｂｌｅ）用に使われているアルゴリズミックパタ
ーン発生器内のＳＣＲＡＭの１部をＩ／Ｏ制御用のラン
ダムパターンのバッファメモリとして使用し、Ｉ／Ｏ制
御用パターンＥＤＲＥを発生させるようにした。プログ
ラマブルデータセレクタ内のセレクタでは、アルゴリズ
ミックパターン発生器内のＩ／Ｏ制御信号発生部から発
生された従来技術のＩ／Ｏ制御用パターンＮＤＲＥと、
新たに設けたＩ／Ｏ制御用パターンＥＤＲＥとを選択で
きるようにした。
に、本発明においては、アドレスのスクランブル（Ｓｃ
ｒａｍｂｌｅ）用に使われているアルゴリズミックパタ
ーン発生器内のＳＣＲＡＭの１部をＩ／Ｏ制御用のラン
ダムパターンのバッファメモリとして使用し、Ｉ／Ｏ制
御用パターンＥＤＲＥを発生させるようにした。プログ
ラマブルデータセレクタ内のセレクタでは、アルゴリズ
ミックパターン発生器内のＩ／Ｏ制御信号発生部から発
生された従来技術のＩ／Ｏ制御用パターンＮＤＲＥと、
新たに設けたＩ／Ｏ制御用パターンＥＤＲＥとを選択で
きるようにした。
【０００９】メモリ半導体試験装置で被測定対象デバイ
スのロジック部を試験するときには、本発明のＩ／Ｏ制
御用パターンＥＤＲＥを選択させてＩ／Ｏ制御のライン
にパターンＥＤＲＥを割り込ませ、ドライバに印加して
Ｉ／Ｏ制御を行わせる。このような回路構成としたこと
で、被測定対象メモリデバイスのロジック部の試験に必
要であった長いランダムパターンを発生させることがで
き、かつＣＡＤのパターンプログラムをリンクさせた試
験も可能となった。なお、ＳＣＲＡＭの１部を使用する
のではなく、データバッファメモリの１部を使いＩ／Ｏ
制御用パターンであるＥＤＲＥを発生させるか、別個に
外部メモリとして設けて出力させても同様のことが可能
となった。
スのロジック部を試験するときには、本発明のＩ／Ｏ制
御用パターンＥＤＲＥを選択させてＩ／Ｏ制御のライン
にパターンＥＤＲＥを割り込ませ、ドライバに印加して
Ｉ／Ｏ制御を行わせる。このような回路構成としたこと
で、被測定対象メモリデバイスのロジック部の試験に必
要であった長いランダムパターンを発生させることがで
き、かつＣＡＤのパターンプログラムをリンクさせた試
験も可能となった。なお、ＳＣＲＡＭの１部を使用する
のではなく、データバッファメモリの１部を使いＩ／Ｏ
制御用パターンであるＥＤＲＥを発生させるか、別個に
外部メモリとして設けて出力させても同様のことが可能
となった。
【００１０】
（１）通常一般的な従来技術の回路構成によるメモリ半
導体試験装置では、インストラクションメモリであるＷ
ＣＳの深さ方向の容量が１ｋＷｏｒｄｓ程度しかないの
に対し、アルゴリズミックパターン発生器内のスクラン
ブルメモリであるＳＣＲＡＭの容量は、通常一般的には
６４ｋＷｏｒｄｓ程度の容量を有するので、被測定対象
メモリデバイスのロジック部の試験パターンに必要な長
いランダムパターンを発生させるのには十分となった。
また、データバッファメモリは通常一般的には７２ビッ
ト程度で構成されており、その１部を使用する構成とす
る場合にも十分な容量がとれる。 （２）本発明においては、従来技術の回路構成によるメ
モリ半導体試験装置がもつハードに対する処置はごく僅
かで済み、ソフトプログラムによって対応可能なもので
ある。
導体試験装置では、インストラクションメモリであるＷ
ＣＳの深さ方向の容量が１ｋＷｏｒｄｓ程度しかないの
に対し、アルゴリズミックパターン発生器内のスクラン
ブルメモリであるＳＣＲＡＭの容量は、通常一般的には
６４ｋＷｏｒｄｓ程度の容量を有するので、被測定対象
メモリデバイスのロジック部の試験パターンに必要な長
いランダムパターンを発生させるのには十分となった。
また、データバッファメモリは通常一般的には７２ビッ
ト程度で構成されており、その１部を使用する構成とす
る場合にも十分な容量がとれる。 （２）本発明においては、従来技術の回路構成によるメ
モリ半導体試験装置がもつハードに対する処置はごく僅
かで済み、ソフトプログラムによって対応可能なもので
ある。
【００１１】
【実施例】図１は、本発明の実施例の概念を示すブロッ
ク図である。また、図２は、本発明の他の実施例の概念
を示すブロック図である。 （１）図１に示すように、本発明では、従来技術の回路
構成のメモリ半導体試験装置においては、アドレスのス
クランブル用のみに使われていたアルゴリズミックパタ
ーン発生器２内のＳＣＲＡＭ１０の１部を、Ｉ／Ｏ制御
用のランダムパターンのバッファメモリとして使用し
た。そして、そこからＩ／Ｏ制御用パターンであるパタ
ーンＥＤＲＥ１８を発生させる。また、プログラマブル
データセレクタ内に本発明のセレクタ１９を設け、アル
ゴリズミックパターン発生器２のＩ／Ｏ制御信号発生部
１１から発生された従来のＩ／Ｏ制御用パターンである
パターンＮＤＲＥ１２とパターンＥＤＲＥ１８を選択で
きるようにした。
ク図である。また、図２は、本発明の他の実施例の概念
を示すブロック図である。 （１）図１に示すように、本発明では、従来技術の回路
構成のメモリ半導体試験装置においては、アドレスのス
クランブル用のみに使われていたアルゴリズミックパタ
ーン発生器２内のＳＣＲＡＭ１０の１部を、Ｉ／Ｏ制御
用のランダムパターンのバッファメモリとして使用し
た。そして、そこからＩ／Ｏ制御用パターンであるパタ
ーンＥＤＲＥ１８を発生させる。また、プログラマブル
データセレクタ内に本発明のセレクタ１９を設け、アル
ゴリズミックパターン発生器２のＩ／Ｏ制御信号発生部
１１から発生された従来のＩ／Ｏ制御用パターンである
パターンＮＤＲＥ１２とパターンＥＤＲＥ１８を選択で
きるようにした。
【００１２】（２）被測定対象デバイス５のロジック部
１５を試験する場合は、パターンＥＤＲＥ１８を選択さ
せてＩ／Ｏ制御のラインにパターンＥＤＲＥ１８を割り
込ませ、ドライバ４に印加してＩ／Ｏ制御を行う。この
ことで、被測定対象デバイス５のロジック部１５の試験
パターンとして必要である長いランダムパターンが発生
できるので、ロジック部１５の試験が可能となり、ま
た、ＣＡＤのパターンプログラムをリンクしての試験も
可能となった。本発明によるプログラマブルデータセレ
クタ３にセレクタ１９を新たに設ける構成によれば、ア
ルゴリズミックパターン発生器２内にあるＳＣＲＡＭ１
０を用いるのではなく、データバッファメモリ１の１部
を使いＩ／Ｏ制御用パターンであるパターンＥＤＲＥ１
８を発生させ、出力させることも可能となった。更に、
それらＳＣＲＡＭ１０やデータバッファメモリ１が、ユ
ーザにおける試験装置の使用上の都合から利用できない
場合には、別に外部メモリを用意して出力させるという
構成も可能となった。
１５を試験する場合は、パターンＥＤＲＥ１８を選択さ
せてＩ／Ｏ制御のラインにパターンＥＤＲＥ１８を割り
込ませ、ドライバ４に印加してＩ／Ｏ制御を行う。この
ことで、被測定対象デバイス５のロジック部１５の試験
パターンとして必要である長いランダムパターンが発生
できるので、ロジック部１５の試験が可能となり、ま
た、ＣＡＤのパターンプログラムをリンクしての試験も
可能となった。本発明によるプログラマブルデータセレ
クタ３にセレクタ１９を新たに設ける構成によれば、ア
ルゴリズミックパターン発生器２内にあるＳＣＲＡＭ１
０を用いるのではなく、データバッファメモリ１の１部
を使いＩ／Ｏ制御用パターンであるパターンＥＤＲＥ１
８を発生させ、出力させることも可能となった。更に、
それらＳＣＲＡＭ１０やデータバッファメモリ１が、ユ
ーザにおける試験装置の使用上の都合から利用できない
場合には、別に外部メモリを用意して出力させるという
構成も可能となった。
【００１３】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。本
発明によって、被測定対象デバイスのロジック部のＩ／
Ｏピン試験をする時に、任意のチャンネル・時間にドラ
イバのＩ／Ｏ制御をするために必要なループによるパタ
ーンを繰り返す長いランダムパターンの発生が余裕を持
って実現できたので、被測定対象となるメモリデバイス
のロジック部が、近時増加しつつある大規模で複雑なも
のであっても、当該メモリ半導体試験装置を用いてＩ／
Ｏピン試験が十分に可能となり、またＣＡＤと連携させ
たＣＡＤパターンプログラムリンクとしての試験もでき
るようになった。
ているので、以下に記載されるような効果を奏する。本
発明によって、被測定対象デバイスのロジック部のＩ／
Ｏピン試験をする時に、任意のチャンネル・時間にドラ
イバのＩ／Ｏ制御をするために必要なループによるパタ
ーンを繰り返す長いランダムパターンの発生が余裕を持
って実現できたので、被測定対象となるメモリデバイス
のロジック部が、近時増加しつつある大規模で複雑なも
のであっても、当該メモリ半導体試験装置を用いてＩ／
Ｏピン試験が十分に可能となり、またＣＡＤと連携させ
たＣＡＤパターンプログラムリンクとしての試験もでき
るようになった。
【図１】本発明の実施例の概念を示すブロック図であ
る。
る。
【図２】本発明の他の実施例の概念を示すブロック図で
ある。
ある。
【図３】従来技術の印加パターンデータをＩ／Ｏ制御す
るランダムパターンの発生回路の構成を示すブロック図
である。
るランダムパターンの発生回路の構成を示すブロック図
である。
【図４】被測定対象メモリデバイスのロジック部のＩ／
Ｏピン試験時のタイミングチャートを示す。
Ｏピン試験時のタイミングチャートを示す。
１ データバッファメモリ ２ アルゴリズミックパターン発生器 ３ プログラマブルデータセレクタ ４ ドライバ ５ 被測定対象デバイス ６ 論理比較部 ７ パターンＰＣＰＥ ８ パターンＰＡＴＤ ９ アドレス発生部 １０ ＳＣＲＡＭ １１ Ｉ／Ｏ制御信号発生部 １２ パターンＮＤＲＥ １３ パターンＤＲＥ １４ 期待値ＥＸＰ １５ ロジック部 １６ コンパレータ １７ パターンＰＡＴ １８ パターンＥＤＲＥ １９ セレクタ ２０ Ｐａｓｓ／Ｆａｉｌ
Claims (3)
- 【請求項１】 メモリ機能の一部をＩ／Ｏ制御用のラン
ダムパターンのバッファメモリとして使用し、Ｉ／Ｏ制
御用パターンＥＤＲＥ（１８）を発生させる、アドレス
のスクランブルメモリであるＳＣＲＡＭ（１０）と、 被測定対象デバイス（５）のロジック部（１５）を試験
するときには、Ｉ／Ｏ制御用パターンであるＥＤＲＥ
（１８）を選択させ、Ｉ／Ｏ制御用のラインにＥＤＲＥ
（１８）を割り込ませ、ドライバ（４）のＩ／Ｏ制御用
パターンとするセレクタ（１９）と、 を具備することを特徴とするメモリ半導体試験装置。 - 【請求項２】 ＳＣＲＡＭ（１０）に代えて、データバ
ッファメモリ（１）の１部を使用して、Ｉ／Ｏ制御用パ
ターンＥＤＲＥ（１８）を発生させる請求項１記載のメ
モリ半導体試験装置。 - 【請求項３】 外部メモリとして別に設けたメモリか
ら、アルゴリズミックパターン発生器（２）のパターン
発生サイクルと同期して、Ｉ／Ｏ制御用パターンＥＤＲ
Ｅ（１８）を発生させる請求項１記載のメモリ半導体試
験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6254351A JPH0894723A (ja) | 1994-09-22 | 1994-09-22 | メモリ半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6254351A JPH0894723A (ja) | 1994-09-22 | 1994-09-22 | メモリ半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0894723A true JPH0894723A (ja) | 1996-04-12 |
Family
ID=17263791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6254351A Withdrawn JPH0894723A (ja) | 1994-09-22 | 1994-09-22 | メモリ半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0894723A (ja) |
-
1994
- 1994-09-22 JP JP6254351A patent/JPH0894723A/ja not_active Withdrawn
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |