JPH0894724A - Ｌｓｉ試験装置用パターン発生器 - Google Patents
Ｌｓｉ試験装置用パターン発生器Info
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- JPH0894724A JPH0894724A JP6254353A JP25435394A JPH0894724A JP H0894724 A JPH0894724 A JP H0894724A JP 6254353 A JP6254353 A JP 6254353A JP 25435394 A JP25435394 A JP 25435394A JP H0894724 A JPH0894724 A JP H0894724A
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- 101150081243 STA1 gene Proteins 0.000 abstract description 4
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- OVGWMUWIRHGGJP-WTODYLRWSA-N (z)-7-[(1r,3s,4s,5r)-3-[(e,3r)-3-hydroxyoct-1-enyl]-6-thiabicyclo[3.1.1]heptan-4-yl]hept-5-enoic acid Chemical compound OC(=O)CCC\C=C/C[C@H]1[C@H](/C=C/[C@H](O)CCCCC)C[C@H]2S[C@@H]1C2 OVGWMUWIRHGGJP-WTODYLRWSA-N 0.000 description 1
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- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 ＬＳＩ試験装置用パターン発生器において無
限にループジャンプパターンの発生が容易に実現可能な
回路構成を得る。 【構成】 無限ループジャンプのループ開始のアドレス
を格納するレジスタＬｐＳＴＡ７と、ジャンプ動作を実
行すべき回数のアドレスを設定するレジスタＬｐＥＮＤ
８と、レジスタＬｐＳＴＡ７のループ開始アドレスがス
タートして実行されたアドレス数とレジスタＬｐＥＮＤ
８に設定された実行すべき回数のアドレス数との一致を
検出する一致検出回路９と、一致検出信号の有効か無効
かを制御しレジスタＬｐＳＴＡ７にフィードバック信号
を発するモードレジスタＭｏｄｅｒｅｇ１０並びにＡＮ
Ｄゲート１１とで回路構成するＬＳＩ試験装置用パター
ン発生器。
限にループジャンプパターンの発生が容易に実現可能な
回路構成を得る。 【構成】 無限ループジャンプのループ開始のアドレス
を格納するレジスタＬｐＳＴＡ７と、ジャンプ動作を実
行すべき回数のアドレスを設定するレジスタＬｐＥＮＤ
８と、レジスタＬｐＳＴＡ７のループ開始アドレスがス
タートして実行されたアドレス数とレジスタＬｐＥＮＤ
８に設定された実行すべき回数のアドレス数との一致を
検出する一致検出回路９と、一致検出信号の有効か無効
かを制御しレジスタＬｐＳＴＡ７にフィードバック信号
を発するモードレジスタＭｏｄｅｒｅｇ１０並びにＡＮ
Ｄゲート１１とで回路構成するＬＳＩ試験装置用パター
ン発生器。
Description
【０００１】
【産業上の利用分野】本発明は、被測定対象デバイスの
消費電力量の測定時に必要な無限ループジャンプパター
ンの発生が容易に実現できる回路構成としたＬＳＩ試験
装置用パターン発生器に関する。
消費電力量の測定時に必要な無限ループジャンプパター
ンの発生が容易に実現できる回路構成としたＬＳＩ試験
装置用パターン発生器に関する。
【０００２】
【従来の技術】図６は、ＬＳＩ試験装置用パターン発生
器の従来技術における回路構成の概念を示すブロック図
である。 （１）先ず、回路構成としては試験パターン発生の開始
アドレスを格納するＮビットのレジスタＳＴＡ１と、試
験パターンを格納するメモリＳＴＥＭｅｍｏｒｙ６と、
そのアドレスを生成するためのインストラクションを格
納するメモリＶＧＣＭｅｍｏｒｙ４と、その出力をデコ
ードしてアドレス発生の制御信号を作成するデコーダＤ
ＥＣ５と、その制御信号によってメモリのアドレスを生
成するカウンタＡＰ３と、そのカウンタＡＰ３にロード
するアドレス値をセレクトするＮビットのマルチプレク
サＭＵＸ２とで構成されている。
器の従来技術における回路構成の概念を示すブロック図
である。 （１）先ず、回路構成としては試験パターン発生の開始
アドレスを格納するＮビットのレジスタＳＴＡ１と、試
験パターンを格納するメモリＳＴＥＭｅｍｏｒｙ６と、
そのアドレスを生成するためのインストラクションを格
納するメモリＶＧＣＭｅｍｏｒｙ４と、その出力をデコ
ードしてアドレス発生の制御信号を作成するデコーダＤ
ＥＣ５と、その制御信号によってメモリのアドレスを生
成するカウンタＡＰ３と、そのカウンタＡＰ３にロード
するアドレス値をセレクトするＮビットのマルチプレク
サＭＵＸ２とで構成されている。
【０００３】（２）次に、動作であるが、ＶＧＣＭｅｍ
ｏｒｙ４には、カウンタＡＰ３のＩＮＣ（インクリメン
ト）、ＨＯＬＤ（ホールド）、ＪＵＭＰ（ジャンプ）を
制御するための命令とＪＵＭＰ時の飛び先アドレスが格
納されており、それらによって次のサイクルのアドレス
を生成する。試験パターン発生スタート時には、レジス
タＳＴＡ１がカウンタＡＰ３にロードされ、それによっ
てアクセスされたアドレスの命令がデコードされ、次の
サイクルでＩＮＣ、ＨＯＬＤ、ＪＵＭＰのいずれかが実
行される。そして、このようにしてシーケンサであるＶ
ＧＣＭｅｍｏｒｙ４によって、アドレスポインタである
カウンタＡＰ３を制御して、ＳＴＥＭｅｍｏｒｙ６から
シーケンスに従って、被測定対象デバイスに試験パター
ンであるＶｅｃｔｏｒ１３を印加していくものである。
ｏｒｙ４には、カウンタＡＰ３のＩＮＣ（インクリメン
ト）、ＨＯＬＤ（ホールド）、ＪＵＭＰ（ジャンプ）を
制御するための命令とＪＵＭＰ時の飛び先アドレスが格
納されており、それらによって次のサイクルのアドレス
を生成する。試験パターン発生スタート時には、レジス
タＳＴＡ１がカウンタＡＰ３にロードされ、それによっ
てアクセスされたアドレスの命令がデコードされ、次の
サイクルでＩＮＣ、ＨＯＬＤ、ＪＵＭＰのいずれかが実
行される。そして、このようにしてシーケンサであるＶ
ＧＣＭｅｍｏｒｙ４によって、アドレスポインタである
カウンタＡＰ３を制御して、ＳＴＥＭｅｍｏｒｙ６から
シーケンスに従って、被測定対象デバイスに試験パター
ンであるＶｅｃｔｏｒ１３を印加していくものである。
【０００４】（３）以上、従来技術によるパターン発生
の回路構成及び動作について記載したが、被測定対象デ
バイスの通常の試験では、その試験パターン発生として
用いられるものが無限ループジャンプパターンであるこ
とはなく、必ずどこかのアドレスで終了してＰａｓｓ／
Ｆａｉｌの判定をして完了する。ところが、マイコン、
ＡＳＩＣ、メモリ等の試験においてそれらが動作状態時
に消費する電力量を測定したい場合には、試験パターン
発生を無限ループジャンプ状態に設定することが必要と
なる。何故なら、消費電力量の測定には、即ち電源電流
を測定するには、数１０ｍｓオーダーの時間が必要で、
その間被測定対象デバイスを実動作と同じ状態に保って
おく必要があるからである。
の回路構成及び動作について記載したが、被測定対象デ
バイスの通常の試験では、その試験パターン発生として
用いられるものが無限ループジャンプパターンであるこ
とはなく、必ずどこかのアドレスで終了してＰａｓｓ／
Ｆａｉｌの判定をして完了する。ところが、マイコン、
ＡＳＩＣ、メモリ等の試験においてそれらが動作状態時
に消費する電力量を測定したい場合には、試験パターン
発生を無限ループジャンプ状態に設定することが必要と
なる。何故なら、消費電力量の測定には、即ち電源電流
を測定するには、数１０ｍｓオーダーの時間が必要で、
その間被測定対象デバイスを実動作と同じ状態に保って
おく必要があるからである。
【０００５】（４）従って、従来技術のパターン発生
回路の構成のままで無限ループジャンプパターンを発生
させようとすれば、試験パターンのシーケンを格納する
メモリＶＧＣＭｅｍｏｒｙ４の中のパターンプログラム
を書き換えて消費電力測定用として別途用意する必要が
ある。また、ジャンプ機能を実現するためには、ＶＧ
ＣＭｅｍｏｒｙ４にＳＴＥＭｅｍｏｒｙ６の容量の深さ
方向に対応するアドレスビット幅分のオペランドデータ
を持つ必要がある。或いは、ハードウェアをメモリを
内蔵するゲートアレー等で実現しようとしても、莫大な
セル数を要し、かつ動作スピードの速いものとせねばな
らず、コストパフォーマンス上適正とはならない。即
ち、従来技術のまま無限ループジャンプパターンを発生
させるのでは、被測定対象デバイスのテストベクターの
容量が４Ｍ→８Ｍ→１６Ｍワードと次第に急速に大容量
化したために、（イ）膨大なパターンデータを書き換え
るために長時間を要する。（ロ）同じく、その長大なパ
ターンを扱うために転送やコンパイルにも長時間を要し
てしまう。（ハ）また、シーケンサ、デコーダ、カウン
タ、メモリ等を経由する回路系の遅延があるためパター
ン発生器の高速化が図れない、という欠点を有してい
た。
回路の構成のままで無限ループジャンプパターンを発生
させようとすれば、試験パターンのシーケンを格納する
メモリＶＧＣＭｅｍｏｒｙ４の中のパターンプログラム
を書き換えて消費電力測定用として別途用意する必要が
ある。また、ジャンプ機能を実現するためには、ＶＧ
ＣＭｅｍｏｒｙ４にＳＴＥＭｅｍｏｒｙ６の容量の深さ
方向に対応するアドレスビット幅分のオペランドデータ
を持つ必要がある。或いは、ハードウェアをメモリを
内蔵するゲートアレー等で実現しようとしても、莫大な
セル数を要し、かつ動作スピードの速いものとせねばな
らず、コストパフォーマンス上適正とはならない。即
ち、従来技術のまま無限ループジャンプパターンを発生
させるのでは、被測定対象デバイスのテストベクターの
容量が４Ｍ→８Ｍ→１６Ｍワードと次第に急速に大容量
化したために、（イ）膨大なパターンデータを書き換え
るために長時間を要する。（ロ）同じく、その長大なパ
ターンを扱うために転送やコンパイルにも長時間を要し
てしまう。（ハ）また、シーケンサ、デコーダ、カウン
タ、メモリ等を経由する回路系の遅延があるためパター
ン発生器の高速化が図れない、という欠点を有してい
た。
【０００６】
【発明が解決しようとする課題】本発明が解決しようと
する課題は、ＬＳＩ試験装置を用いて被測定対象デバイ
スの実働匙における消費電力量を測定しようとする場合
に必要とする無限ループジャンプパターンの発生が容易
に実現できるパターン発生器の回路構成を得ることにあ
る。即ち、無限ループジャンプパターンを得るために
は、そのための専用のパターンに書き換えが不要で、
転送やコンパイルにも長時間を要することもなく、
高速に簡便にできるパターン発生器の回路構成を実現す
ることを目的とした。
する課題は、ＬＳＩ試験装置を用いて被測定対象デバイ
スの実働匙における消費電力量を測定しようとする場合
に必要とする無限ループジャンプパターンの発生が容易
に実現できるパターン発生器の回路構成を得ることにあ
る。即ち、無限ループジャンプパターンを得るために
は、そのための専用のパターンに書き換えが不要で、
転送やコンパイルにも長時間を要することもなく、
高速に簡便にできるパターン発生器の回路構成を実現す
ることを目的とした。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明のパターン発生器の回路構成においては、Ｊ
ＵＭＰ先のアドレスを格納するレジスタＬｐＳＴＡと、
ＪＵＭＰ動作を実行するアドレスを格納するレジスタＬ
ｐＥＮＤと、現在実行しているアドレスとレジスタＬｐ
ＥＮＤとの一致を検出する一致検出回路と、その検出結
果を有効か無効かを決定するレジスタＭｏｄｅｒｅｇと
からなっている。即ち、試験開始前に、無限ループジャ
ンプを形成するためのレジスタＬｐＳＴＡのループスタ
ートアドレスと、レジスタＬｐＥＮＤのループエンドア
ドレスと、レジスタＭｏｄｅｒｅｇの設定を行う。そし
て、スタート時にはまず試験パターンを発生開始のアド
レスを格納するＮビットのレジスタＳＴＡが、カウンタ
ＡＰにロードしＣＬＫが印加されるごとに＋１される。
次に、カウンタＡＰの値がレジスタＬｐＥＮＤの値と一
致したときには、レジスタＬｐＳＴＡの値がカウンタＡ
Ｐにロードされる。この繰り返しの動作でレジスタＬｐ
ＳＴＡとレジスタＬｐＥＮＤの間を無限に実行する。
に、本発明のパターン発生器の回路構成においては、Ｊ
ＵＭＰ先のアドレスを格納するレジスタＬｐＳＴＡと、
ＪＵＭＰ動作を実行するアドレスを格納するレジスタＬ
ｐＥＮＤと、現在実行しているアドレスとレジスタＬｐ
ＥＮＤとの一致を検出する一致検出回路と、その検出結
果を有効か無効かを決定するレジスタＭｏｄｅｒｅｇと
からなっている。即ち、試験開始前に、無限ループジャ
ンプを形成するためのレジスタＬｐＳＴＡのループスタ
ートアドレスと、レジスタＬｐＥＮＤのループエンドア
ドレスと、レジスタＭｏｄｅｒｅｇの設定を行う。そし
て、スタート時にはまず試験パターンを発生開始のアド
レスを格納するＮビットのレジスタＳＴＡが、カウンタ
ＡＰにロードしＣＬＫが印加されるごとに＋１される。
次に、カウンタＡＰの値がレジスタＬｐＥＮＤの値と一
致したときには、レジスタＬｐＳＴＡの値がカウンタＡ
Ｐにロードされる。この繰り返しの動作でレジスタＬｐ
ＳＴＡとレジスタＬｐＥＮＤの間を無限に実行する。
【０００８】
（１）レジスタＬｐＳＴＡとレジスタＬｐＥＮＤに対す
る設定値としては、ＬｐＳＴＡ≦ＬｐＥＮＤを満足する
任意のアドレスを設定する。 （２）本発明の回路構成では、従来技術のようにシーケ
ンサＶＧＣＭｅｍｏｒｙの出力信号で制御することで、
ＳＴＥＭｅｍｏｒｙの中のパターンをシーケンスに従っ
て出力していくのではなく、レジスタＬｐＳＴＡとレジ
スタＬｐＥＮＤとの間で無限ループジャンプパターン発
生の開始と終わりを繰り返し実行させるので、シーケン
サやメモリ回路系と分離して構成可能となり、最もやっ
かいなことであったパターンプログラム命令を書き換え
ることもなく、かつ、その回路系を全く使わないこと
で、遅延量の問題点からも逃れることができた。
る設定値としては、ＬｐＳＴＡ≦ＬｐＥＮＤを満足する
任意のアドレスを設定する。 （２）本発明の回路構成では、従来技術のようにシーケ
ンサＶＧＣＭｅｍｏｒｙの出力信号で制御することで、
ＳＴＥＭｅｍｏｒｙの中のパターンをシーケンスに従っ
て出力していくのではなく、レジスタＬｐＳＴＡとレジ
スタＬｐＥＮＤとの間で無限ループジャンプパターン発
生の開始と終わりを繰り返し実行させるので、シーケン
サやメモリ回路系と分離して構成可能となり、最もやっ
かいなことであったパターンプログラム命令を書き換え
ることもなく、かつ、その回路系を全く使わないこと
で、遅延量の問題点からも逃れることができた。
【０００９】
【実施例】図１は、本発明による実施例の概念を示すブ
ロック図である。図２は、本発明の他の実施例の概念を
示すブロック図である。図３は、同様にしてもう１つの
他の実施例を示す。そして図４には、本発明の実施例の
タイミングチャートを示し、図５は、ループパターンの
プログラム例を示す。
ロック図である。図２は、本発明の他の実施例の概念を
示すブロック図である。図３は、同様にしてもう１つの
他の実施例を示す。そして図４には、本発明の実施例の
タイミングチャートを示し、図５は、ループパターンの
プログラム例を示す。
【００１０】（１）図１に示すように、被測定対象デバ
イスの動作状態時の消費電力量を測定するのに必要な無
限ループジャンプパターンを発生させるために、本発明
においては、ＪＵＭＰ先のアドレスを格納するレジスタ
ＬｐＳＴＡ７と、ＪＵＭＰ動作を実行するアドレスを格
納するレジスタＬｐＥＮＤ８と、実行中のアドレスとレ
ジスタＬｐＥＮＤ８のアドレスとの一致を検出する一致
検出回路９と、その検出結果が有効か無効かを決定する
レジスタＭｏｄｅｒｅｇ１０並びにレジスタＬｐＳＴＡ
７にフィードバックする信号を発するＡＮＤゲート１１
からなる回路を追加した構成とした。
イスの動作状態時の消費電力量を測定するのに必要な無
限ループジャンプパターンを発生させるために、本発明
においては、ＪＵＭＰ先のアドレスを格納するレジスタ
ＬｐＳＴＡ７と、ＪＵＭＰ動作を実行するアドレスを格
納するレジスタＬｐＥＮＤ８と、実行中のアドレスとレ
ジスタＬｐＥＮＤ８のアドレスとの一致を検出する一致
検出回路９と、その検出結果が有効か無効かを決定する
レジスタＭｏｄｅｒｅｇ１０並びにレジスタＬｐＳＴＡ
７にフィードバックする信号を発するＡＮＤゲート１１
からなる回路を追加した構成とした。
【００１１】（２）上記記載の回路の動作としては、図
４、及び図５に示すように、先ずレジスタＬｐＳＴＡ７
にループスタートアドレスと、レジスタＬｐＥＮＤ８に
ループエンドアドレスを、更にレジスタＭｏｄｅｒｅｇ
１０の設定をする。レジスタＬｐＳＴＡ７とレジスタＬ
ｐＥＮＤ８の設定値はＬｐＳＴＡ７≦ＬｐＥＮＤ８を満
足する任意のアドレスを設定する。そして、スタート時
にはレジスタＳＴＡ１が、カウンタＡＰ３にロードされ
ＣＬＫが印加されるごとに＋１される。カウンタＡＰ３
の値がレジスタＬｐＥＮＤ８の値と一致したときには、
レジスタＬｐＳＴＡ７の値がカウンタＡＰ３にロードさ
れる。即ち、このような動作の繰り返しでレジスタＬｐ
ＳＴＡ７とレジスタＬｐＥＮＤ８との間でループパター
ンの発生が無限に実行できるようになった。
４、及び図５に示すように、先ずレジスタＬｐＳＴＡ７
にループスタートアドレスと、レジスタＬｐＥＮＤ８に
ループエンドアドレスを、更にレジスタＭｏｄｅｒｅｇ
１０の設定をする。レジスタＬｐＳＴＡ７とレジスタＬ
ｐＥＮＤ８の設定値はＬｐＳＴＡ７≦ＬｐＥＮＤ８を満
足する任意のアドレスを設定する。そして、スタート時
にはレジスタＳＴＡ１が、カウンタＡＰ３にロードされ
ＣＬＫが印加されるごとに＋１される。カウンタＡＰ３
の値がレジスタＬｐＥＮＤ８の値と一致したときには、
レジスタＬｐＳＴＡ７の値がカウンタＡＰ３にロードさ
れる。即ち、このような動作の繰り返しでレジスタＬｐ
ＳＴＡ７とレジスタＬｐＥＮＤ８との間でループパター
ンの発生が無限に実行できるようになった。
【００１２】（３）また、消費電力量の測定に関係のな
い従来からある通常の試験パターン発生機能はそのまま
にして、各レジスタを書き換え、かつ無限ループジャン
プパターンを発生モードにＭｏｄｅｒｅｇ１０を設定し
ておくことによって、必要とする無限ループジャンプパ
ターンを発生させる制御に切り換えられるので、被測定
対象デバイスの動作状態時の消費電力量の測定が可能と
なった。
い従来からある通常の試験パターン発生機能はそのまま
にして、各レジスタを書き換え、かつ無限ループジャン
プパターンを発生モードにＭｏｄｅｒｅｇ１０を設定し
ておくことによって、必要とする無限ループジャンプパ
ターンを発生させる制御に切り換えられるので、被測定
対象デバイスの動作状態時の消費電力量の測定が可能と
なった。
【００１３】（４）また、図２に示すように、一致検出
回路９で一致検出を行う要因として、アドレスではな
く、実行したパターン数をカウントするパターンカウン
タＰＣＮＴ１２を設け、そこからの任意の値によって行
う回路構成とすることもできる。その場合は、一致検出
時にパターンカウンタをクリアし再び任意の値になった
時に、レジスタＬｐＳＴＡ７をロードするものである。
回路９で一致検出を行う要因として、アドレスではな
く、実行したパターン数をカウントするパターンカウン
タＰＣＮＴ１２を設け、そこからの任意の値によって行
う回路構成とすることもできる。その場合は、一致検出
時にパターンカウンタをクリアし再び任意の値になった
時に、レジスタＬｐＳＴＡ７をロードするものである。
【００１４】（５）更に、図３に示すものは、図１及び
図２に示す実施例を複合したもので、先ず、レジスタＬ
ｐＥＮＤ８にループ開始アドレスを設定する。設定値は
レジスタＬｐＳＴＡ７と同一値とする。次に、モードレ
ジスタＭｏｄｅｒｅｇ１０のＤ１をイネーブルにする。
Ｄ０はディスイネーブルのままとする。そして、レジス
タＬｐＥＮＤ２・１５にループを形成するパターン数を
設定する。以上の設定でプログラムをスタートさせる
と、最初にレジスタＬｐＥＮＤ８とカウンタＡＰ３の一
致検出が行われ、ＬｐＦＬＡＧ１４がセットされ、パタ
ーンカウンタＰＣＮＴ１２が動作を開始する。その後Ｎ
パターンを実行して、レジスタＬｐＥＮＤ２・１５の値
とパターンカウンタＰＣＮＴ１２の値が一致すると、Ａ
ＮＤゲート２・１６がイネーブルになっているためカウ
ンタＡＰ３にはレジスタＬｐＳＴＡ７がロードされ、同
時にパターンカウンタＰＣＮＴ１２がクリアされ、再び
０からカウント動作を開始する。その後も、同様に一致
検出回路９での一致検出が行われるまでプログラムを実
行し、一致検出で再びレジスタＬｐＳＴＡ７にカウンタ
ＡＰ３が戻ることで、プログラムの任意のアドレスから
のＮパターン分のループを繰り返し実行するループを形
成できる。
図２に示す実施例を複合したもので、先ず、レジスタＬ
ｐＥＮＤ８にループ開始アドレスを設定する。設定値は
レジスタＬｐＳＴＡ７と同一値とする。次に、モードレ
ジスタＭｏｄｅｒｅｇ１０のＤ１をイネーブルにする。
Ｄ０はディスイネーブルのままとする。そして、レジス
タＬｐＥＮＤ２・１５にループを形成するパターン数を
設定する。以上の設定でプログラムをスタートさせる
と、最初にレジスタＬｐＥＮＤ８とカウンタＡＰ３の一
致検出が行われ、ＬｐＦＬＡＧ１４がセットされ、パタ
ーンカウンタＰＣＮＴ１２が動作を開始する。その後Ｎ
パターンを実行して、レジスタＬｐＥＮＤ２・１５の値
とパターンカウンタＰＣＮＴ１２の値が一致すると、Ａ
ＮＤゲート２・１６がイネーブルになっているためカウ
ンタＡＰ３にはレジスタＬｐＳＴＡ７がロードされ、同
時にパターンカウンタＰＣＮＴ１２がクリアされ、再び
０からカウント動作を開始する。その後も、同様に一致
検出回路９での一致検出が行われるまでプログラムを実
行し、一致検出で再びレジスタＬｐＳＴＡ７にカウンタ
ＡＰ３が戻ることで、プログラムの任意のアドレスから
のＮパターン分のループを繰り返し実行するループを形
成できる。
【００１５】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。即
ち、ＬＳＩ試験装置を用いた被測定対象デバイスの実動
作状態時の消費電力量を測定する場合に必要な無限ルー
プジャンプパターンを発生するパターン発生器におい
て、本発明の回路構成としたことで、 （１）通常の試験パターン及びパターンプログラム命令
はそのままにしておけて、無限ループジャンプパターン
を発生させるための専用のパターンに書き換える作業も
不要となった。その結果、データの転送やプログラムの
コンパイルに長時間をとられることもなくなった。 （２）また、メモリやシーケンサやデコーダの回路系を
使わずレジスタやカウンタのみのシンプルな回路系で制
御できるので、高速動作が可能となりかつ効率の良い測
定作業が実現できた。
ているので、以下に記載されるような効果を奏する。即
ち、ＬＳＩ試験装置を用いた被測定対象デバイスの実動
作状態時の消費電力量を測定する場合に必要な無限ルー
プジャンプパターンを発生するパターン発生器におい
て、本発明の回路構成としたことで、 （１）通常の試験パターン及びパターンプログラム命令
はそのままにしておけて、無限ループジャンプパターン
を発生させるための専用のパターンに書き換える作業も
不要となった。その結果、データの転送やプログラムの
コンパイルに長時間をとられることもなくなった。 （２）また、メモリやシーケンサやデコーダの回路系を
使わずレジスタやカウンタのみのシンプルな回路系で制
御できるので、高速動作が可能となりかつ効率の良い測
定作業が実現できた。
【図面の簡単な説明】
【図１】本発明の実施例の概念を示すブロック図であ
る。
る。
【図２】本発明の他の実施例の概念を示すブロック図で
ある。
ある。
【図３】本発明の第三の実施例を示すブロック図であ
る。
る。
【図４】本発明の実施例のタイミングチャートを示す。
【図５】本発明の実施例のループパターンプログラム例
を示す。
を示す。
【図６】従来技術によるパターン発生器の概念を示すブ
ロック図である。
ロック図である。
１ レジスタＳＴＡ ２ マルチプレクサＭＵＸ ３ カウンタＡＰ ４ ＶＧＣＭｅｍｏｒｙ ５ デコーダＤＥＣ ６ ＳＴＥＭｅｍｏｒｙ ７ レジスタＬｐＳＴＡ ８ レジスタＬｐＥＮＤ ９ 一致検出回路 １０ モードレジスタＭｏｄｅｒｅｇ １１ ＡＮＤゲート １２ パターンカウンタＰＣＮＴ １３ Ｖｅｃｔｏｒ １４ ＬｐＦＬＡＧ １５ レジスタＬｐＥＮＤ２ １６ ＡＮＤゲート２
Claims (3)
- 【請求項１】 無限ループジャンプのループ開始アドレ
スを格納するレジスタＬｐＳＴＡ（７）と、 ジャンプ動作を実行すべき任意のアドレスを設定するレ
ジスタＬｐＥＮＤ（８）と、 レジスタＬｐＳＴＡ（７）のループ開始アドレスがスタ
ートして実行されたアドレス数と、レジスタＬｐＥＮＤ
（８）に設定された実行すべき任意のアドレス数との一
致を検出する一致検出回路（９）と、 一致検出信号の有効か無効かを制御し、レジスタＬｐＳ
ＴＡ（７）にフィードバック信号を発するモードレジス
タＭｏｄｅｒｅｇ（１０）並びにＡＮＤゲート（１１）
と、 を具備することを特徴とするＬＳＩ試験装置用パターン
発生器。 - 【請求項２】 一致検出回路（９）で一致検出を行う要
因としてメモリからのアドレスで制御するのではなく、
実行したパターン数をクロックによってカウントするパ
ターンカウンタＰＣＮＴ（１２）の出力信号で制御する
請求項１記載のＬＳＩ試験装置用パターン発生器。 - 【請求項３】 請求項１記載のレジスタＬｐＥＮＤ
（８）、一致検出回路（９）、モードレジスタＭｏｄｅ
ｒｅｇ（１０）及び請求項２記載のパターンカウンタＰ
ＣＮＴ（１２）を具備し、前記請求項１及び２記載の回
路機能を複合した構成とし、任意の位置にフラグを立て
ることができるＬｐＦＬＡＧ（１４）を設けて、プログ
ラムの任意のアドレスからＮパターン分を繰り返し実行
するループを形成した、 ことを特徴とするＬＳＩ試験装置用パターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25435394A JP3550194B2 (ja) | 1994-09-22 | 1994-09-22 | Ｌｓｉ試験装置用パターン発生器 |
Applications Claiming Priority (1)
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| JP25435394A JP3550194B2 (ja) | 1994-09-22 | 1994-09-22 | Ｌｓｉ試験装置用パターン発生器 |
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| Publication Number | Publication Date |
|---|---|
| JPH0894724A true JPH0894724A (ja) | 1996-04-12 |
| JP3550194B2 JP3550194B2 (ja) | 2004-08-04 |
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ID=17263818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25435394A Expired - Fee Related JP3550194B2 (ja) | 1994-09-22 | 1994-09-22 | Ｌｓｉ試験装置用パターン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3550194B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008076241A (ja) * | 2006-09-21 | 2008-04-03 | Nippon Eng Kk | 半導体テスト装置 |
| DE102008016117A1 (de) | 2007-03-20 | 2008-09-25 | Advantest Corp. | Prüfungsvorrichtung und elektronische Vorrichtung |
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-
1994
- 1994-09-22 JP JP25435394A patent/JP3550194B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008076241A (ja) * | 2006-09-21 | 2008-04-03 | Nippon Eng Kk | 半導体テスト装置 |
| DE102008016117A1 (de) | 2007-03-20 | 2008-09-25 | Advantest Corp. | Prüfungsvorrichtung und elektronische Vorrichtung |
| US7743305B2 (en) | 2007-03-20 | 2010-06-22 | Advantest Corporation | Test apparatus, and electronic device |
| US7647538B2 (en) | 2007-03-21 | 2010-01-12 | Advantest Corporation | Test apparatus and electronic device for generating test signal by using repeated interval in a test instruction stream |
| US7716541B2 (en) | 2007-03-21 | 2010-05-11 | Advantest Corporation | Test apparatus and electronic device for generating test signal to a device under test |
| TWI386948B (zh) * | 2007-03-21 | 2013-02-21 | Advantest Corp | 測試裝置以及電子元件 |
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| Publication number | Publication date |
|---|---|
| JP3550194B2 (ja) | 2004-08-04 |
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