JPH08129057A - タイマ割込機能を持つシーケンス制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 システムクロックが逐次変化するようなシー
ケンス制御回路の場合に、タイマ設定時間に対し、正確
に割込信号を発生するタイマ割込回路を提供する。 【構成】 コントロールメモリ３はシステムクロックの
サイクル時間を１サイクルごとにプログラムした時間値
を格納し、タイミング発生回路４が出力するシステムク
ロックで、シーケンス制御部１はマイクロプログラムの
実行アドレスを発生し、これにより、プログラム命令を
格納したコントロールメモリ２はタイマスタート信号を
出力し、タイマ回路５はタイマ設定値を格納するタイマ
レジスタ１０と、タイマレジスタ１０の出力を第１の入
力とし、コントロールメモリ３の出力を第２の入力とし
て演算処理を行う演算回路１１を備え、タイミング発生
回路４の出力に同期して一定時間経過後にシーケンス制
御部１にタイマ割込信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、メモリＩＣ等を試験
するＩＣテスタのパターン発生回路に対するタイマ割込
回路についてのものである。

【０００２】

【従来の技術】メモリＩＣを測定するＩＣテスタのパタ
ーン発生回路は、一般にアルゴリズミックパターンジェ
ネレーション回路（以下、ＡＬＰＧという。）といわ
れ、演算アルゴリズムにしたがったパターン発生用プロ
グラム（以下、マイクロプログラムと呼ぶ）を用いて、
テストパターン（スキャン、マーチ、ギャロップ等）を
容易に発生させる。

【０００３】一方、試験を容易にするための各種割込制
御があり、例えばメモリＩＣを測定する上で重要な割込
制御としてのタイマ割込制御では、ダイナミックＲＡＭ
（以下、ＤＲＡＭという。）の測定において、一定時間
ごとにＤＲＡＭに対してリフレッシュモードを実行する
ために、試験時にこの一定時間をタイマ設定しておき、
タイマ割込制御により、一定時間がくるごとに制御系に
割り込ませて、リフレッシュモードを実行させる。

【０００４】次に、従来技術によるタイマ割込機能を持
つシーケンス制御回路の構成を図３に示す。図３の１は
ＡＬＰＧのシーケンス制御部、２と３はコントロールメ
モリ、４はタイミング発生回路、１２はタイマ回路であ
る。図３で、シーケンス制御部１はマイクロプログラム
の実行アドレスを発生する。コントロールメモリ２はプ
ログラム命令を格納し、コントロールメモリ３はシステ
ムクロックのサイクル時間を１サイクルごとにプログラ
ムした時間値を格納する。タイミング発生回路４はプロ
グラムしたタイミングデータにしたがってシステムクロ
ックを発生する。タイマ回路１２はタイマ割込用のカウ
ンタを備える。

【０００５】次に、タイマ回路１２の構成図を図４に示
す。図４の１０はタイマレジスタ、１３は一致検出回
路、１４はアップカウンタ、１５は選択回路、１６は分
周回路である。

【０００６】次に、従来技術によるタイマ割込動作を図
３と図４を参照して説明する。タイマレジスタ１０は、
図示を省略した外部設定部によりあらかじめ設定したタ
イマ時間値をラッチしておく。分周回路１６は図３のタ
イミング発生回路４のシステムクロック４Ａを分周す
る。選択回路１５は分周したクロックから、図示を省略
した制御部の指示により必要な分周比のクロックを選択
する。

【０００７】アップカウンタ１４は選択回路１５のタイ
マクロック１５Ａを入力とし、図３のシーケンス制御部
１内のプログラムコマンドのタイマスタート命令によ
り、コントロールメモリ２のタイマスタート信号２Ａに
よりリセットされ、システムクロック４Ａによって
「０」からカウントアップする。

【０００８】タイマクロック１５Ａは、分周比の違いに
よって設定範囲を変更できる。分周比が大きくなればク
ロック周期が大きくなり、長時間のタイマ時間が設定可
能となる。一致検出回路１３は、タイマレジスタ１０に
設定した出力信号１０Ａとアップカウンタ１４のアップ
カウンタ出力信号１４Ａを比較し、一致した時に図３の
シーケンス制御部１に対しタイマ割込信号５Ａを出力す
る。

【０００９】つぎに、タイマ回路１２のたの構成図を図
５に示す。図５の１８はロード／ダウンカウンタ、１７
は「０」一致検出回路であり、他は図４と同じである。
ロード／ダウンカウンタ１８は、コントロールメモリ２
からのタイマスタート信号２Ａによって、タイマ設定値
すなわち出力信号１０Ａをロードし、分周回路１６およ
び選択回路１５によって選択されたタイマクロック１５
Ａによりダウンカウントを開始する。ロード／ダウンカ
ウンタ１８が「０」になれば、設定時間終了となり、
「０」一致検出回路１７からタイマ割込信号５Ａを出力
する。

【００１０】

【発明が解決しようとする課題】従来技術によるタイマ
回路の構成では、タイマ時間はカウンタのカウント数で
設定するため、例えば、システムクロック周期を途中で
変更するようなシステムでは、タイマクロック周期が同
期して変化してしまい、カウント終了時間に違いを生じ
るという問題がある。

【００１１】この発明は、システムクロックが逐次変化
するようなシーケンス制御回路の場合に、タイマ設定時
間に対し、正確に割込信号を発生するタイマ割込回路を
提供することを目的とする。

【００１２】

【課題を解決するための手段】この目的を達成するため
に、この発明は、システムクロックのサイクル時間を１
サイクルごとにプログラムした時間値を格納するコント
ロールメモリ３と、コントロールメモリ３の出力を入力
とし、システムクロックを出力するタイミング発生回路
４と、タイミング発生回路４の出力を入力とし、マイク
ロプログラムの実行アドレスを発生するシーケンス制御
部１と、プログラム命令を格納し、シーケンス制御部１
の出力を入力として、タイマスタート信号を出力するコ
ントロールメモリ２と、コントロールメモリ２の出力を
入力として、タイミング発生回路４の出力に同期して一
定時間経過後にシーケンス制御部１にタイマ割込信号を
出力するタイマ回路５を備え、タイマ回路５は、タイマ
設定値を格納するタイマレジスタ１０と、タイマレジス
タ１０の出力を第１の入力とし、コントロールメモリ３
の出力を第２の入力として演算処理を行う演算回路１１
を備える。

【００１３】さらに具体的には、タイマ回路５は、タイ
マ設定値を格納するタイマレジスタ１０と、減算器９と
選択回路８とレジスタ６とレジスタ７を備え、減算器９
はコントロールメモリ３の出力を第１の入力とし、選択
回路８は減算器９の出力を第１の入力とし、タイマレジ
スタ１０の出力を第２の入力として、まずタイマレジス
タ１０の出力を選択してレジスタ６にラッチし、減算器
９はタイミング発生器４のタイミングに同期してレジス
タ６の出力を第２の入力とし、次に、選択回路８は減算
器９の出力を選択して順次レジスタ６にラッチしたタイ
マ設定値を減算し、減算器９の出力が「０」または負の
値になったときに、減算器９はキャリー信号を出力して
レジスタ７にラッチし、タイミング発生回路４のタイミ
ングに同期してタイマ割込信号を出力する。

【００１４】

【作用】次に、この発明によるタイマ割込機能を持つシ
ーケンス制御回路の構成を図１に示す。図１の５はタイ
マ回路であり、他は図３と同じである。タイマ回路５は
タイマレジスタ１０と演算回路１１を備える。

【００１５】タイマ回路５の演算回路１１は、タイマ設
定値を格納したタイマレジスタの出力信号１０ＡをＡ入
力とし、コントロールメモリ３からのシステムクロック
の周期時間値３ＡをＢ入力とし、コントロールメモリ２
よりタイマスタート信号２Ａが入力されると、タイミン
グ発生回路４のシステムクロック４Ａにより演算処理を
行い、シーケンス制御部１に対してタイマ割込信号５Ａ
を出力する。

【００１６】

【実施例】次に、図１のタイマ回路５の実施例の構成を
図２に示す。図２の６と７はレジスタ、８は選択回路、
９は減算回路、１０はタイマレジスタである。レジスタ
６はタイマ時間演算用であり、レジスタ７は減算回路９
のオーバーフロー時のキャリー信号をラッチするレジス
タである。選択回路８は初期データのタイマ設定値と減
算回路９の減算出力信号９Ａのどちらか一方を選択す
る。演算回路１１はレジスタ６・７と選択回路８と減算
回路９を備える。タイマレジスタ１０は図４と同じもの
で、図示を省略した外部設定部によりタイマ設定値を格
納する。

【００１７】次に、この発明によるタイマ割込動作を図
１と図２を参照して説明する。図１のコントロールメモ
リ３から出力される周期時間値３Ａは、図２の減算回路
９のマイナス側に入力する。選択回路８は減算回路９の
減算出力信号９Ａとタイマレジスタ１０の出力信号１０
Ａを入力とし、まず、図１のコントロールメモリ２のタ
イマスタート信号２Ａにより、タイマレジスタ１０の出
力信号１０Ａを選択し、図１のタイミング発生回路４の
システムクロック４Ａのタイミングで初期データをレジ
スタ６にロードする。レジスタ６の出力は減算回路９の
プラス側に入力し、周期時間値３Ａを減算して減算出力
信号９Ａを選択回路８に入力する。

【００１８】選択回路８は、タイマスタート信号２Ａが
入力されない場合は減算出力信号９Ａを選択し、システ
ムクロック４Ａが順次入力すると、減算回路９によって
減算された値がレジスタ６に入力して、順次レジスタ出
力信号６Ａに対し周期時間値３Ａを減算する。

【００１９】減算結果が「０」または負の値をとると、
減算回路９はキャリー信号を出力し、これをレジスタ７
でラッチする。レジスタ７の出力すなわちタイマ割込信
号５Ａが、タイマ時間の終了時間となり、タイマ割込信
号として、シーケンス制御回路１に出力する。

【００２０】

【発明の効果】この発明によれば、カウンタを用いず
に、設定値から減算回路を用い、演算によってタイマ時
間を計測するため、システムクロック周期が逐次変更さ
れても、誤差が生じないタイマ割込回路を提供すること
ができる。

【図面の簡単な説明】

【図１】この発明によるタイマ割込機能を持つシーケン
ス制御回路の構成図である。

【図２】図１のタイマ回路の実施例の構成図である。

【図３】従来技術によるタイマ割込機能を持つシーケン
ス制御回路の構成図である。

【図４】図３のタイマ回路の実施例の構成図である。

【図５】図３のタイマ回路の他の実施例の構成図であ
る。

【符号の説明】

１ シーケンス制御回路 ２・３ コントロールメモリ ４ タイミング発生回路 ５ タイマ回路 ６・７ レジスタ ８ 選択回路 ９ 減算回路 １０ タイマレジスタ １１ 演算回路 １２ タイマ回路 １３ 一致検出回路 １４ アップカウンタ １５ 選択回路 １６ 分周回路 １７ 「０」一致検出回路 １８ ロード／ダウンカウンタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 システムクロックのサイクル時間を１サ
   イクルごとにプログラムした時間値を格納するコントロ
   ールメモリ(3) と、 コントロールメモリ(3) の出力を入力とし、システムク
   ロックを出力するタイミング発生回路(4) と、 タイミング発生回路(4) の出力を入力とし、マイクロプ
   ログラムの実行アドレスを発生するシーケンス制御部
   (1) と、 プログラム命令を格納し、シーケンス制御部(1) の出力
   を入力として、タイマスタート信号を出力するコントロ
   ールメモリ(2) と、 コントロールメモリ(2) の出力を入力として、タイミン
   グ発生回路(4) の出力に同期して一定時間経過後にシー
   ケンス制御部１にタイマ割込信号を出力するタイマ回路
   (5) を備え、 タイマ回路(5) は、タイマ設定値を格納するタイマレジ
   スタ(10)と、 タイマレジスタ(10)の出力を第１の入力とし、コントロ
   ールメモリ(3) の出力を第２の入力として演算処理を行
   う演算回路(11)を備えることを特徴とするタイマ割込機
   能を持つシーケンス制御回路。
2. 【請求項２】 システムクロックのサイクル時間を１サ
   イクルごとにプログラムした時間値を格納するコントロ
   ールメモリ(3) と、 コントロールメモリ(3) の出力を入力とし、システムク
   ロックを出力するタイミング発生回路(4) と、 タイミング発生回路(4) の出力を入力とし、マイクロプ
   ログラムの実行アドレスを発生するシーケンス制御部
   (1)と、 プログラム命令を格納し、シーケンス制御部(1) の出力
   を入力として、タイマスタート信号を出力するコントロ
   ールメモリ(2) と、 コントロールメモリ(2) の出力を入力として、タイミン
   グ発生回路(4) の出力に同期して一定時間経過後にシー
   ケンス制御部(1) にタイマ割込信号を出力するタイマ回
   路(5) を備え、 タイマ回路(5) は、タイマ設定値を格納するタイマレジ
   スタ(10)と、減算器(9) と選択回路(8) とレジスタ(6)
   とレジスタ(7) を備え、 減算器(9) はコントロールメモリ(3) の出力を第１の入
   力とし、選択回路(8)は減算器(9) の出力を第１の入力
   とし、タイマレジスタ(10)の出力を第２の入力として、
   まずタイマレジスタ(10)の出力を選択してレジスタ(6)
   にラッチし、減算器(9) はタイミング発生器(4) のタイ
   ミングに同期してレジスタ(6) の出力を第２の入力と
   し、次に、選択回路(8) は減算器(9) の出力を選択して
   順次レジスタ(6) にラッチしたタイマ設定値を減算し、
   減算器(9) の出力が「０」または負の値になったとき
   に、減算器(9) はキャリー信号を出力してレジスタ(7)
   にラッチし、タイミング発生回路(4) のタイミングに同
   期してタイマ割込信号を出力することを特徴とするタイ
   マ割り込み機能を持つシーケンス制御回路。