JPH0895746A - 表示制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 キャラクタジェネレータから直接表示用メモ
リにフォントパターンを送るようにして、転送を高速に
することを目的とする。 【構成】 本発明は、情報を表示する為に表示情報を記
憶する表示メモリと、前記表示メモリに記憶する表示情
報を記憶するフォントメモリと、前記フォントメモリに
記憶されている前記表示情報が記憶されている開始アド
レスと、前記表示メモリに前記表示情報を転送する為の
転送先アドレスとを指定する指定手段と、前記フォント
メモリの開始アドレスと前記表示メモリの転送先アドレ
スとに基づき表示情報の転送処理を行う手段により実現
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、表示に用いるＶＲＡＭ
へのデータ転送を改良した表示制御装置に関する。

【０００２】

【従来の技術】従来かかる装置では、表示の１ドットに
表示用メモリＶＲＡＭの１ビットを対応させて表示を行
なっていた電子機器があった。文字を表示する際にはそ
のフォントが格納されているキャラクタジェネレータＣ
Ｇからそのフォントの大きさ分のデータをＶＲＡＭにソ
フトウエアで転送を行なっていた。また、ラスタスキャ
ンの表示を行なう機器においては、ＶＲＡＭもラスター
方向にアドレスを増加させるように配置するのが普通で
ある。そのため、フォントをＶＲＡＭに転送する際には
フォントの１行目を転送後、ＶＲＡＭのアドレスは次の
行を指し示すべく計算しなければならなかった。

【０００３】図２で説明をする。今フォントを転送する
ＶＲＡＭの開始アドレスを２Ａとし、フォントの大きさ
を１６ビット×１６ビットとする。図３は転送するフォ
ントで、３Ａのラインから３Ｂ、３Ｃと順次ＶＲＡＭに
転送を行う。３Ａのデータを２Ａ２Ｂと転送するが、次
の３Ｂのデータは２Ｃに転送する必要があった。そのた
め、２ＣのＶＲＡＭでのアドレスを出すために計算処理
が必要となる。今、横６４０ドットの表示ならば、 （２Ａのアドレス）＋６４０／８ が、２Ｃのアドレスとなる。このように、フォントの３
Ｃ・３Ｄの行とＶＲＡＭに転送するためにはその行ごと
にＶＲＡＭのアドレス計算処理が必要であった。

【０００４】

【発明が解決しようとする課題】そのため、フォントを
ＶＲＡＭに転送する際に非常に時間を要していた。

【０００５】またそれを克服するため、ＣＰＵのクロッ
クを高くしたり、また処理の早いＣＰＵに変更して対処
していたが、これらの手段はコストが掛かるので小型機
器の場合には不適当であった。

【０００６】

【課題を解決するための手段】以上の事実に鑑み、本発
明では回路でＣＧからフォントをＶＲＡＭに転送をする
手段を設けることで処理速度の向上を図る。

【０００７】本発明はまた情報を表示する為に表示情報
を記憶する表示メモリと、前記表示メモリに記憶する表
示情報を記憶するフォントメモリと、前記フォントメモ
リに記憶されている前記表示情報が記憶されている開始
アドレスと、前記表示メモリに前記表示情報を転送する
為の転送先アドレスとを指定する指定手段と、前記フォ
ントメモリの開始アドレスと前記表示メモリの転送先ア
ドレスとに基づき表示情報の転送処理を行うことにより
実現する。

【０００８】本発明は、表示制御装置において、前記指
定手段の開始アドレスと前記転送先アドレスとに基づい
て、前記フォントメモリから前記表示メモリに表示情報
を転送する手段を有することにより実現する。

【０００９】本発明は、表示制御装置において、前記転
送手段は、前記開始アドレスに基づいて前記転送先アド
レスを計算して出力する手段を有することにより実現す
る。

【００１０】本発明は、表示制御装置において、前記転
送手段は、ＣＰＵを介さずに、直接前記表示フォントメ
モリから前記表示メモリに出力する手段を有することに
より実現する。

【００１１】

【実施例】以下に、一実施例を挙げて、本発明を詳細に
説明する。

【００１２】図１に本実施例でのシステム図を示す。１
ＡはＣＰＵで、本システムの制御を司る。１Ｂはアドレ
ス発生回路ＭＣＣで、ＣＰＵからのアドレス１Ｇを元に
１Ｃから１Ｅまでのセレクト信号を出力し、ＣＧ１Ｃ、
ＶＲＡＭ１Ｄのアドレスを生成する。１Ｃはフォントが
格納されるキャラクタ・ジェネレータＣＧ、１Ｄは表示
の１ドットがメモリの１ビットに対応づけられた表示メ
モリＶＲＡＭ、１Ｅは、表示装置１ＦにＶＲＡＭ１Ｄの
データを転送するためのコントール回路である。１Ｆは
表示装置で、コントロール回路１Ｅにより表示メモリ１
Ｄから表示データ１Ｐを受けて、表示する装置である。

【００１３】アドレス発生回路１Ｂ、キャラクタ１Ｃ、
１Ｄ、１Ｅはデータバス１ＨによってＣＰＵ１Ａと接続
される。ＣＰＵからのアドレスバス１Ｇはアドレス発生
回路１Ｂとコントロール回路１Ｅとに接続される。ま
た、ＣＰＵからのＲＷ信号１Ｉも、アドレス発生回路１
Ｂとコントロール回路１Ｅに接続する。アドレス発生回
路からの出力１Ｊは、キャラクタ・ジェネレータ１Ｃへ
のセレクト信号、１Ｋは、キャラクタジェネレータへの
アドレス信号で、キャラクタジェネレータ１Ｃは、セレ
クト信号１Ｊがアクティブの時、アドレスバス１Ｋでし
めされるアドレスのデータをデータバス１Ｈに出力す
る。本実施例では、データバスを１６本とする。アドレ
ス発生回路１ＢからＶＲＡＭ１Ｄへの信号は、アドレス
バス１Ｌと、コントロール信号１Ｍで、コントロール信
号１Ｍがライトを示す時は、アドレスバス１Ｌの示すア
ドレスにデータバス１Ｈの内容を書き込み、コントロー
ル信号１Ｍが、リードを示す時には、アドレスバス１Ｌ
の示すアドレスのデータをデータバス１Ｈに出力する。

【００１４】１Ｓは、バッファで、ＣＰＵとキャラクタ
ジェネレータ、表示メモリ１Ｄのデータバスをコントロ
ールする。１Ｔは、そのコントロール信号である。表示
メモリ転送モードの際には、キャラクタジェネレータ・
表示メモリのデータバスはＣＰＵから切り離される。

【００１５】１０は表示メモリに対しての表示データ送
出用コントロール信号で、この信号に応じて、表示デー
タ１Ｐに表示メモリからデータが送出される。更にコン
トロール回路は、表示データ１Ｐを表示装置に他の表示
に必要なタイミング信号と一緒に転送する。

【００１６】１Ｑは発振回路で、本システムを動作させ
るために必要なクロックを生成する。その出力１Ｒは、
ＣＰＵとアドレス発生回路に接続される。

【００１７】図４にアドレス発生回路の回路を示す。４
Ａは、デコーダでＣＰＵからのアドレス「ＡＤＲ」の一
部をデコードする回路である。表示メモリ転送モードの
時「Ｈ」になる信号「ＳＥＬ」と、タイミングの生成回
路４Ｊの出力と入力され、そのＯＲをとる回路４Ｔの出
力がデコード回路４Ａに接続されている。４Ｔの出力が
「Ｈ」の時は、デコーダ４Ａは、出力をインアクティブ
にする。４Ｔの出力が「Ｌ」の時は、「ＡＤＲ」の一部
のデータによって、信号「ＣＧ」、「ＶＲＡＭ」、「Ｒ
１」、「Ｒ２」、「Ｒ３」の各信号がアクティブにな
る。ここでは、アクティブの場合、「Ｈ」が出力される
とする。「ＣＧ」は、キャラクタジェネレータ１Ｃをア
クセスする時にアクティブになる信号で、ＯＲ回路４Ｎ
に接続する。ＯＲ回路４Ｎは、信号「ＣＧ」か、信号
「ＳＥＬ」がアクティブの時、出力が「Ｈ」になる。４
Ｎの出力は１Ｊで、キャラクタ・ジェネレータ１Ｃに接
続する。

【００１８】「ＶＲＡＭ」は表示メモリがアクセスされ
るときに、アクティブになり、この信号は４０に接続さ
れる。４０は、ＣＰＵからのＲＷ信号１Ｉと信号「ＶＲ
ＡＭ」と「ＳＥＬ」が接続され、表示メモリに対するコ
ントロール信号を作る回路である。この４０の出力が、
１Ｍのコントロール信号となる。

【００１９】「Ｒ１」は、表示メモリ転送モードの時の
キャラクタジェネレータ１Ｃの開始アドレスを指定する
レジスタのセレクト信号、「Ｒ２」は表示メモリ転送モ
ードの時の表示メモリ１Ｄの開始アドレスを指定するレ
ジスタのセレクト信号、「Ｒ３」は表示メモリ転送モー
ドの開始のトリガとなるセレクト信号である。

【００２０】「Ｒ１」は４Ｑに接続する。４Ｑには、Ｒ
Ｗ信号も接続しており、これらの両方の信号が「Ｈ」の
時、「Ｈ」を出力する。ＲＷ信号は、「Ｈ」のときライ
トで、「Ｌ」の時リードとする。４Ｑの出力はレジスタ
４Ｂに接続しており、レジスタ４Ｂは、４Ｑの出力が
「Ｈ」の時データをレジスタに記憶する。レジスタ４Ｂ
には、前述のように、表示メモリ転送モードの時のＣＧ
開始アドレスを記憶する。この出力は、加算回路４Ｄに
接続する。加算回路４Ｄには、後述のカウンタの出力が
接続し、このカウンタの出力とレジスタ４Ｂの出力とを
加算し、出力する。加算回路４Ｄの出力は、セレクタ４
Ｅに接続される。セレクタ４Ｅは、ＣＰＵからのアドレ
ス「ＡＤＲ」と、加算回路４Ｄの出力をセレクト信号
「ＳＥＬ」によって、切り替える。つまり、「ＳＥＬ」
が、「Ｈ」の時は、加算回路４Ｄの出力を出力し、
「Ｌ」の時は、ＣＰＵからのアドレス「ＡＤＲ」を出力
する。セレクタ４Ｅの出力は１Ｋに接続し、ＣＧに供給
される。

【００２１】「Ｒ２」は、アンド回路４Ｒに接続する。
アンド回路４ＲにはＲＷ信号も接続され、両方の信号が
「Ｈ」の時出力が「Ｈ」となる。４Ｒの出力がレジスタ
４Ｆに接続される。この信号が「Ｈ」の時ＣＰＵからの
データをレジスタに記憶する。前述のように、このレジ
スタには、表示メモリ転送モードの表示メモリ開始アド
レスを記憶する。レジスタ４Ｆの出力は、加算回路４Ｇ
に接続する。加算回路４Ｇの他方の入力は、前述のカウ
ンタ４Ｋの出力である。加算回路４Ｇは、カウンタ４Ｋ
の出力と、レジスタ４Ｆの出力の加算を行い出力する。
この場合、カウンタ４Ｋの出力をそのまま加算しない。
つまり、表示メモリのアドレスは１アクセス後、Ｙ方向
に増加しないといけない。本実施例では、Ｙ方向増加分
を１２８バイトとする。この場合、カウンタの値を７ビ
ットシフトした後加算すれば良いので回路は簡単にな
る。加算回路４Ｇの出力は、せれくた４Ｈに接続する。
せれくた４Ｈは、セレクタ４Ｅと同様に、セレクト信号
「ＳＥＬ」が「Ｈ」の時に、加算回路４Ｈの出力を出力
し、「ＳＥＬ」が「Ｌ」の時は、ＣＰＵからのアドレス
「ＡＤＲ」を出力する。セレクタ４Ｈの出力は、１Ｌと
なる。

【００２２】４ＩはＣＰＵからのコントロール信号「Ａ
ＬＥ」とＶＲＡＭ転送モードの疑似的な「ＡＬＥ」信号
である「ＳＰ」とのセレクト回路で、「ＳＥＬ」によっ
て切り替えられる。４Ｉの出力はタイミング生成回路４
Ｊに接続する。タイミング生成回路４Ｊには、発振回路
１Ｑからのクロック信号１Ｒ「ＣＬＫ」が接続してい
る。タイミング生成回路４Ｊの出力はカウンタ４Ｋに接
続する。このカウンタは、「ＳＥＬ」が「Ｈ」の時動作
を行う。また、「Ｒ３」と「ＲＷ」が「Ｈ」の時「Ｈ」
を出力する４Ｓの出力が接続され、これが、「Ｈ」の
時、このカウンタの値が−１にセットされる。このカウ
ンタは、アップカウンタとする。前述の、タイミング生
成回路４Ｊの出力があるたびごとに、カウンタの値が進
む。カウンタの値が、１６になったら、カウンタの出力
「ＣＹ」が「Ｈ」になる。本実施例では、表示メモリ転
送は１６アクセスとする。また、カウンタの値は、キャ
ラクタジェネレータの開始アドレス、表示メモリの開始
アドレスに加算され、キャラクタジェネレータ・表示メ
モリのアドレスとして出力される。カウンタの出力「Ｃ
Ｙ」はＯＲ回路４Ｐに接続される。４Ｐには、リセット
信号「ＲＳＴ」も入力される。（リセット信号は、リセ
ット回路（不図示）から出力される。電源電圧が、それ
ぞれの回路が正常に動作する値になるまでと、その値に
達した後しばらくの間出力される。）つまり、ＯＲ回路
４Ｐは、リセットの時もしくは、カウンタの値が１６に
達したときに「Ｈ」を出力する。その信号を受けて、Ｓ
Ｒフリップフロップ４Ｌのリセット側に接続し、フリッ
プフロップ４Ｌの出力「ＳＥＬ」を「Ｌ」にする。ま
た、前述のＡＮＤ回路４Ｓの出力がＲＳフリップフロッ
プのセット端子に接続され、４Ｓの出力が「Ｈ」の時４
Ｌの出力「ＳＥＬ」は、「Ｈ」となる。４Ｍの回路は
「ＳＰ」生成回路で、「ＳＥＬ」が「Ｈ」になった最初
の時と、「ＳＥＬ」が「Ｈ」の時、タイミング生成回路
からの出力を用いて、「ＳＰ」を生成する。「ＳＰ」
は、前述のように、表示メモリ転送モードの時の、「Ａ
ＬＥ」と同様の役目を果たす。つまり、キャラクタジェ
ネレータや表示メモリのアクセスの開始タイミングを与
えるものである。

【００２３】図５にタイミングチャートを示した。２ク
ロックで１アクセスとする。最初のアクセスは、ＣＰＵ
のアクセスとする。「ＡＬＥ」は、ＣＰＵから出力され
る、アクセス開始タイミングである。「ＰＳＯ」は、タ
イミング生成回路で作られる。「ＡＬＥ」をクロックの
立ち下がりでラッチした後、１．５クロック後から１ク
ロック幅、「Ｈ」を出力する。（「ＳＥＬ」が「Ｈ」の
時は、「ＰＳ」が「ＡＬＥ」の代わりとなる）「ＴＥ」
は、アクセスのイネーブル信号である。「Ｌ」の期間中
にアクセスがイネーブルとなる。５−９のタイミングの
サイクルはＲ３をセットするタイミングとする。「Ｔ
Ｅ」が「Ｌ」になると、４Ｌがセットされ、「ＳＥＬ」
が「Ｈ」になる。それと同時にカウンタが−１にセット
される。カウンタは、「ＳＥＬ」が「Ｈ」の時「ＰＳ
Ｏ」の立ち上がりでカウントアップする。また、「ＳＥ
Ｌ」が「Ｈ」の時「ＰＳ」に「ＰＳＯ」が出力される。
６−９のタイミングでは、カウンタの値は−１となり、
９のタイミングの「ＰＳＯ」の立ち上がりでカウントア
ップし、カウンタの値は０となるとともに、「ＰＳ」が
出力され、表示メモリ転送モードでＣＧのリードととも
に、そのデータを表示メモリにライトするアクセスが始
まる。説明の簡単かのため、１７のタイミングでカウン
タが１６となったとすると、「ＣＹ」が出力される。こ
れを受けて、４Ｌがリセットされ、「ＳＥＬ」が「Ｌ」
となる。９−１３のタイミングで、ＣＧの最初のアドレ
スのデータをＶＲＡＭの最初のアドレスに書き込みが行
われ、１３−１７のタイミングで、それぞれ２番目のデ
ータがキャラクタジェネレータから表示メモリに転送さ
れる。

【００２４】（他の実施例）本実施例では、１６＊１６
のフォントの転送について説明したが、カウンタの「Ｃ
Ｙ」の出るカウント数をプログラムできるように構成す
れば、１６＊Ｎのデータを転送可能になる。また、横の
ビット数も１６に限るものではない。例えば、８＊１６
のフォントを転送する際には、１６ビットのデータバス
のイーブン・オッドバンク（１６ビットを８ビットづつ
に分割し、それぞれイーブン・オッドと分ける。）コン
トロールすることにより実現可能である。

【００２５】また、アッパーライン、アンダーラインな
どの修飾も、そのラインをライトする時には、ＣＧのセ
レクト信号を出すのをやめ、代わりに、ＭＣＣ１Ｂがデ
ータバス１Ｈにライン用データを出力することで、容易
に実現できる。

【００２６】また、フォントのサイズが固定ならば、キ
ャラクタジェネレータの開始アドレスの代わりに、１フ
ォントを１つのデータの塊とした時の転送したいフォン
トの順番（ＣＧコードと呼ぶ）をプログラムでセットで
きるようにすれば、プログラムは簡単になる。回路とし
ては、キャラクタジェネレータコードから開始アドレス
を計算する回路を付加するだけで容易に実現できる。特
に１６＊１６のキャラクタジェネレータの場合、１フォ
ントが３２バイトなので、指定されたデータを５ビット
シフトするだけで求められる。

【００２７】また、表示メモリ上に転送する領域が１フ
ォントの大きさで固定ならば、つまり、表示メモリが１
フォントの大きさのメッシュ上になっていると考えられ
るならば、ＸＹでＶＲＡＭの転送先アドレスを指定する
ことが可能である。プログラムはこの場合にも、簡単に
なる。つまり、Ｘ方向を横にするならば、横に文字を表
示する際には、Ｘ方向レジスタの値に＋１した値をセッ
トするだけですむ。縦に、表示する際には、Ｙ方向レジ
スタに＋１した値をセットするだけですむ。

【００２８】

【発明の効果】以上説明したように、１度のアクセス時
間で、キャラクタジェネレータから表示メモリへのデー
タ転送が可能なので、ＣＰＵがプログラムによって、キ
ャラクタジェネレータのデータを読み込み表示メモリに
書き込んでいた時のように２回のアクセスが必要でない
ので、２倍の高速化が可能になる。

【図面の簡単な説明】

【図１】システム構成例を示すブロック図

【図２】従来例説明図

【図３】従来例を示す図

【図４】ＭＣＣ回路の説明図

【図５】タイミングチャート

【符号の説明】

１Ｃ キャラクタジェネレータ １Ｄ 表示メモリ １Ｈ データバス ４Ｂ キャラクタジェネレータ開始アドレスレジスタ ４Ｆ 表示メモリ開始アドレスレジスタ ４Ｌ 「ＳＥＬ」出力フリップフロップ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 情報を表示する為に表示情報を記憶する
   表示メモリと、 前記表示メモリに記憶する表示情報を記憶するフォント
   メモリと、 前記フォントメモリに記憶されている前記表示情報が記
   憶されている開始アドレスと、前記表示メモリに前記表
   示情報を転送する為の転送先アドレスとを指定する指定
   手段と、 前記フォントメモリの開始アドレスと前記表示メモリの
   転送先アドレスとに基づき表示情報の転送処理を行うこ
   とを特徴とする表示制御装置。
2. 【請求項２】 請求項１記載の表示制御装置において、
   前記指定手段の開始アドレスと前記転送先アドレスとに
   基づいて、前記フォントメモリから前記表示メモリに表
   示情報を転送する手段を有する表示制御装置。
3. 【請求項３】 請求項１記載の表示制御装置において、
   前記転送手段は、前記開始アドレスに基づいて前記転送
   先アドレスを計算して出力する手段を有する表示制御装
   置。
4. 【請求項４】 請求項１記載の表示制御装置において、
   前記転送手段は、ＣＰＵを介さずに、直接前記表示フォ
   ントメモリから前記表示メモリに出力する手段を有する
   表示制御装置。