JPH0895752A - パターン検出方法およびパターン検出回路 - Google Patents
パターン検出方法およびパターン検出回路Info
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- JPH0895752A JPH0895752A JP23158394A JP23158394A JPH0895752A JP H0895752 A JPH0895752 A JP H0895752A JP 23158394 A JP23158394 A JP 23158394A JP 23158394 A JP23158394 A JP 23158394A JP H0895752 A JPH0895752 A JP H0895752A
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- 238000000034 method Methods 0.000 title abstract description 3
- 238000006243 chemical reaction Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 任意の数のデータパターンを検出することが
できるデータパターン検出回路およびデータパターン検
出方法を提供する。 【構成】 クロック信号ＣＫに同期して、シリアル形式
の入力データＩＮ7 〜ＩＮ0 がＳ／Ｐ変換回路１０に入
力され、パラレル形式のアドレスデータＱ7 〜Ｑ0 に変
換されてＲＯＭ２０のアドレス入力端子Ａ7 〜Ａ0 に入
力される。入力データＩＮ7 〜ＩＮ0 が、例えば００１
１１１００Ｂである場合には、Ｓ／Ｐ変換回路１０のア
ドレスデータＰ7 （Ｑ7 〜Ｑ0 ）の値は３Ｃｈとなる。
ＲＯＭ２０には、アドレス３Ｃｈのみに数値１が記憶さ
れており、その他のアドレスには数値０が記憶されてい
る。従って、Ｓ／Ｐ変換回路１０からアドレスデータＰ
7が出力されている間であって、クロック信号ＣＫが論
理値０である期間だけ、出力データＯＵＴが論理値１と
なる。
できるデータパターン検出回路およびデータパターン検
出方法を提供する。 【構成】 クロック信号ＣＫに同期して、シリアル形式
の入力データＩＮ7 〜ＩＮ0 がＳ／Ｐ変換回路１０に入
力され、パラレル形式のアドレスデータＱ7 〜Ｑ0 に変
換されてＲＯＭ２０のアドレス入力端子Ａ7 〜Ａ0 に入
力される。入力データＩＮ7 〜ＩＮ0 が、例えば００１
１１１００Ｂである場合には、Ｓ／Ｐ変換回路１０のア
ドレスデータＰ7 （Ｑ7 〜Ｑ0 ）の値は３Ｃｈとなる。
ＲＯＭ２０には、アドレス３Ｃｈのみに数値１が記憶さ
れており、その他のアドレスには数値０が記憶されてい
る。従って、Ｓ／Ｐ変換回路１０からアドレスデータＰ
7が出力されている間であって、クロック信号ＣＫが論
理値０である期間だけ、出力データＯＵＴが論理値１と
なる。
Description
【０００１】
【産業上の利用分野】本発明は、入力データから所定の
パターンデータを検出するパターン検出回路に関する。
パターンデータを検出するパターン検出回路に関する。
【０００２】
【従来の技術】図３を参照して従来の技術を説明する。
図３は、従来のパターン検出回路８の構成を示す図であ
る。パターン検出回路８は、シリアル／パラレル変換回
路（Ｓ／Ｐ変換回路）８４、一致検出回路８４およびレ
ジスタ８６から構成されており、所定のパターンが入力
パターンに含まれていることを検出した場合にのみ、出
力データＯＵＴの論理値を１にする。
図３は、従来のパターン検出回路８の構成を示す図であ
る。パターン検出回路８は、シリアル／パラレル変換回
路（Ｓ／Ｐ変換回路）８４、一致検出回路８４およびレ
ジスタ８６から構成されており、所定のパターンが入力
パターンに含まれていることを検出した場合にのみ、出
力データＯＵＴの論理値を１にする。
【０００３】クロック信号ＣＫに同期してＳ／Ｐ変換回
路８２に入力された入力データＩＮはパラレル形式のデ
ータＱ0 〜Ｑ7 に変換され、それぞれ一致検出回路８４
の入力端子Ｄ0 〜Ｄ7 に対して出力される。一致検出回
路８４は、組み合わせ論理回路等から構成されており、
レジスタ８６に保持されている８ビットのパターンデー
タとＳ／Ｐ変換回路８２の出力データＱ0 〜Ｑ7 とを比
較し、一致している場合にのみ出力データＯＵＴを所定
の期間、論理値１にして出力する。なお、パターン検出
回路８を、レジスタ８６を用いずに、つまり、パターン
データの各ビットを電源またはグラウンドに接続して発
生するように構成することも可能である。
路８２に入力された入力データＩＮはパラレル形式のデ
ータＱ0 〜Ｑ7 に変換され、それぞれ一致検出回路８４
の入力端子Ｄ0 〜Ｄ7 に対して出力される。一致検出回
路８４は、組み合わせ論理回路等から構成されており、
レジスタ８６に保持されている８ビットのパターンデー
タとＳ／Ｐ変換回路８２の出力データＱ0 〜Ｑ7 とを比
較し、一致している場合にのみ出力データＯＵＴを所定
の期間、論理値１にして出力する。なお、パターン検出
回路８を、レジスタ８６を用いずに、つまり、パターン
データの各ビットを電源またはグラウンドに接続して発
生するように構成することも可能である。
【０００４】
【発明が解決しようとする課題】しかしながら、従来技
術として示したパターン検出回路８は、このままでは１
つのパターンデータしか入力データＩＮから検出するこ
とができない。一方、パターン検出回路８類似の回路を
用いて複数のパターンデータを検出しようとすると、パ
ターンデータの数だけ一致検出回路８４およびレジスタ
８６を用意する必要がある。よって、検出しようとする
パターンデータの数が増えれば増えるほど一致検出回路
８４の数が増加し、パターン検出回路８全体として回路
が複雑になり、その規模も大きくなってしまう。
術として示したパターン検出回路８は、このままでは１
つのパターンデータしか入力データＩＮから検出するこ
とができない。一方、パターン検出回路８類似の回路を
用いて複数のパターンデータを検出しようとすると、パ
ターンデータの数だけ一致検出回路８４およびレジスタ
８６を用意する必要がある。よって、検出しようとする
パターンデータの数が増えれば増えるほど一致検出回路
８４の数が増加し、パターン検出回路８全体として回路
が複雑になり、その規模も大きくなってしまう。
【０００５】本発明は、上述した従来技術の問題点に鑑
みてなされたものであり、同じ回路で回路規模を増加せ
ずに複数のパターンデータを入力データから検出するこ
とができるパターン検出方法およびパターン検出回路を
提供することを目的とする。また、本発明は、パターン
ごとに異なったデータを出力しうるパターン検出方法お
よびパターン検出回路を提供することを目的とする。
みてなされたものであり、同じ回路で回路規模を増加せ
ずに複数のパターンデータを入力データから検出するこ
とができるパターン検出方法およびパターン検出回路を
提供することを目的とする。また、本発明は、パターン
ごとに異なったデータを出力しうるパターン検出方法お
よびパターン検出回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上述した目的を達成する
ために、本発明のパターン検出方法は、入力データに含
まれる１つ以上の所定のパターンデータそれぞれをアド
レスとして所定の値の出力データをそれぞれメモリに記
憶しておき、入力データをメモリにアドレスとして入力
し、メモリからパターンデータそれぞれに対応する出力
データを出力させる。
ために、本発明のパターン検出方法は、入力データに含
まれる１つ以上の所定のパターンデータそれぞれをアド
レスとして所定の値の出力データをそれぞれメモリに記
憶しておき、入力データをメモリにアドレスとして入力
し、メモリからパターンデータそれぞれに対応する出力
データを出力させる。
【０００７】また、本発明のパターン検出回路は、入力
データに含まれる１つ以上の所定のパターンデータそれ
ぞれをアドレスとして所定の値の出力データをそれぞれ
記憶する記憶手段と、シリアル形式の入力データを順
次、パラレル形式のアドレスデータに変換し、該アドレ
スデータを用いて前記パターンデータそれぞれに対応す
る出力データを前記記憶手段に出力させる読み出し手段
とを有する。
データに含まれる１つ以上の所定のパターンデータそれ
ぞれをアドレスとして所定の値の出力データをそれぞれ
記憶する記憶手段と、シリアル形式の入力データを順
次、パラレル形式のアドレスデータに変換し、該アドレ
スデータを用いて前記パターンデータそれぞれに対応す
る出力データを前記記憶手段に出力させる読み出し手段
とを有する。
【０００８】
【作用】読み出し手段は、順次入力されてくるシリアル
形式の入力データを、所定のビット長のパラレル形式の
アドレスデータに変換する。記憶手段には、検出対象に
なっているパターンデータと同値のアドレスには、所定
の値、例えば０以外のデータが出力データとして記憶さ
れ、パターンデータと同値以外のアドレスには、例えば
０が出力データとして記憶されている。また、記憶手段
のアドレスとして、読み出し手段からのパラレル形式の
アドレスデータが入力されており、記憶手段はアドレス
データと同じ値のアドレスに記憶されている出力データ
を順次、出力する。このように、記憶手段のアドレスと
して読み出し手段が生成したアドレスデータを用いる
と、アドレスデータが検出対象のパターンデータと同値
になった場合にのみ、それぞれのパターンデータに対応
する所定の出力データが出力され、入力データ中のパタ
ーンデータをそれぞれ検出することができる。
形式の入力データを、所定のビット長のパラレル形式の
アドレスデータに変換する。記憶手段には、検出対象に
なっているパターンデータと同値のアドレスには、所定
の値、例えば０以外のデータが出力データとして記憶さ
れ、パターンデータと同値以外のアドレスには、例えば
０が出力データとして記憶されている。また、記憶手段
のアドレスとして、読み出し手段からのパラレル形式の
アドレスデータが入力されており、記憶手段はアドレス
データと同じ値のアドレスに記憶されている出力データ
を順次、出力する。このように、記憶手段のアドレスと
して読み出し手段が生成したアドレスデータを用いる
と、アドレスデータが検出対象のパターンデータと同値
になった場合にのみ、それぞれのパターンデータに対応
する所定の出力データが出力され、入力データ中のパタ
ーンデータをそれぞれ検出することができる。
【０００９】
【実施例】以下、本発明のパターン検出回路の実施例を
説明する。まず、図１を参照して本発明のパターン検出
回路１の構成を説明する。図１に示すように、パターン
検出回路１は、シリアル／パラレル変換回路（Ｓ／Ｐ変
換回路）１０とＲＯＭ２０とから構成される。Ｓ／Ｐ変
換回路１０は、図２を参照して後述するように、クロッ
ク信号ＣＫに同期して順次、入力されるシリアル形式の
入力データＩＮを８ビットパラレル形式のアドレスデー
タＱ7 〜Ｑ0 に変換し、それぞれＲＯＭ２０のアドレス
入力端子Ａ7 〜Ａ0 に対して出力する。
説明する。まず、図１を参照して本発明のパターン検出
回路１の構成を説明する。図１に示すように、パターン
検出回路１は、シリアル／パラレル変換回路（Ｓ／Ｐ変
換回路）１０とＲＯＭ２０とから構成される。Ｓ／Ｐ変
換回路１０は、図２を参照して後述するように、クロッ
ク信号ＣＫに同期して順次、入力されるシリアル形式の
入力データＩＮを８ビットパラレル形式のアドレスデー
タＱ7 〜Ｑ0 に変換し、それぞれＲＯＭ２０のアドレス
入力端子Ａ7 〜Ａ0 に対して出力する。
【００１０】ＲＯＭ２０は、例えば８ビット幅のアドレ
ス入力端子Ａ7 〜Ａ0 、入力端子ＯＥおよび１ビット幅
の出力端子Ｄを有するＲＯＭであり、ＲＯＭ２０には、
上述のように、Ｓ／Ｐ変換回路１０からのアドレスデー
タＱ7 〜Ｑ0 がアドレス入力端子Ａ7 〜Ａ0 に入力され
ており、パターン検出回路１により検出したいパターン
データ、例えば３Ｃｈと同じ値のアドレス３Ｃｈにのみ
数値１が出力データとして記憶され、他のアドレスには
数値０が記憶されている。また、ＲＯＭ２０は、入力端
子ＯＥに入力されるクロック信号ＣＫが論理値０である
場合にのみ出力端子Ｄから出力される出力データＯＵＴ
が有効化し、その他の場合には出力端子Ｄがハイインピ
ーダンス状態になるように構成されており、出力端子Ｄ
は、抵抗Ｒでプルダウンされている。
ス入力端子Ａ7 〜Ａ0 、入力端子ＯＥおよび１ビット幅
の出力端子Ｄを有するＲＯＭであり、ＲＯＭ２０には、
上述のように、Ｓ／Ｐ変換回路１０からのアドレスデー
タＱ7 〜Ｑ0 がアドレス入力端子Ａ7 〜Ａ0 に入力され
ており、パターン検出回路１により検出したいパターン
データ、例えば３Ｃｈと同じ値のアドレス３Ｃｈにのみ
数値１が出力データとして記憶され、他のアドレスには
数値０が記憶されている。また、ＲＯＭ２０は、入力端
子ＯＥに入力されるクロック信号ＣＫが論理値０である
場合にのみ出力端子Ｄから出力される出力データＯＵＴ
が有効化し、その他の場合には出力端子Ｄがハイインピ
ーダンス状態になるように構成されており、出力端子Ｄ
は、抵抗Ｒでプルダウンされている。
【００１１】以下、図２を参照してパターン検出回路１
の動作を説明する。図２は、図１に示したパターン検出
回路１の動作を示すタイミングチャート図であって、
（Ａ）はクロック信号のタイミングを示し、（Ｂ）は入
力データＩＮのタイミングを示し、（Ｃ）はＳ／Ｐ変換
回路１０のアドレスデータＰi （アドレスデータＱ0 〜
Ｑ7 、ｉは整数）を示し、（Ｄ）は出力データＯＵＴを
示す。
の動作を説明する。図２は、図１に示したパターン検出
回路１の動作を示すタイミングチャート図であって、
（Ａ）はクロック信号のタイミングを示し、（Ｂ）は入
力データＩＮのタイミングを示し、（Ｃ）はＳ／Ｐ変換
回路１０のアドレスデータＰi （アドレスデータＱ0 〜
Ｑ7 、ｉは整数）を示し、（Ｄ）は出力データＯＵＴを
示す。
【００１２】図２（Ａ），（Ｂ）に示すように、クロッ
ク信号ＣＫの立ち下がり点に同期して、順次、シリアル
形式の入力データＩＮ7 〜ＩＮ0 がＳ／Ｐ変換回路１０
に入力され、パラレル形式のアドレスデータＱ7 〜Ｑ0
に変換されてＲＯＭ２０のアドレス入力端子Ａ7 〜Ａ0
に入力される。入力データＩＮ7 〜ＩＮ0 が、００１１
１１００Ｂである場合には、図２（Ｃ）に示すＳ／Ｐ変
換回路１０のアドレスデータＰ7 （アドレスデータＱ7
〜Ｑ0）の値は３Ｃｈとなる。
ク信号ＣＫの立ち下がり点に同期して、順次、シリアル
形式の入力データＩＮ7 〜ＩＮ0 がＳ／Ｐ変換回路１０
に入力され、パラレル形式のアドレスデータＱ7 〜Ｑ0
に変換されてＲＯＭ２０のアドレス入力端子Ａ7 〜Ａ0
に入力される。入力データＩＮ7 〜ＩＮ0 が、００１１
１１００Ｂである場合には、図２（Ｃ）に示すＳ／Ｐ変
換回路１０のアドレスデータＰ7 （アドレスデータＱ7
〜Ｑ0）の値は３Ｃｈとなる。
【００１３】ＲＯＭ２０には、上述のように、アドレス
３Ｃｈのみに数値１が記憶されており、その他のアドレ
スには数値０が記憶されている。一方、ＲＯＭ２０の入
力端子ＯＥには、上述のようにクロック信号ＣＫが入力
されているので、Ｓ／Ｐ変換回路１０からアドレスデー
タＰ7 が出力されている間であって、クロック信号ＣＫ
が論理値０の期間のみ出力端子Ｄから出力される出力デ
ータＯＵＴが論理値１になる。
３Ｃｈのみに数値１が記憶されており、その他のアドレ
スには数値０が記憶されている。一方、ＲＯＭ２０の入
力端子ＯＥには、上述のようにクロック信号ＣＫが入力
されているので、Ｓ／Ｐ変換回路１０からアドレスデー
タＰ7 が出力されている間であって、クロック信号ＣＫ
が論理値０の期間のみ出力端子Ｄから出力される出力デ
ータＯＵＴが論理値１になる。
【００１４】この他の期間においては、ＲＯＭ２０の出
力端子Ｄはハイインピーダンス状態、または、他の全て
のアドレスに数値０が記憶されているので論理値０にな
る。つまり、ＲＯＭ２０の出力端子Ｄがハイインピーダ
ンス状態の場合には、抵抗Ｒによりプルダウンされるの
で出力データＯＵＴは論理値０になり、また、出力端子
Ｄから論理値０が出力されている場合には、その論理値
がそのまま出力データＯＵＴとなる。以上の動作によ
り、パターン検出回路１は入力データＩＮに含まれるパ
ターンデータ３Ｃｈを検出する。
力端子Ｄはハイインピーダンス状態、または、他の全て
のアドレスに数値０が記憶されているので論理値０にな
る。つまり、ＲＯＭ２０の出力端子Ｄがハイインピーダ
ンス状態の場合には、抵抗Ｒによりプルダウンされるの
で出力データＯＵＴは論理値０になり、また、出力端子
Ｄから論理値０が出力されている場合には、その論理値
がそのまま出力データＯＵＴとなる。以上の動作によ
り、パターン検出回路１は入力データＩＮに含まれるパ
ターンデータ３Ｃｈを検出する。
【００１５】パターン検出回路１は、従来例として示し
たパターン検出回路８の一致検出回路８４の代わりにＲ
ＯＭ２０を用いてパターンデータを検出するので、ＲＯ
Ｍ２０の記憶内容を変更することにより、検出するデー
タの数を簡単に増減あるいは変更することができる。ま
た、ＲＯＭ２０を用いているので、このように検出する
パターンデータを変更しても、パターン検出回路８の一
致検出回路８４において発生していた、通過する論理回
路数の数の差等に起因する出力信号ＯＵＴのデューティ
比の変化および位相ずれ等が起こらない。
たパターン検出回路８の一致検出回路８４の代わりにＲ
ＯＭ２０を用いてパターンデータを検出するので、ＲＯ
Ｍ２０の記憶内容を変更することにより、検出するデー
タの数を簡単に増減あるいは変更することができる。ま
た、ＲＯＭ２０を用いているので、このように検出する
パターンデータを変更しても、パターン検出回路８の一
致検出回路８４において発生していた、通過する論理回
路数の数の差等に起因する出力信号ＯＵＴのデューティ
比の変化および位相ずれ等が起こらない。
【００１６】また、上述したパターンデータ３Ｃｈは例
示であって、パターン検出回路１は、ＲＯＭ２０の内容
を変更することにより、回路を増設せずに、いかなる数
の８ビットパターンデータをも検出することができる。
したがって、パターン検出回路１を複数のパターンデー
タを検出する用途に用いると、従来技術として示したパ
ターン検出回路８よりも回路規模が小さくなるので、パ
ターン検出回路１はこのような用途に好適である。
示であって、パターン検出回路１は、ＲＯＭ２０の内容
を変更することにより、回路を増設せずに、いかなる数
の８ビットパターンデータをも検出することができる。
したがって、パターン検出回路１を複数のパターンデー
タを検出する用途に用いると、従来技術として示したパ
ターン検出回路８よりも回路規模が小さくなるので、パ
ターン検出回路１はこのような用途に好適である。
【００１７】なお、パターン検出回路１のＲＯＭ２０
を、異なるアドレス幅あるいは異なるデータ幅のＲＯＭ
に置換してその内容を変更することにより、いかなるデ
ータ幅のビットパターンをも検出することができ、ま
た、多ビットの出力データ幅を有するＲＯＭ２０を用い
て各パターンデータに対応して異なった値の出力データ
を出力することもできる。また、図２に示したパターン
検出回路１の各信号のタイミングは例示であって、これ
らは実際の設計条件に合わせて変更可能である。また、
計算機にパターン検出回路１を応用する場合等において
は、ＲＯＭ２０の代わりにＲＡＭを用いて、ＣＰＵから
任意のタイミングで検出対象のパターンデータを変更可
能なように構成してもよい。以上述べた実施例に示した
他、本発明のパターン検出回路は、例えばここで変形例
として示したように、種々の構成をとることができる。
を、異なるアドレス幅あるいは異なるデータ幅のＲＯＭ
に置換してその内容を変更することにより、いかなるデ
ータ幅のビットパターンをも検出することができ、ま
た、多ビットの出力データ幅を有するＲＯＭ２０を用い
て各パターンデータに対応して異なった値の出力データ
を出力することもできる。また、図２に示したパターン
検出回路１の各信号のタイミングは例示であって、これ
らは実際の設計条件に合わせて変更可能である。また、
計算機にパターン検出回路１を応用する場合等において
は、ＲＯＭ２０の代わりにＲＡＭを用いて、ＣＰＵから
任意のタイミングで検出対象のパターンデータを変更可
能なように構成してもよい。以上述べた実施例に示した
他、本発明のパターン検出回路は、例えばここで変形例
として示したように、種々の構成をとることができる。
【００１８】
【発明の効果】以上述べたように、本発明のパターン検
出方法およびパターン検出回路によれば、同じ回路で回
路規模を増加せずに複数のパターンデータを入力データ
から検出することができる。また、本発明のパターン検
出方法およびパターン検出回路によれば、パターンデー
タごとに異なったデータを出力しうる。
出方法およびパターン検出回路によれば、同じ回路で回
路規模を増加せずに複数のパターンデータを入力データ
から検出することができる。また、本発明のパターン検
出方法およびパターン検出回路によれば、パターンデー
タごとに異なったデータを出力しうる。
【図１】本発明のパターン検出回路の構成を示す図であ
る。
る。
【図２】図１に示したパターン検出回路の動作を示すタ
イミングチャート図であって、（Ａ）はクロック信号の
タイミングを示し、（Ｂ）は入力データＩＮのタイミン
グを示し、（Ｃ）はＳ／Ｐ変換回路のアドレスデータＰ
i を示し、（Ｄ）は出力データＯＵＴを示す。
イミングチャート図であって、（Ａ）はクロック信号の
タイミングを示し、（Ｂ）は入力データＩＮのタイミン
グを示し、（Ｃ）はＳ／Ｐ変換回路のアドレスデータＰ
i を示し、（Ｄ）は出力データＯＵＴを示す。
【図３】従来のパターン検出回路の構成を示す図であ
る。
る。
１…パターン検出回路、１０…Ｓ／Ｐ変換回路、２０…
ＲＯＭ
ＲＯＭ
Claims (2)
- 【請求項１】入力データに含まれる１つ以上の所定のパ
ターンデータそれぞれをアドレスとして所定の値の出力
データをそれぞれメモリに記憶しておき、入力データを
メモリにアドレスとして入力し、メモリからパターンデ
ータそれぞれに対応する出力データを出力させるパター
ン検出方法。 - 【請求項２】入力データに含まれる１つ以上の所定のパ
ターンデータそれぞれをアドレスとして所定の値の出力
データをそれぞれ記憶する記憶手段と、 シリアル形式の入力データを順次、パラレル形式のアド
レスデータに変換し、該アドレスデータを用いて前記パ
ターンデータそれぞれに対応する出力データを前記記憶
手段に出力させる読み出し手段とを有するパターン検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23158394A JPH0895752A (ja) | 1994-09-27 | 1994-09-27 | パターン検出方法およびパターン検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23158394A JPH0895752A (ja) | 1994-09-27 | 1994-09-27 | パターン検出方法およびパターン検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0895752A true JPH0895752A (ja) | 1996-04-12 |
Family
ID=16925799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23158394A Pending JPH0895752A (ja) | 1994-09-27 | 1994-09-27 | パターン検出方法およびパターン検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0895752A (ja) |
-
1994
- 1994-09-27 JP JP23158394A patent/JPH0895752A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041102 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050301 |