JPH0548016B2

JPH0548016B2 -

Info

Publication number: JPH0548016B2
Application number: JP58157643A
Authority: JP
Inventors: Juichi Kojima; Shinichi Fukuda
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1983-08-29
Filing date: 1983-08-29
Publication date: 1993-07-20
Also published as: ES556794A0; NL8402631A; CA1224273A; AU601295B2; IT8422461A0; FR2551277B1; SE8404288D0; DK410484D0; ES535476A0; GB2184923A; AU1886888A; SE467032B; SE8802734D0; GB8701506D0; SE458165B; GB2184924B; GB2146206B; JPS6048645A; NL192362C; DE3431777A1

Description

【発明の詳細な説明】

産業上の利用分野本発明は、音声信号等のPCM記録に使用して
好適な情報変換装置に関する。背景技術とその問題点例えば音声信号をPCM化して磁気記録するこ
とが提案されている。このような装置において信
号の記録に当たつては、一般にNRZIと呼ばれる
変調が用いられる。これはデータ信号中の“１”
で信号を反転させ、“０”で反転させないように
するものである。ところでこのような信号の記録において、低域
成分が多く含まれていると再生時の安定性が悪く
なる。一方上述のNRZIにおいて“０”が連続す
ると、その間変調信号は反転されなくなり、周波
数が低下してしまう。そこでPCMによる情報を任意数のビツトずつ
に分解し、そのそれぞれをより多数のビツトに変
換して、“０”が名数連続しないようにすること
が行われている。このような情報変換方式として、本願出願人は
先に以下のようなものを提案した。この方式においては、８ビツト（B₁、B₂、B₃、
B₄、B₅、B₆、B₇、B₈）の情報を10ビツト（P₁、
P₂、P₃、P₄、P₅、P₆、P₇、P₈、P₉、P₁₀）に変換
する。ここで８ビツト（B₁〜B₈）の情報が取り得る
形態は2⁸＝256通りである。一方10ビツト（P₁〜P₁₀）については、まず直
流成分を除去するためにはNRZI変調後の信号で
10ビツト中の５ビツトが正(1)、５ビツトが負
（０）となればよい。なおTmax／Tmin＝４とす
るためNRZI表現で“０”の連続する数が３個以
下、すなわち変調後の信号で同じレベルの連続が
４ビツト以下となることを条件とする。このような条件を考えた上で、さらにNRZI表
現で、最初または最後の“０”の数が、０個、１
個、２個、３個の場合に分類して、それぞれの場
合の組合せの数は次の表１のようになる。

【表】この表１から、10ビツトパターン同士の接続の
部分でも“０”の連続が３個以下となるようにで
きるものは、例えば最初の“０”の数が２個以下
で最後の“０”の数が１個以下の場合である。と
ころがこの場合に組合せの数は、 69＋34＋40＋20＋20＋10＝193 通りしかない。これでは８ビツト256の組合せの
数に満たず、他の選び方ではその数はさらに少な
くなる。そこで、直流成分０以外の組合せについて検討
する。すなわち例えば最後の“０”の数が１個以
下とした場合に、最初の“０”の数と直流の蓄積
量による組合せの数は次の表２のようになる。

【表】ここで直流の蓄積量については、例えば第１図
に示すように前の組合せの最後が負（０）で終つ
た場合である。従つて前の組合せの最後が正(1)で
終つている場合には正負の符号は逆転する。また
例えば先頭のビツトが“０”の組合せについて、
この先頭ビツトを“１”に変換すると、直流の蓄
積量は第２図に示すように符号が逆転する。そこで例えば表２の内の直流の蓄積量が−２
で、先頭ビツトが“０”の組合せ 43＋30＝73 通りの組合せを利用し、上述の直流成分のない第
１の組合せ193通りと、この第２の組合せ73通り
の計266通りの内から、８ビツト256通りの組合せ
と１対１で対応させる。そして第２の組合せが現
われる度に、直流の蓄積量が正、負交互になるよ
うに先頭ビツトを変換する。すなわち第３図に示すように、第２の組合せが
現われたとき、その２ビツト目からの反転回数
（“１”の数）を計数し、次の第２の組合せが現わ
れるまでに、反転回数が偶数ならＡに示すように
先頭ビツト（矢印）を“１”に変換し、奇数なら
Ｂに示すように“０”のままとする。これによつて±２の直流の蓄積が生じても、次
の第２の組合せでこれが相殺され、どのような組
合せの連続でも直流成分が０になる。さらに第４図は上述の方式に従つて変換を行う
装置の一列を示す。図において１は入力端子、２
は入力用の８ビツトシフトレジスタ、３は変換ロ
ジツク、４は出力用10ビツトシフトレジスタであ
る。そして入力端子１に供給される情報が８ビツ
トずつシフトレジスタ２の中を転送され、８ビツ
ト（B₁〜B₈）の情報が変換ロジツク３に供給さ
れる。この変換ロジツク３で上述の１対１の変換
が行われ、変換された10ビツト（P₁〜P₁₀）の情
報がシフトレジスタ４に供給される。また変換後の信号の反転回数が検出される。こ
こで反転回数は組合せごとに予め判つているの
で、例えば変換ロジツク３を構成するリードオン
リーメモリから反転回数の情報（反転回数が奇数
か偶数かのみでよく、例えば奇数のとき“１”）
を同時に出力することができる。この出力Ｑがラ
ツチ回路８に供給され、このラツチ回路Q′が変
換ロジツク３に供給される。さらに入力端子１に
供給される情報８ビツトごとにタイミングが検出
回路９で検出され、このタイミング信号がシフト
レジスタ４のロード端子及びラツチ回路８のラツ
チ端子に供給される。そして例えば上述の第２の組合せに変換される
時に、Q′を用いて、Q′が“０”なら先頭ビツト
を“１”、Q′が“１”なら先頭ビツトを“０”に
変換する。その時Ｑには出力された第２の組合せ
の反転回数の奇数偶数情報が出力されラツチされ
る。さらに第１の組合せに変換される時は、出力
10ビツトはそのまま出力されると共に、Ｑに出力
された第１の組合せの反転回数をQ′の和の奇数
偶数情報が出力ラツチされる。さらにクロツク端子５から、入力信号のクロツ
クの5/4倍の周波数のクロツク信号がシフトレジ
スタ４に供給され、上述の10ビツトが順次読み出
される。この信号がJKフリツプフロツプ６に供
給され、端子５からのクロツク信号がフリツプフ
ロツプ６に供給されて、NRZI変調された信号が
出力端子７に取り出される。また第５図は復調のための装置の例を示し、入
力端子１１からの信号がNRZIの復調回路１２を
通じて10ビツトシフトレジスタ１３に供給され、
このシフトレジスタ１３からの（P₁〜P₁₀）の情
報が変換ロジツク１４に供給される。そして上述
の１対１の逆変換による復調が行われ、復調され
た（B₁〜B₈）の情報がシフトレジスタ１５に供
給され、出力端子１６に取り出される。なお上述
の第２の組合せによる10ビツトが供給されたとき
は、先頭ビツトを無視して逆変換が行われるよう
にされる。このようにして変換及び復調を行うことができ
る。ところがこの方式において、変換ロジツク３，
１４をリードオンリーメモリで構成すると、極め
て多くのビツト数が必要であり、例えば回路を
LSI化した場合に広い面積を必要として好ましく
ない。発明の目的本発明はこのような点にかんがみ、変換ロジツ
クを簡略化できるようにするものである。発明の概要本発明は、ｍビツトの情報を所定の条件を満す
ｎ（ｎ＞ｍ）ビツトの情報に変換するに当り、上
記ｎビツトの情報を複数に分割し、このｎビツト
の情報の分割ごとに共通のパターンを分類し、上
記ｍビツトの情報を上記ｎビツトの情報の分割に
対応して分割し、このｍビツトの情報の分解がそ
れぞれ上記ｎビツトの情報の分割の内の上記分類
の任意のパターンに変換されるように論理回路が
設けられると共に、上記ｎビツト情報の分割の内
の上記分類の任意のパターンの互いの接続が上記
所定の条件を満さない場合を検出し、この検出に
応じて上記論理回路を変更し、上記所定の条件を
満す上記ｎビツトの情報の分割の内の上記分類の
他のパターンに変換するようにした情報変換装置
であつて、これによれば変換ロジツクを簡略化で
きる。実施例例えば上述の条件を満す10ビツトのパターンは
全体で1024パターンの内で271パターン存在する
（この271パターンは添付の別表に示す）。この10ビツトの271パターンにおいて、これを
上位、下位５ビツト分割して分類すると、下位５
ビツトのパターンは次の表３のようにＡ〜Ｅの５
群に分類できる。なおこの他に例外パターンがあ
る。

【表】この表３において、Ａ、Ｂ群は先頭ビツトが反
転し残り４ビツトは等しい。またＣ、Ｄ群の下位
３ビツトはＡ群で先頭が０、Ｂ群で先頭が１パタ
ーンの下位３ビツトに等しい。これに対して上位５ビツトは次の表４のように
21パターン存在している。

【表】これらのパターンに対して、上述の条件を満し
て接続可能な下位５ビツトの群（Ａ〜Ｅ）は表中
の中央欄に示すようになる。なお表中A′はＡ群
中で先頭が０以外のもの、B′はＢ群中で先頭が
00以外のものを示す。そこで表中に丸印を附した群を採用することに
より、それぞれの接続によつて形成されるパター
ンの数は表中右欄にの示すようになり、合計240
のパターンを形成することができる。これにさら
に下位５ビツトがＥ群になる16パターンを加えて
256のパターンを形成することができる。これに対して、８ビツトの入力パターンを上
位、下位４ビツトずつに分割する。ここで各４ビ
ツトのパターンはそれぞれ16パターずつである。
そこで、上位４ビツトのパターンをそれぞれ表４
の21パターの１つあるいはそれ以上と対応させる
と共に、下位４ビツトのパターンをそれぞれ表３
の５群パターンと対応させる。すなわち、まず下位４ビツトの16パターンを表
３のＡ、Ｂ群の16パターンに対応させる。これに
よつて表４の中央欄でＡ、Ｂ（B′も含む）群の採
用される上位５ビツトの９パターンについては入
力の上位４ビツトをそのまま対応させることがで
きる。次にA′（A′も含む）、Ｂ群のいずれか一方
のみの採用される上位５ビツトの９パターンの内
で、Ｂ群の採用される２パターンとＡ群の採用さ
れる任意の２パターンとを組合せて、これらの上
位５ビツトの２組（各２パターン）を入力の上位
４ビツトの２パターンに対応させる。またＡ群の
採用される残りの５パターンの内の任意の２パタ
ーンを組合せて、これらの上位５ビツトの１組
（２パターン）を入力の上位４ビツトの１パター
ンに対応させる。さらにＡ（A′も含む）、Ｃ群の
採用される上位５ビツトの２パターンとＡ群の採
用される残りの３パターンの内の任意の２パター
ンとを組合せて、これらの上位５ビツトの２組
（各２パターン）を入力の上位４ビツトの２パタ
ーンと対応させる。またＡ群の採用される残りの
１パターンと、Ｂ、Ｄ群の採用される１パターン
とを組合せて、これらの上位５ビツトの１組（２
パターン）の入力の上位４ビツトの１パターンに
対応させる。そしてＥ群の採用される上位５ビツ
トの16パターンを入力の上位４ビツトの１パター
ンに対応させる。このように組合せることにより、８→10変換を
４→５変換の２系統に分割することができ変換ロ
ジツクを極めて簡略化することができる。さらに以下に変換、復調回路の一例について説
明する。第６図において、２１は８ビツトの入力端子
群、２２はプログラマブル・ロジツク・アレー
（PLA）あるいはゲートで構成する変換の主論理
回路、２３は回路２２を軽減するための副論理回
路である。この副論理回路２３においては、入力のパター
ンの検出により例えば上述の例において、Ｂ群を
含まない組のパターンに対応する入力があつたと
きオン、それ以外のときオフの検出信号ａ、Ｅ群
を含む組に対応する入力があつたときオン、それ
以外でオフの検出信号ｂ、A′、B′群を含む組に
対応する入力があつたときオン、それ以外でオフ
の検出信号ｃが形成される。すなわち例えばＡ群を２つもつ組を入力上位４
ビツトの6_H、７_H、E_Hに割り当て、Ｅ群を含む組
を入力上位４ビツトのF_Hに割り当てた場合の回
路の具体例は第７図のようになる。なお検出信号
ｃについては表３において入力下位３ビツトの
000〜111が上から順に割り当てられた場合に、
010、100、110でオン、それ以外でオフとなるよ
うにすればよく、図中に示す回路となる。そしてこれらの検出信号ａ〜ｃが回路２２に供
給され、これによつて変換ロジツクを制御するこ
とにより、変換ロジツクを極めて簡略化すること
ができる。なお２４は主論理回路２２を軽減するために
PLAの出力に入れるインバータ群であつて、
（）のついていないものの効果は大きい。（）
のついているものについても入つている方が有利
である。また２５は出力用のシフトレジスタである。さらに２６は上述の直流の蓄積量の検出によつ
て出力先頭ビツトの反転制御信号を形成する回路
である。また２７はこの制御信号によつて先頭ビ
ツトを反転するためのイクスクルーシブオア回
路、２８は直流蓄積量の検出回路である。ここで反転制御形成回路２６は次のように形成
される。第８図において、出力の偶数番目のビツトの出
力がイクスクールシブオア回路３１に供給され、
全てのイクスクルーシブオアが採られる。ここで
偶数ビツトが１のときはこの部分で反転が行われ
ることになり、このビツトと直前のビツトとの直
流量は０になる。これに対して０のときは±２の
直流量が存在する。さらに０が２個の場合、直流
量は０か±４、同様に３個の場合は±２か±６と
なる。すなわち０の数が偶数なら直流量は０、±
４、±８…奇数なら±２、±６、±10…となる。一
方10ビツトの全体の直流量は０か−２に限定され
ている。従つて上述の偶数番目のビツトの０の数
が偶数か奇数かを検出することにより、直流量が
０±２かを判定することができる。そこで上述のイクスクルーシブオア回路３１に
おいて、出力が１のとき直流量０、０のとき−２
を検出することができる。さらに第８図において、イクスクルーシブオア
回路３２とＤフリツプフロツプ３３とでNRZI変
調回路が構成される。また直流蓄積量が検出回路２８はアツプダウン
カウンタ３４にて構成される。すなわちカウンタ
３４は1/2の周波数クロツクで駆動され、偶数番
目のビツトのみが計数される。またイクスクルー
シブオア回路３２の出力にてアツプダウンが制御
される。これによつて直流の蓄積量が検出され
る。なおカウンタ３４の出力は常に２ビツト遅れ
るので、値を最終の２ビツトで補正するようにイ
クスクルーシブオア回路３５，３６が設けられ
る。これによつて直流の蓄積量の正負が検出され、
この信号とイクスクルーシブオア回路３１からの
信号とがナンド回路３７に供給されて出力先頭ビ
ツトの反転制御信号が形成される。なお先頭ビツトの反転については、カウンタ等
にて直流蓄積量を検出し、シフトレジスタ２５か
らの出力の先頭ビツトを直接反転するようにして
もよい。このようにして変換信号が出力端子２９に取り
出される。さらに第９図は復調回路の例を示す。４１は直
流蓄積量の検出回路でカウンタ等で構成される。
入力信号はこの回路４１を通過してシフトレジス
タ４２に供給され、この先頭ビツトがイクスクル
ーシブオア回路４３にて回路４１からの信号に応
じて反転されて主理論回路４４に供給される。また４５は副論理回路であつて、例えば第１０
図に示すように構成されてＥ群を含むパターンの
とき検出信号ｅ、Ａ群を含むパターのとき検出信
号ｆを形成する。なおＡ、Ｂ群の検出に当つて
は、第３、第５ビツトが等しくかつ先頭が１のと
き及び第３、第５ビツトが異なりかつ先頭が０の
ときＡ群、第３、第５ビツトが等しくかつ先頭が
０のとき及び第３、第５ビツトが異なりかつ先頭
が１のときＢ群である。そしてこれらの検出信号ｅ、ｆが回路４４に供
給され、これによつて変換ロジツクを制御するこ
とにより、変換ロジツクを極めて簡略化すること
ができる。なお検出信号ｆを用いることにより、入力の第
６ビツトは不要となる。このようにして復調信号が出力端子群４５に取
り出される。さらに第１１図は変換及び復調回路の主論理回
路２２，４４を一体化の回路５０する場合であつ
て、第６図の入力端子群２１に相当する入力回路
２１′及び第９図のシフトレジスタ４２の出力を
共にトライステートとして共通に接続して主論理
回路５０に接続する。一方変換、復調の切換信号
を端子５１から主論理回路５０に供給する。一方主論理回路２２，４４のロジツクを検討す
ると、両者に共通のロジツクも多く存在してい
る。そこで図示のように端子５１からの信号が０の
とき選択されるロジツクＸ、１のとき選択される
ロジツクＹ、常に選択される共通のロジツクＺを
設けることにより、両者を別体に構成した場合よ
り構成を一層簡略化することができる。なお変換と復調を同時に行いたい場合には、こ
れらを時分割で行うことができる。発明の効果本発明によれば、変換ロジツクを簡略化するこ
とができた。

【図面の簡単な説明】

第１図〜第５図は背景技術の説明のための図、
第６図〜第１１図は本発明の説明のための図であ
る。２２，４４，５０は主論理回路、２３，４５は
副論理回路、３１はイクスクルーシブオア回路、
５１は切換制御端子である。

【表】

Claims

【特許請求の範囲】

１ｍビツトの情報を、予め定められた直流蓄積
量を有するｎ（ｎ＞ｍ）ビツトの情報に変換する
にあたり、上記ｎビツトの情報を複数に分割し、
このｎビツトの情報の分割ごとに出現しうるビツ
トパターンを共通するビツトパターンで分類し、
上記ｍビツトの情報を上記ｎビツトの情報の分割
数に対応して分割すると共に、このｍビツトの情
報の分割ごとに出現しうるビツトパターンを、そ
れぞれ上記ｎビツトの情報の分割の上記分類に対
応させて、上記ｍビツトの情報の分解をそれぞれ
上記ｎビツトの情報の分割の任意のビツトパター
ンに変換する論理回路と、上記ｎビツトの情報の
分割の上記任意のビツトパターンの互いの接続に
より上記直流蓄積量を満たさない場合を検出する
ゲート回路とを有し、このゲート回路の検出出力
に応じて上記ｎビツトの情報の分割の任意のビツ
トパターンを他の分類のビツトパターンに変換す
るように上記論理回路を変更することを特徴とす
る情報変換装置。