JPH0897214A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0897214A JPH0897214A JP6235158A JP23515894A JPH0897214A JP H0897214 A JPH0897214 A JP H0897214A JP 6235158 A JP6235158 A JP 6235158A JP 23515894 A JP23515894 A JP 23515894A JP H0897214 A JPH0897214 A JP H0897214A
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- metal film
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- hole
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】多層膜構造の配線を下層の導電領域に接続する
スルーホールなどの開口部を含めて密着性およびバリア
性ならびに平滑性を向上することにある。 【構成】配線間を結合するためのスルーホール４ａを設
けたのち、密着・バリアメタル膜５ａおよびＴｉ膜１４
ａを順次推積させ、スルーホール４ａ内部のみにマスク
部材２３ａを設けたあと、露出したＴｉ膜１４ａを酸化
チタン膜２４に変換する。マスク部材２３ａを除去し、
無電解めっきにより自己整合的にスルーホール４内部に
充填する。埋込みＡｕ２５が形成され表面が平滑にな
る。不要となった酸化チタン膜２４ａとその下に残った
Ｔｉ膜をエッチング除去し、バリアメタル膜を露出さ
せ、これを給電パスとして電解めっき法により次層のＡ
ｕ膜７ｃを形成する。これにより、スルーホール内の空
洞防止と配線の平滑性を向上できる。
スルーホールなどの開口部を含めて密着性およびバリア
性ならびに平滑性を向上することにある。 【構成】配線間を結合するためのスルーホール４ａを設
けたのち、密着・バリアメタル膜５ａおよびＴｉ膜１４
ａを順次推積させ、スルーホール４ａ内部のみにマスク
部材２３ａを設けたあと、露出したＴｉ膜１４ａを酸化
チタン膜２４に変換する。マスク部材２３ａを除去し、
無電解めっきにより自己整合的にスルーホール４内部に
充填する。埋込みＡｕ２５が形成され表面が平滑にな
る。不要となった酸化チタン膜２４ａとその下に残った
Ｔｉ膜をエッチング除去し、バリアメタル膜を露出さ
せ、これを給電パスとして電解めっき法により次層のＡ
ｕ膜７ｃを形成する。これにより、スルーホール内の空
洞防止と配線の平滑性を向上できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に配線の形成方法に関する。
に関し、特に配線の形成方法に関する。
【０００２】
【従来の技術】高周波用の半導体装置などの配線材料と
して金（以下、Ａｕと記す）を使用する場合、一般に下
地金属との合金化を防止するために、主導電路となるＡ
ｕ膜の下層にいわゆるバリアメタルとして白金（以下Ｐ
ｔと記す）を使用する。さらにＰｔ膜は酸化シリコン膜
などの絶縁膜との密着性が低いことから、このＰｔ膜の
下層に密着用メタルとしてチタン（以下Ｔｉと記す）を
介在させる。従ってＡｕ膜／Ｐｔ膜／Ｔｉ膜の３層膜構
造の配線が使用される。このような配線の形成方法につ
いて説明する。
して金（以下、Ａｕと記す）を使用する場合、一般に下
地金属との合金化を防止するために、主導電路となるＡ
ｕ膜の下層にいわゆるバリアメタルとして白金（以下Ｐ
ｔと記す）を使用する。さらにＰｔ膜は酸化シリコン膜
などの絶縁膜との密着性が低いことから、このＰｔ膜の
下層に密着用メタルとしてチタン（以下Ｔｉと記す）を
介在させる。従ってＡｕ膜／Ｐｔ膜／Ｔｉ膜の３層膜構
造の配線が使用される。このような配線の形成方法につ
いて説明する。
【０００３】まず、図３（ａ）に示すように、シリコン
基板上のフィールド酸化膜１などの絶縁膜を選択的に被
覆して第１層配線２を形成する。層間絶縁膜３ａを全面
に推積し、図３（ｂ）に示すように、スルーホール４ａ
を形成する。次にスパッタ法により、図３（ｃ）に示す
ように、Ｔｉ膜およびＰｔ膜を順次に推積して密着・バ
リアメタル膜５ａを形成する。次に、図３（ｄ）に示す
ように、ホトレジスト膜６ａをマスクとして電気めっき
によりＡｕ膜７ａを形成する。次に図３（ｅ）に示すよ
うに、ホトレジスト膜６ａを除去し、Ａｕ膜７ａで覆わ
れていない部分の密着・バリアメタル膜５ａを除去する
ことにより第２層配線９ａを形成する。
基板上のフィールド酸化膜１などの絶縁膜を選択的に被
覆して第１層配線２を形成する。層間絶縁膜３ａを全面
に推積し、図３（ｂ）に示すように、スルーホール４ａ
を形成する。次にスパッタ法により、図３（ｃ）に示す
ように、Ｔｉ膜およびＰｔ膜を順次に推積して密着・バ
リアメタル膜５ａを形成する。次に、図３（ｄ）に示す
ように、ホトレジスト膜６ａをマスクとして電気めっき
によりＡｕ膜７ａを形成する。次に図３（ｅ）に示すよ
うに、ホトレジスト膜６ａを除去し、Ａｕ膜７ａで覆わ
れていない部分の密着・バリアメタル膜５ａを除去する
ことにより第２層配線９ａを形成する。
【０００４】また、特開平２−１２９９４５号公報には
次にような手法が記載されている。
次にような手法が記載されている。
【０００５】図４（ａ）に示すように、層間絶縁膜３ａ
にスルーホール４ａを形成し、めっき法により、図４
（ｂ）に示すように、Ａｕなどの埋込み金属１０をスル
ーホール４ａ内に段差を充分に埋めて形成する。すなわ
ち、第１層配線２は、シリコン基板表面部の拡散層（図
示しない）に接触しているものとして、シリコン基板の
裏面側を陰極とし、第１層配線２を電導パスとして、第
１層配線２のスルーホール４ａ露出部とめっき液の間の
電位差によりＡｕめっき層を析出させる。こうして、次
に形成する第２層配線の下地の平滑性を向上させたの
ち、白金スパッタ膜５ｂを形成し、図４（ｄ）に示すよ
うにホトレジスト膜６ａをマスクとしてめっきを行いＡ
ｕ膜７ｂを形成する。次に、図４（ｅ）に示すように、
ホトレジスト膜６ａを除去し、その下部にあった白金ス
パッタ膜５ａを除去して第２層配線９ｂを形成する。
にスルーホール４ａを形成し、めっき法により、図４
（ｂ）に示すように、Ａｕなどの埋込み金属１０をスル
ーホール４ａ内に段差を充分に埋めて形成する。すなわ
ち、第１層配線２は、シリコン基板表面部の拡散層（図
示しない）に接触しているものとして、シリコン基板の
裏面側を陰極とし、第１層配線２を電導パスとして、第
１層配線２のスルーホール４ａ露出部とめっき液の間の
電位差によりＡｕめっき層を析出させる。こうして、次
に形成する第２層配線の下地の平滑性を向上させたの
ち、白金スパッタ膜５ｂを形成し、図４（ｄ）に示すよ
うにホトレジスト膜６ａをマスクとしてめっきを行いＡ
ｕ膜７ｂを形成する。次に、図４（ｅ）に示すように、
ホトレジスト膜６ａを除去し、その下部にあった白金ス
パッタ膜５ａを除去して第２層配線９ｂを形成する。
【０００６】
【発明が解決しようとする課題】図３を参照して説明し
た従来例では、第１層配線２と第２層配線９ａとを結合
するスルーホール４ａの寸法が２μｍ以下になると、図
３（ｅ）に示すようにスルーホール４ａ内の第２層配線
９ａのＡｕ膜７ａに空洞８ａが生じやすい。このため、
エレクトロマイグレーションを誘発する原因となり、配
線の信頼度低下を招く。
た従来例では、第１層配線２と第２層配線９ａとを結合
するスルーホール４ａの寸法が２μｍ以下になると、図
３（ｅ）に示すようにスルーホール４ａ内の第２層配線
９ａのＡｕ膜７ａに空洞８ａが生じやすい。このため、
エレクトロマイグレーションを誘発する原因となり、配
線の信頼度低下を招く。
【０００７】また、更に上層の配線を形成する場合に
は、図３（ｅ）の状態にしたあと、図５（ａ）に示すよ
うに、層間絶縁膜３ｂを推積するが、スルーホール４ａ
上では平坦性が悪く、窪み１９が生じる。この窪みは、
第２層配線の表面がスルーホール部で平滑性が悪いこと
によって生じる。次に、スルーホール４ｂを形成し、図
５（ｂ）に示すように、ホトレジスト膜６ｂをマスクに
してＡｕ膜７ｂを形成する。次に図５（ｃ）に示すよう
に、ホトレジスト膜６ｂおよびその下部の密着・バリア
メタル膜５ｂをエッチング除去するが、層間絶縁膜３ｂ
の窪み１９部ではＴｉやＰｔのメタル残り２１が発生
し、これが配線の漏れ電流を引き起こし歩留り低下の要
因となる問題がある。
は、図３（ｅ）の状態にしたあと、図５（ａ）に示すよ
うに、層間絶縁膜３ｂを推積するが、スルーホール４ａ
上では平坦性が悪く、窪み１９が生じる。この窪みは、
第２層配線の表面がスルーホール部で平滑性が悪いこと
によって生じる。次に、スルーホール４ｂを形成し、図
５（ｂ）に示すように、ホトレジスト膜６ｂをマスクに
してＡｕ膜７ｂを形成する。次に図５（ｃ）に示すよう
に、ホトレジスト膜６ｂおよびその下部の密着・バリア
メタル膜５ｂをエッチング除去するが、層間絶縁膜３ｂ
の窪み１９部ではＴｉやＰｔのメタル残り２１が発生
し、これが配線の漏れ電流を引き起こし歩留り低下の要
因となる問題がある。
【０００８】このような不具合は、図４を参照して説明
した従来例では避けることができる。しかし、この場合
はスルーホール４ａの側面および底面に密着・バリアメ
タル膜５ｂが存在しない。従って、スルーホール４ａの
側面と埋込み金属１０との密着性に難があり、機械的強
度が低く、また埋込み金属１０形成時のめっき液の完全
除去が難しく経時変化が起るなどの信頼性上の問題があ
る。また第１層配線２の表面と埋込み金属１０との合金
化反応を防止できないので材料の選択の自由度がほとん
どなく一般性に欠ける。もち論、埋込み金属１０の形成
と密着・バリアメタル膜５ｂの形成の順序を入れかえれ
ば、このような不具合はないが、そうすると、適当なマ
スクを用いるなどの対策を施さないとＡｕ膜が全面にめ
っきされてしまう。このようなめっき用のマスクを使用
する手法としては、特開昭６３−４１０５０号公報に記
載された例がある。この手法はバンプ電極の形成方法で
あるが、図６（ａ）に示すように、絶縁膜１０上のアル
ミニウムパッド１１を設けた後、保護絶縁膜１２を推積
し、開口１３を設ける。次に図６（ｂ）に示すように、
Ｔｉ膜１４を形成し、陽極酸化法などを用いて一部を酸
化チタン膜１５に変換する。次に、図６（ｃ）に示すよ
うに、アルミニウムパッド１１上に開口１３ａを有する
ホトレジスト膜１６を形成し、それをマスクとして酸化
チタン膜１５を除去する。次に、無電解めっきおよびＴ
ｉ膜１４を給電電極とする電気めっきにより、図６
（ｄ）に示すように、Ａｕバンプ１８を形成し、ホトレ
ジスト膜１６およびその下部の酸化チタン膜１５および
チタン膜１４を除去する。この手法を前述したスルーホ
ールの埋込みに利用することができるが、ホトレジスト
膜１６（マスク）の開口１３ａはリソグラフィー技術を
利用して形成するので、位置合せ精度による誤差のため
マスクの開口とスルーホールとの間には大なり小なりず
れが生じ、スルーホールの縁にはスルーホールの深さと
同じ厚さのめっきが形成される欠点がありそのまま適用
するわけにはいかない。さらに、このホトレジスト膜の
パターンを形成するために製造ステップが増え、高価な
パターン投影露光装置（ステッパ）を使用しているの
で、その分、半導体装置の原価が高くなる欠点がある。
した従来例では避けることができる。しかし、この場合
はスルーホール４ａの側面および底面に密着・バリアメ
タル膜５ｂが存在しない。従って、スルーホール４ａの
側面と埋込み金属１０との密着性に難があり、機械的強
度が低く、また埋込み金属１０形成時のめっき液の完全
除去が難しく経時変化が起るなどの信頼性上の問題があ
る。また第１層配線２の表面と埋込み金属１０との合金
化反応を防止できないので材料の選択の自由度がほとん
どなく一般性に欠ける。もち論、埋込み金属１０の形成
と密着・バリアメタル膜５ｂの形成の順序を入れかえれ
ば、このような不具合はないが、そうすると、適当なマ
スクを用いるなどの対策を施さないとＡｕ膜が全面にめ
っきされてしまう。このようなめっき用のマスクを使用
する手法としては、特開昭６３−４１０５０号公報に記
載された例がある。この手法はバンプ電極の形成方法で
あるが、図６（ａ）に示すように、絶縁膜１０上のアル
ミニウムパッド１１を設けた後、保護絶縁膜１２を推積
し、開口１３を設ける。次に図６（ｂ）に示すように、
Ｔｉ膜１４を形成し、陽極酸化法などを用いて一部を酸
化チタン膜１５に変換する。次に、図６（ｃ）に示すよ
うに、アルミニウムパッド１１上に開口１３ａを有する
ホトレジスト膜１６を形成し、それをマスクとして酸化
チタン膜１５を除去する。次に、無電解めっきおよびＴ
ｉ膜１４を給電電極とする電気めっきにより、図６
（ｄ）に示すように、Ａｕバンプ１８を形成し、ホトレ
ジスト膜１６およびその下部の酸化チタン膜１５および
チタン膜１４を除去する。この手法を前述したスルーホ
ールの埋込みに利用することができるが、ホトレジスト
膜１６（マスク）の開口１３ａはリソグラフィー技術を
利用して形成するので、位置合せ精度による誤差のため
マスクの開口とスルーホールとの間には大なり小なりず
れが生じ、スルーホールの縁にはスルーホールの深さと
同じ厚さのめっきが形成される欠点がありそのまま適用
するわけにはいかない。さらに、このホトレジスト膜の
パターンを形成するために製造ステップが増え、高価な
パターン投影露光装置（ステッパ）を使用しているの
で、その分、半導体装置の原価が高くなる欠点がある。
【０００９】本発明の目的は、開口部における密着性お
よびバリア性ならびに表面の平滑性を確保できる多層膜
構造の配線を有する半導体装置の製造方法を提供するこ
とにある。
よびバリア性ならびに表面の平滑性を確保できる多層膜
構造の配線を有する半導体装置の製造方法を提供するこ
とにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上の所定の絶縁膜に開口を設けて
下方の導電領域の表面を露出させる工程と、前記絶縁膜
との密着性に優れた密着メタル膜およびバリアメタル膜
を順次に推積して密着・バリアメタル膜を形成し、その
酸化物が絶縁体である第１の金属膜を推積して前記絶縁
膜の表面、前記開口部の側面および前記導電領域の露出
表面を前記開口部を完全に埋込まない程度に被覆する工
程と、エッチバック法を利用して前記開口部にマスク部
材を埋込む工程と、前記マスク部材をマスクとする酸化
処理により前記第１の金属膜を酸化物に変換させる工程
と、前記マスク部材を除去した後めっきにより前記開口
部を金属で埋込む工程と、前記酸化物およびその直下の
第１の金属膜を除去して前記バリアメタル膜を露出させ
たのち第２の金属膜を選択的に形成して上層配線を形成
する工程とを有するというものである。
造方法は、半導体基板上の所定の絶縁膜に開口を設けて
下方の導電領域の表面を露出させる工程と、前記絶縁膜
との密着性に優れた密着メタル膜およびバリアメタル膜
を順次に推積して密着・バリアメタル膜を形成し、その
酸化物が絶縁体である第１の金属膜を推積して前記絶縁
膜の表面、前記開口部の側面および前記導電領域の露出
表面を前記開口部を完全に埋込まない程度に被覆する工
程と、エッチバック法を利用して前記開口部にマスク部
材を埋込む工程と、前記マスク部材をマスクとする酸化
処理により前記第１の金属膜を酸化物に変換させる工程
と、前記マスク部材を除去した後めっきにより前記開口
部を金属で埋込む工程と、前記酸化物およびその直下の
第１の金属膜を除去して前記バリアメタル膜を露出させ
たのち第２の金属膜を選択的に形成して上層配線を形成
する工程とを有するというものである。
【００１１】第１の金属膜としてはＴｉ，ＭｏまたはＴ
ａなどの弁金属膜を用いることができる。マスク部材と
してはレジスト膜やＳＯＧ膜を用い、酸化処理としては
電解液を利用した陽極酸化を用いることができる。ま
た、ＳＯＧ膜を使用する場合はプラズマ酸化によっても
よい。まためっきは無電解めっきが好しい。
ａなどの弁金属膜を用いることができる。マスク部材と
してはレジスト膜やＳＯＧ膜を用い、酸化処理としては
電解液を利用した陽極酸化を用いることができる。ま
た、ＳＯＧ膜を使用する場合はプラズマ酸化によっても
よい。まためっきは無電解めっきが好しい。
【００１２】
【作用】開口部の周辺は第１の金属膜の酸化物で被覆さ
れるのでこれをマスクとしてめっきを行い開口部のみに
金属を埋込むことができる。電気めっきでこの開口部に
金属を埋込む場合、電界集中の起こり易い開口縁辺に酸
化物があって金属の析出が生じないので空洞の発生が起
こり難い。無電解めっきによるときは、金属の析出が均
一に生じ空洞の発生が一層起こり難い。
れるのでこれをマスクとしてめっきを行い開口部のみに
金属を埋込むことができる。電気めっきでこの開口部に
金属を埋込む場合、電界集中の起こり易い開口縁辺に酸
化物があって金属の析出が生じないので空洞の発生が起
こり難い。無電解めっきによるときは、金属の析出が均
一に生じ空洞の発生が一層起こり難い。
【００１３】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１４】図１（ａ）〜（ｅ）は本発明の一実施例の
説明のための工程順断面図である。
説明のための工程順断面図である。
【００１５】まず、図１（ａ）に示すように、シリコン
基板上のフィールド酸化膜１などの絶縁膜を選択的に被
覆して第１層配線２を形成する。第１層配線２の構造や
材料は必ずしも限定されないが、例えばＡｕ膜／Ｐｔ膜
／Ｔｉ膜の３層構造でもよい。そして、下層の配線（図
示しない）やシリコン基板表面部の拡散層（図示しな
い）などの導電領域に接続されていてもよい。次に、厚
さ１〜１．５μｍの層間絶縁膜３ａ、寸法１μｍ×１μ
ｍ〜１．５μｍ×１．５μｍのスルーホール４ａを形成
し、スパッタ法により密着・バリアメタル５ａとなる厚
さ５０〜１００ｎｍ（平坦部）のＴｉ膜と厚さ３０〜５
０ｎｍ（平坦部）のＰｔ膜とを順次に形成し、さらに厚
み２５０〜５００ｎｍのＴｉ膜２２ａを推積させる。つ
づいて、平坦性のよいレジスト（たとえば、富士ハント
社製のＨＰＲ２０４）を回転塗布し、平坦化膜２３を形
成する。
基板上のフィールド酸化膜１などの絶縁膜を選択的に被
覆して第１層配線２を形成する。第１層配線２の構造や
材料は必ずしも限定されないが、例えばＡｕ膜／Ｐｔ膜
／Ｔｉ膜の３層構造でもよい。そして、下層の配線（図
示しない）やシリコン基板表面部の拡散層（図示しな
い）などの導電領域に接続されていてもよい。次に、厚
さ１〜１．５μｍの層間絶縁膜３ａ、寸法１μｍ×１μ
ｍ〜１．５μｍ×１．５μｍのスルーホール４ａを形成
し、スパッタ法により密着・バリアメタル５ａとなる厚
さ５０〜１００ｎｍ（平坦部）のＴｉ膜と厚さ３０〜５
０ｎｍ（平坦部）のＰｔ膜とを順次に形成し、さらに厚
み２５０〜５００ｎｍのＴｉ膜２２ａを推積させる。つ
づいて、平坦性のよいレジスト（たとえば、富士ハント
社製のＨＰＲ２０４）を回転塗布し、平坦化膜２３を形
成する。
【００１６】次に、反応性イオンエッチング（ＲＩＥ）
装置を使って、ＣＦ4 とＯ2 との混合ガスにより、図１
（ｂ）に示すように平坦化膜２３をエッチングし、スル
ーホール４ａ内部にのみマスク部材２３ａとして残す。
装置を使って、ＣＦ4 とＯ2 との混合ガスにより、図１
（ｂ）に示すように平坦化膜２３をエッチングし、スル
ーホール４ａ内部にのみマスク部材２３ａとして残す。
【００１７】次に、露出したフィールドのＴｉ膜２２ａ
を陽極酸化法により酸化することにより、図１（ｃ）に
示すように、厚さ１００〜２００ｎｍの酸化チタン膜２
４を形成する。この結果、スルーホール４ａ内部のＴｉ
膜２２ａはマスク部材２３ａによりマスクされているの
で酸化することはなく、スルーホール４ａ以外のＴｉ膜
のみ自己整合的に酸化チタン膜に変換される。
を陽極酸化法により酸化することにより、図１（ｃ）に
示すように、厚さ１００〜２００ｎｍの酸化チタン膜２
４を形成する。この結果、スルーホール４ａ内部のＴｉ
膜２２ａはマスク部材２３ａによりマスクされているの
で酸化することはなく、スルーホール４ａ以外のＴｉ膜
のみ自己整合的に酸化チタン膜に変換される。
【００１８】次に、不要となったスルーホール４ａ内部
のマスク部材２３ａを有機溶剤等で剥離除去したあと、
無電解めっきによりスルーホール４ａ内部のＴｉ膜２２
ａにＡｕめっきを行い、図１（ｄ）に示すように、スル
ーホール４ａ内部に埋込みＡｕ２５を形成する。埋込み
Ａｕ２５の表面が密着・バリアメタル膜５ａの表面とほ
ぼ一致するか若干高くなるようにするのがよい。埋込み
Ａｕ２５の形成は、均一にめっきできる無電解めっきに
よるのが好ましいが、密着・バリアメタル膜５ａを給電
電極とする電気めっきを用いることもできる。その場合
は、スルーホール４ａ上部の縁辺部の電界集中が起こる
箇所を酸化チタン膜で覆うように、マスク部材２３ａの
高さをやや低めにするのがよい。
のマスク部材２３ａを有機溶剤等で剥離除去したあと、
無電解めっきによりスルーホール４ａ内部のＴｉ膜２２
ａにＡｕめっきを行い、図１（ｄ）に示すように、スル
ーホール４ａ内部に埋込みＡｕ２５を形成する。埋込み
Ａｕ２５の表面が密着・バリアメタル膜５ａの表面とほ
ぼ一致するか若干高くなるようにするのがよい。埋込み
Ａｕ２５の形成は、均一にめっきできる無電解めっきに
よるのが好ましいが、密着・バリアメタル膜５ａを給電
電極とする電気めっきを用いることもできる。その場合
は、スルーホール４ａ上部の縁辺部の電界集中が起こる
箇所を酸化チタン膜で覆うように、マスク部材２３ａの
高さをやや低めにするのがよい。
【００１９】次に、ＲＩＥ装置を使ってＣＦ4 とＯS と
の混合ガスにより、不要となった酸化チタン膜２４とそ
の下にある酸化されずに残ったＴｉ膜をエッチング除去
する。このＣＦ4 ＋Ｏ2 系ＲＩＥは、酸化チタン膜２４
およびＴｉ膜と密着・バリアメタル膜５ａのＰｔ膜およ
び埋込みＡｕ２５とのエッチング選択比が少なくとも５
０以上とれるため、選択的に酸化チタン膜２４とチタン
膜とを完全に除去することができる。つづいて、ホトリ
ソグラフィー技術により、図１（ｅ）に示すように、ホ
トレジスト膜６ａを形成し、電気めっきにより露出した
密着・バリアメタル膜５ａに厚さ１μｍのＡｕ膜７ｃを
電着させる。
の混合ガスにより、不要となった酸化チタン膜２４とそ
の下にある酸化されずに残ったＴｉ膜をエッチング除去
する。このＣＦ4 ＋Ｏ2 系ＲＩＥは、酸化チタン膜２４
およびＴｉ膜と密着・バリアメタル膜５ａのＰｔ膜およ
び埋込みＡｕ２５とのエッチング選択比が少なくとも５
０以上とれるため、選択的に酸化チタン膜２４とチタン
膜とを完全に除去することができる。つづいて、ホトリ
ソグラフィー技術により、図１（ｅ）に示すように、ホ
トレジスト膜６ａを形成し、電気めっきにより露出した
密着・バリアメタル膜５ａに厚さ１μｍのＡｕ膜７ｃを
電着させる。
【００２０】不要となったホトレジスト膜６ａを剥離除
去し、Ａｕ膜７ｃに覆われてない領域の密着・バリアメ
タル膜５ａをアルゴンガスあるいは塩素系ガスのイオン
ミリング法によりエッチング除去して第２層配線９ｃの
形成を終了する。
去し、Ａｕ膜７ｃに覆われてない領域の密着・バリアメ
タル膜５ａをアルゴンガスあるいは塩素系ガスのイオン
ミリング法によりエッチング除去して第２層配線９ｃの
形成を終了する。
【００２１】第３層配線を有する半導体装置の場合は、
図２（ａ）に示すように、更に層間絶縁膜３ｂを推積
し、スルーホール４ｂを形成し、密着・バリアメタル膜
５ｂとＴｉ膜２２ｂを順次推積させる。
図２（ａ）に示すように、更に層間絶縁膜３ｂを推積
し、スルーホール４ｂを形成し、密着・バリアメタル膜
５ｂとＴｉ膜２２ｂを順次推積させる。
【００２２】次に、前述の図１（ａ）〜（ｅ）を参照し
て説明した手順にしたがって、図２（ｂ）に示すよう
に、ホトレジスト膜６ｂをマスクとしてＡｕ膜７ｄを形
成し、不要となったホトレジスト膜６ｂ、密着・バリア
メタルをそれぞれ除去することによって、図２（ｃ）に
示すように、第３層配線２０ｂを形成する。
て説明した手順にしたがって、図２（ｂ）に示すよう
に、ホトレジスト膜６ｂをマスクとしてＡｕ膜７ｄを形
成し、不要となったホトレジスト膜６ｂ、密着・バリア
メタルをそれぞれ除去することによって、図２（ｃ）に
示すように、第３層配線２０ｂを形成する。
【００２３】スルーホール４ａは密着・バリアメタル
膜、チタン膜および埋込みＡｕ膜によってほぼ完全じ充
填されるので、層間絶縁膜３ｂには、図５を参照して説
明した場合のように窪み１９は殆ど生じないが、むしろ
若干盛り上がるようにすることができ、メタル残り（図
５（ｃ）の２１）の生じる危険性は殆どない。
膜、チタン膜および埋込みＡｕ膜によってほぼ完全じ充
填されるので、層間絶縁膜３ｂには、図５を参照して説
明した場合のように窪み１９は殆ど生じないが、むしろ
若干盛り上がるようにすることができ、メタル残り（図
５（ｃ）の２１）の生じる危険性は殆どない。
【００２４】本実施例では、ホトレジスト膜を利用した
エッチバック法によりマスク部材を埋込んだが、ＳＯＧ
膜を利用することもできる。すなわち、例えばＣ2 Ｈ5
Ｓｉ（ＯＨ）2 などのシラノール化合物と溶剤とからな
る塗布液を回転塗布し、１００℃前後で溶剤を蒸発さ
せ、２５０〜３５０℃の窒素雰囲気中の熱処理によりガ
ラス化させる。次に、ＣＦ4 とＯ2 との混合ガスを使用
したＲＩＥでエッチバックを行いマスク部材とする。こ
の場合、Ｔｉ膜の酸化に陽極酸化を使用できるが、プラ
ズマ酸化を使用することもできる。
エッチバック法によりマスク部材を埋込んだが、ＳＯＧ
膜を利用することもできる。すなわち、例えばＣ2 Ｈ5
Ｓｉ（ＯＨ）2 などのシラノール化合物と溶剤とからな
る塗布液を回転塗布し、１００℃前後で溶剤を蒸発さ
せ、２５０〜３５０℃の窒素雰囲気中の熱処理によりガ
ラス化させる。次に、ＣＦ4 とＯ2 との混合ガスを使用
したＲＩＥでエッチバックを行いマスク部材とする。こ
の場合、Ｔｉ膜の酸化に陽極酸化を使用できるが、プラ
ズマ酸化を使用することもできる。
【００２５】第１の金属膜としてＴｉ膜を用いた場合に
ついて説明したが、そのほかモリブデン（Ｍｏ）膜やタ
ンタル（Ｔａ）膜を使用してもよい。Ｍｏ膜の場合、プ
ラズマ酸化により酸化モリブデン膜に容易に変換でき、
酸化モリブデン膜の除去は、塩素系ガスを使ったＲＩＥ
により達成できる。
ついて説明したが、そのほかモリブデン（Ｍｏ）膜やタ
ンタル（Ｔａ）膜を使用してもよい。Ｍｏ膜の場合、プ
ラズマ酸化により酸化モリブデン膜に容易に変換でき、
酸化モリブデン膜の除去は、塩素系ガスを使ったＲＩＥ
により達成できる。
【００２６】また、下方の導電領域として配線を例にあ
げたが、半導体基板の拡散層（ＦＥＴのソース・ドレイ
ン領域や、バイポーラ・トランジスタのコレクタ領域な
ど）でもよいことは改めて説明するまでもない。
げたが、半導体基板の拡散層（ＦＥＴのソース・ドレイ
ン領域や、バイポーラ・トランジスタのコレクタ領域な
ど）でもよいことは改めて説明するまでもない。
【００２７】
【発明の効果】以上説明したように本発明は、下方の導
電領域と上方の配線との間の絶縁膜に設けられたスルー
ホールなどの開口を介して接続することにおいて、開口
部から外部まで延在して密着・バリアメタル膜で覆い、
かつ開口部内部のみを金属で良好に充填でき、密着性が
よく開口上で表面の平滑な多層膜構造の配線が形成でき
るので半導体装置の信頼性の向上が可能となる効果があ
る。また、開口埋込みを自己整合的におこなうので、ホ
トリソグラフィー工程が不要になり、ホトレジストパタ
ーンのずれによる埋込み不良をなくすことができるので
半導体装置を安価に提供できる効果もある。
電領域と上方の配線との間の絶縁膜に設けられたスルー
ホールなどの開口を介して接続することにおいて、開口
部から外部まで延在して密着・バリアメタル膜で覆い、
かつ開口部内部のみを金属で良好に充填でき、密着性が
よく開口上で表面の平滑な多層膜構造の配線が形成でき
るので半導体装置の信頼性の向上が可能となる効果があ
る。また、開口埋込みを自己整合的におこなうので、ホ
トリソグラフィー工程が不要になり、ホトレジストパタ
ーンのずれによる埋込み不良をなくすことができるので
半導体装置を安価に提供できる効果もある。
【図１】本発明の一実施例の説明のため（ａ）〜（ｅ）
に分図して示す工程順断面図である。
に分図して示す工程順断面図である。
【図２】図１に続いて（ａ）〜（ｃ）に分図して示す工
程順断面図である。
程順断面図である。
【図３】一従来例の説明のため（ａ）〜（ｅ）に分図し
て示す工程順断面図である。
て示す工程順断面図である。
【図４】別の従来例の説明のため（ａ）〜（ｅ）に分図
して示す工程順断面図である。
して示す工程順断面図である。
【図５】従来技術の説明のため図３に続いて（ａ）〜
（ｃ）に分図して示す工程順断面図である。
（ｃ）に分図して示す工程順断面図である。
【図６】バンプ形成法の説明のため（ａ）〜（ｄ）に分
図して示す工程順断面図である。
図して示す工程順断面図である。
１ フィールド酸化膜 ２ 第１層配線 ３ａ，３ｂ 層間絶縁膜 ４ａ，４ｂ スルーホール ５ａ，５ｂ 密着・バリアメタル膜 ６ａ，６ｂ ホトレジスト膜 ７ａ，７ｂ，７ｃ，７ｄ 金膜 ８ａ，８ｂ 空洞 ９ａ，９ｂ，９ｃ 第２層配線 １０ 埋込み金属 １１ アルミニウムパッド １２ 保護絶縁膜 １３，１３ａ 開口 １４ Ｔｉ膜 １５ 酸化チタン膜 １６ ホトレジスト膜 １７ Ａｕめっき層 １８ Ａｕバンプ １９ 窪み ２０ａ，２０ｂ 第３層配線 ２１ メタル残り ２２ａ，２２ｂ Ｔｉ膜 ２３ 平坦化膜 ２４ 酸化チタン膜 ２５ 埋込みＡｕ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9169−4Ｍ ６０４ Ｂ
Claims (5)
- 【請求項１】 半導体基板上の所定の絶縁膜に開口を設
けて下方の導電領域の表面を露出させる工程と、前記絶
縁膜との密着性に優れた密着メタル膜およびバリアメタ
ル膜を順次に推積して密着・バリアメタル膜を形成し、
その酸化物が絶縁体である第１の金属膜を推積して前記
絶縁膜の表面、前記開口部の側面および前記導電領域の
露出表面を前記開口部を完全に埋込まない程度に被覆す
る工程と、エッチバック法を利用して前記開口部にマス
ク部材を埋込む工程と、前記マスク部材をマスクとする
酸化処理により前記第１の金属膜を酸化物に変換させる
工程と、前記マスク部材を除去した後めっきにより前記
開口部を金属で埋込む工程と、前記酸化物およびその直
下の第１の金属膜を除去して前記バリアメタル膜を露出
させたのち第２の金属膜を選択的に形成して上層配線を
形成する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項２】 第１の金属膜はチタン膜、モリブデン膜
またはタンタル膜であり、マスク部材はレジスト膜また
はＳＯＧ膜であり、酸化処理は陽極酸化法で行う請求項
１記載の半導体装置の製造方法。 - 【請求項３】 第１の金属膜はモリブデン膜、チタン膜
またはタンタル膜であり、マスク部材はＳＯＧ膜であ
り、酸化処理をプラズマ酸化法で行う請求項１記載の半
導体装置の製造方法。 - 【請求項４】 導電領域の少なくとも表面部は金でな
り、第２の金属膜は金膜である請求項１，２または３記
載の半導体装置の製造方法。 - 【請求項５】 めっきは無電解めっきである請求項１，
２，３または４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6235158A JPH0897214A (ja) | 1994-09-29 | 1994-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6235158A JPH0897214A (ja) | 1994-09-29 | 1994-09-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897214A true JPH0897214A (ja) | 1996-04-12 |
Family
ID=16981915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6235158A Pending JPH0897214A (ja) | 1994-09-29 | 1994-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897214A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278153B1 (en) | 1998-10-19 | 2001-08-21 | Nec Corporation | Thin film capacitor formed in via |
| US6305002B1 (en) | 1997-12-04 | 2001-10-16 | Nec Corporation | Semiconductor integrated circuit having thereon on-chip capacitors |
| US7049179B2 (en) | 2001-05-31 | 2006-05-23 | Fujitsu Quantum Devices Limited | Semiconductor device and manufacturing method thereof |
| JP2012500480A (ja) * | 2008-08-20 | 2012-01-05 | エーシーエム リサーチ （シャンハイ） インコーポレーテッド | バリア層除去方法及び装置 |
| KR20210087101A (ko) * | 2018-11-30 | 2021-07-09 | 어플라이드 머티어리얼스, 인코포레이티드 | 금속 층들을 패터닝하는 방법들 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH029151A (ja) * | 1988-06-28 | 1990-01-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0254927A (ja) * | 1988-08-19 | 1990-02-23 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH0555167A (ja) * | 1991-08-28 | 1993-03-05 | Nec Corp | 半導体装置の製造方法 |
-
1994
- 1994-09-29 JP JP6235158A patent/JPH0897214A/ja active Pending
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| US6430735B2 (en) | 1997-12-04 | 2002-08-06 | Nec Corporation | Semiconductor integrated circuit having thereon on-chip capacitors |
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| US8598039B2 (en) | 2008-08-20 | 2013-12-03 | Acm Research (Shanghai) Inc. | Barrier layer removal method and apparatus |
| KR20210087101A (ko) * | 2018-11-30 | 2021-07-09 | 어플라이드 머티어리얼스, 인코포레이티드 | 금속 층들을 패터닝하는 방법들 |
| JP2022509816A (ja) * | 2018-11-30 | 2022-01-24 | アプライド マテリアルズ インコーポレイテッド | 金属層をパターニングする方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970527 |