JPH0897232A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0897232A JPH0897232A JP23516194A JP23516194A JPH0897232A JP H0897232 A JPH0897232 A JP H0897232A JP 23516194 A JP23516194 A JP 23516194A JP 23516194 A JP23516194 A JP 23516194A JP H0897232 A JPH0897232 A JP H0897232A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- recess
- forming
- film
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 125000006850 spacer group Chemical group 0.000 claims abstract description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 9
- 230000001678 irradiating effect Effects 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 34
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 22
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 22
- 239000011261 inert gas Substances 0.000 abstract description 4
- 230000004888 barrier function Effects 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 abstract 1
- 239000010703 silicon Substances 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 12
- 239000010936 titanium Substances 0.000 description 11
- 238000001312 dry etching Methods 0.000 description 8
- 238000001039 wet etching Methods 0.000 description 7
- 239000000203 mixture Substances 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 3
- KRKNYBCHXYNGOX-UHFFFAOYSA-N citric acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O KRKNYBCHXYNGOX-UHFFFAOYSA-N 0.000 description 3
- 239000011259 mixed solution Substances 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052724 xenon Inorganic materials 0.000 description 2
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】リセス幅を広げたショットキ障壁ゲート型ＦＥ
Ｔを形成し、ゲート耐圧を向上させ、且つ、ゲート・ド
レイン間容量の低減により高周波特性を向上させる。 【構成】ｎ型ＧａＡｓ層３の上に形成した酸化シリコン
膜４に設けた開口部に露出したｎ型ＧａＡｓ層３の面に
不活性ガスでプラズマ照射しダメージ層６を形成した
後、開口部の側壁に側壁スペーサを形成し酸化シリコン
膜および側壁スペーサをマスクとしてダメージ層６をｎ
型ＧａＡｓ層３を等方性エッチングし浅いリセス深さで
ありながらリセス幅の広いリセス８を形成する。
Ｔを形成し、ゲート耐圧を向上させ、且つ、ゲート・ド
レイン間容量の低減により高周波特性を向上させる。 【構成】ｎ型ＧａＡｓ層３の上に形成した酸化シリコン
膜４に設けた開口部に露出したｎ型ＧａＡｓ層３の面に
不活性ガスでプラズマ照射しダメージ層６を形成した
後、開口部の側壁に側壁スペーサを形成し酸化シリコン
膜および側壁スペーサをマスクとしてダメージ層６をｎ
型ＧａＡｓ層３を等方性エッチングし浅いリセス深さで
ありながらリセス幅の広いリセス８を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にショットキ障壁ゲート型電界効果トランジ
スタの製造方法に関する。
に関し、特にショットキ障壁ゲート型電界効果トランジ
スタの製造方法に関する。
【０００２】
【従来の技術】マイクロ波及びミリ波帯での増幅素子と
してよく用いられている化合物半導体装置は、高出力特
性を向上させるために高ゲート耐圧が実現できるリセス
構造を用いており、その高周波特性を向上させるために
ゲート長を短縮し且つゲート電極の断面積を大きくした
Ｔ字形のゲート電極が用いられている。
してよく用いられている化合物半導体装置は、高出力特
性を向上させるために高ゲート耐圧が実現できるリセス
構造を用いており、その高周波特性を向上させるために
ゲート長を短縮し且つゲート電極の断面積を大きくした
Ｔ字形のゲート電極が用いられている。
【０００３】図４（ａ）〜（ｄ）は従来の半導体装置の
製造方法を説明するための工程順に示した半導体チップ
の模式的断面図である。
製造方法を説明するための工程順に示した半導体チップ
の模式的断面図である。
【０００４】まず、図４（ａ）に示すように、半絶縁性
ＧａＡｓ基板１の上にノンドープＧａＡｓ層２およびｎ
型ＧａＡｓ層３を順次積層して形成した動作層の上にＬ
ＰＣＶＤ（減圧ＣＶＤ）法により厚さ３００ｎｍの酸化
シリコン膜４を形成して選択的に異方性ドライエッチン
グしてゲート開口部１５を形成する。
ＧａＡｓ基板１の上にノンドープＧａＡｓ層２およびｎ
型ＧａＡｓ層３を順次積層して形成した動作層の上にＬ
ＰＣＶＤ（減圧ＣＶＤ）法により厚さ３００ｎｍの酸化
シリコン膜４を形成して選択的に異方性ドライエッチン
グしてゲート開口部１５を形成する。
【０００５】次に、図４（ｂ）に示すように、酸化シリ
コン膜４をマスクしてゲート開口部１５のｎ型ＧａＡｓ
層３の表面を硫酸（Ｈ2 ＳＯ4 ）＋過酸化水素水（Ｈ2
Ｏ2）＋水（Ｈ2 Ｏ）の混合液や燐酸（Ｈ3 ＰＯ4 ）＋
過酸化水素水（Ｈ2 Ｏ2 ）＋水（Ｈ2 Ｏ）の混合液を用
いたウェットエッチングや塩素（Ｃ１2 ）を含むガスを
用いた等方的ドライエッチングを用いてリセス８を形成
する。ここで、リセス８の幅を広げると、ゲート耐圧が
向上し、ゲートドレイン間容量を低減できるが、等方性
エッチングの場合、垂直方向のエッチングレートに対し
水平方向のエッチングレートが同等かまたはやや遅いた
め、リセス深さＤr のリセスを形成した場合、ゲート開
口部の端より両側に生じるサイドエッチングの幅も高々
Ｄr となる。ゲート開口部１４の寸法をＬg とすると、
リセス幅Ｌr は最大Ｌg ＋２×Ｄr となる。
コン膜４をマスクしてゲート開口部１５のｎ型ＧａＡｓ
層３の表面を硫酸（Ｈ2 ＳＯ4 ）＋過酸化水素水（Ｈ2
Ｏ2）＋水（Ｈ2 Ｏ）の混合液や燐酸（Ｈ3 ＰＯ4 ）＋
過酸化水素水（Ｈ2 Ｏ2 ）＋水（Ｈ2 Ｏ）の混合液を用
いたウェットエッチングや塩素（Ｃ１2 ）を含むガスを
用いた等方的ドライエッチングを用いてリセス８を形成
する。ここで、リセス８の幅を広げると、ゲート耐圧が
向上し、ゲートドレイン間容量を低減できるが、等方性
エッチングの場合、垂直方向のエッチングレートに対し
水平方向のエッチングレートが同等かまたはやや遅いた
め、リセス深さＤr のリセスを形成した場合、ゲート開
口部の端より両側に生じるサイドエッチングの幅も高々
Ｄr となる。ゲート開口部１４の寸法をＬg とすると、
リセス幅Ｌr は最大Ｌg ＋２×Ｄr となる。
【０００６】次に、図４（ｃ）に示すように、酸化シリ
コン膜４上に塗布したフォトレジスト膜９をパターニン
グして逆テーパー形状の開口部を形成した後、ゲート電
極用金属として、例えばアルミニウムとチタンの積層膜
（以下Ａ１／Ｔｉ膜と記す）１０を蒸着する。
コン膜４上に塗布したフォトレジスト膜９をパターニン
グして逆テーパー形状の開口部を形成した後、ゲート電
極用金属として、例えばアルミニウムとチタンの積層膜
（以下Ａ１／Ｔｉ膜と記す）１０を蒸着する。
【０００７】次に、図４（ｄ）に示すように、リフトオ
フ法によりフォトレジスト膜９およびフォトレジスト膜
９上のＡｌ／Ｔｉ膜１０を除去してＴ字形のゲート電極
１１を形成し、ソース電極及びドレイン電極形成領域の
酸化シリコン膜４を除去し、蒸着法またはスパッタ法に
てソース電極１２およびドレイン電極１３を選択的に形
成し、半導体装置を構成する。
フ法によりフォトレジスト膜９およびフォトレジスト膜
９上のＡｌ／Ｔｉ膜１０を除去してＴ字形のゲート電極
１１を形成し、ソース電極及びドレイン電極形成領域の
酸化シリコン膜４を除去し、蒸着法またはスパッタ法に
てソース電極１２およびドレイン電極１３を選択的に形
成し、半導体装置を構成する。
【０００８】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法では、ゲート耐圧の向上およびゲート・ドレ
イン間容量の低減をはかるために、リセス幅Ｌr を広げ
ようとしても、深さＤrのリセスを形成する場合、リセ
ス幅Ｌr はゲート開口部の寸法Ｌg よりも最大２×Ｄr
長くなりＬg ＋２×Ｄr となるが、それ以上にリセス幅
Ｌr を広げることは困難であった。
の製造方法では、ゲート耐圧の向上およびゲート・ドレ
イン間容量の低減をはかるために、リセス幅Ｌr を広げ
ようとしても、深さＤrのリセスを形成する場合、リセ
ス幅Ｌr はゲート開口部の寸法Ｌg よりも最大２×Ｄr
長くなりＬg ＋２×Ｄr となるが、それ以上にリセス幅
Ｌr を広げることは困難であった。
【０００９】リセス幅Ｌr を長くするためにリセス形成
のエッチング時間を長くすると、結果的に活性層が深く
エッチングされる。この場合、ｎ型ＧａＡｓ層のキャリ
ア量が減少するため、化合物半導体装置のソース・ドレ
イン間に流れる電流が減少し、出力が低下するという問
題がある。つまり、従来の方法では、リセス幅Ｌr はゲ
ート開口寸法Ｌg 及びリセス深さＤr により決定され、
リセス幅Ｌr を自由に大きくすることは困難であった。
のエッチング時間を長くすると、結果的に活性層が深く
エッチングされる。この場合、ｎ型ＧａＡｓ層のキャリ
ア量が減少するため、化合物半導体装置のソース・ドレ
イン間に流れる電流が減少し、出力が低下するという問
題がある。つまり、従来の方法では、リセス幅Ｌr はゲ
ート開口寸法Ｌg 及びリセス深さＤr により決定され、
リセス幅Ｌr を自由に大きくすることは困難であった。
【００１０】本発明の目的は、リセス深さを増やすこと
なくリセス幅を拡大してゲート耐圧および高周波特性の
向上を可能にした半導体装置の製造方法を提供すること
にある。
なくリセス幅を拡大してゲート耐圧および高周波特性の
向上を可能にした半導体装置の製造方法を提供すること
にある。
【００１１】
【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は、半導体基板上に形成した動作層の上に
第１の絶縁膜を形成し前記第１の絶縁膜に選択的に開口
部を形成して前記動作層の表面を露出させる工程と、露
出した前記動作層の表面をプラズマ照射してダメージ層
を形成する工程と、前記ダメージ層を含む表面に第２の
絶縁膜を堆積してエッチバックし前記開口部の前記第１
の絶縁膜の側壁に側壁スペーサを形成する工程と、前記
第１の絶縁膜および前記側壁スペーサをマスクとして前
記ダメージ層を含む前記動作層の表面を等方性エッチン
グしてリセスを形成する工程と、前記側壁スペーサをマ
スクとして前記開口部の前記リセスにゲート電極を形成
する工程とを含んで構成される。
置の製造方法は、半導体基板上に形成した動作層の上に
第１の絶縁膜を形成し前記第１の絶縁膜に選択的に開口
部を形成して前記動作層の表面を露出させる工程と、露
出した前記動作層の表面をプラズマ照射してダメージ層
を形成する工程と、前記ダメージ層を含む表面に第２の
絶縁膜を堆積してエッチバックし前記開口部の前記第１
の絶縁膜の側壁に側壁スペーサを形成する工程と、前記
第１の絶縁膜および前記側壁スペーサをマスクとして前
記ダメージ層を含む前記動作層の表面を等方性エッチン
グしてリセスを形成する工程と、前記側壁スペーサをマ
スクとして前記開口部の前記リセスにゲート電極を形成
する工程とを含んで構成される。
【００１２】本発明の第２の半導体装置の製造方法は、
半導体基板上に形成した動作層の上に塗布してパターニ
ングしたフォトレジスト膜をマスクとして前記動作層の
表面をプラズマ照射しダメージ層を形成する工程と、前
記フォトレジスト膜を除去した後前記ダメージ層を含む
表面に絶縁膜を形成してパターニングしゲート電極形成
用の開口部を形成して前記ダメージ層の表面を露出させ
る工程と、前記絶縁膜をマスクとして前記ダメージ層を
含む前記動作層の表面を等方性エッチングしてリセスを
形成する工程と、前記絶縁膜をマスクとして前記開口部
の前記リセスにゲート電極を形成する工程とを含んで構
成される。
半導体基板上に形成した動作層の上に塗布してパターニ
ングしたフォトレジスト膜をマスクとして前記動作層の
表面をプラズマ照射しダメージ層を形成する工程と、前
記フォトレジスト膜を除去した後前記ダメージ層を含む
表面に絶縁膜を形成してパターニングしゲート電極形成
用の開口部を形成して前記ダメージ層の表面を露出させ
る工程と、前記絶縁膜をマスクとして前記ダメージ層を
含む前記動作層の表面を等方性エッチングしてリセスを
形成する工程と、前記絶縁膜をマスクとして前記開口部
の前記リセスにゲート電極を形成する工程とを含んで構
成される。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１４】図１（ａ）〜（ｅ）は本発明の第１の実施
例を説明するための工程順に示した半導体チップの模式
的断面図である。
例を説明するための工程順に示した半導体チップの模式
的断面図である。
【００１５】まず、図１（ａ）に示すように、半絶縁性
ＧａＡｓ基板１上に、厚さ５００ｎｍのノンドープのＧ
ａＡｓ層２およびＳｉを２×１０17ｃｍ-3程度ドープし
た厚さ２５０ｎｍ程度のｎ型ＧａＡｓ層３を形成した
後、ｎ型ＧａＡｓ層３の上にＬＰＣＶＤ法により、厚さ
３００ｎｍの酸化シリコン（ＳｉＯ2 ）膜４を成膜す
る。次に、酸化シリコン膜４の上に塗布して、リソグラ
フィー技術によりパターニングし、リセス幅Ｌr （１μ
ｍ）と同等の開口部を有するフォトレジスト膜（図示せ
ず）をマスクとして、ＣＨＦ3 ，ＣＦ4 またはＳＦ6 ガ
スなどを用いて酸化シリコン膜４をドライエッチングし
てｎ型ＧａＡｓ層３の表面を露出する開口部を形成す
る。次に、露出したｎ型ＧａＡｓ層３の表面にアルゴン
（Ａｒ）またはキセノン（Ｘｅ）などの不活性ガス５や
窒素（Ｎ2 ）ガスによりプラズマを照射して、開口部の
ｎ型ＧａＡｓ層３の表面から約８０ｎｍの深さまでダメ
ージ層６を形成し、フォトレジスト膜を除去する。
ＧａＡｓ基板１上に、厚さ５００ｎｍのノンドープのＧ
ａＡｓ層２およびＳｉを２×１０17ｃｍ-3程度ドープし
た厚さ２５０ｎｍ程度のｎ型ＧａＡｓ層３を形成した
後、ｎ型ＧａＡｓ層３の上にＬＰＣＶＤ法により、厚さ
３００ｎｍの酸化シリコン（ＳｉＯ2 ）膜４を成膜す
る。次に、酸化シリコン膜４の上に塗布して、リソグラ
フィー技術によりパターニングし、リセス幅Ｌr （１μ
ｍ）と同等の開口部を有するフォトレジスト膜（図示せ
ず）をマスクとして、ＣＨＦ3 ，ＣＦ4 またはＳＦ6 ガ
スなどを用いて酸化シリコン膜４をドライエッチングし
てｎ型ＧａＡｓ層３の表面を露出する開口部を形成す
る。次に、露出したｎ型ＧａＡｓ層３の表面にアルゴン
（Ａｒ）またはキセノン（Ｘｅ）などの不活性ガス５や
窒素（Ｎ2 ）ガスによりプラズマを照射して、開口部の
ｎ型ＧａＡｓ層３の表面から約８０ｎｍの深さまでダメ
ージ層６を形成し、フォトレジスト膜を除去する。
【００１６】ここで、酸化シリコン膜４のドライエッチ
ング及びダメージ層６を形成するプラズマ照射は同一装
置で行うことができ、装置は反応性イオンエッチング装
置（ＲＩＥ）、マグネトロン反応性イオンエッチング装
置（ＭＩＥ）、電子サイクロトロン共鳴プラズマ装置
（ＥＣＲ）などのドライエッチング装置が使用できる。
また、ダメージ層６の深さはリセス深さＤr よりも浅く
する必要がある。
ング及びダメージ層６を形成するプラズマ照射は同一装
置で行うことができ、装置は反応性イオンエッチング装
置（ＲＩＥ）、マグネトロン反応性イオンエッチング装
置（ＭＩＥ）、電子サイクロトロン共鳴プラズマ装置
（ＥＣＲ）などのドライエッチング装置が使用できる。
また、ダメージ層６の深さはリセス深さＤr よりも浅く
する必要がある。
【００１７】次に、図１（ｂ）に示すように、ダメージ
層６を形成した開口部のｎ型ＧａＡｓ層３を含む表面
に、ＬＰＣＶＤ法により厚さ５００ｎｍの酸化シリコン
膜７を成膜する。
層６を形成した開口部のｎ型ＧａＡｓ層３を含む表面
に、ＬＰＣＶＤ法により厚さ５００ｎｍの酸化シリコン
膜７を成膜する。
【００１８】次に、図１（ｃ）に示すように、ＣＨ
Ｆ3 ，ＣＦ4 ガスやＳＦ6 ガスを用いて酸化シリコン膜
７を異方性ドライエッチング（エッチバック）し、酸化
シリコン膜４の側面に酸化シリコン膜７を残して側壁ス
ペーサ７ａを形成し、ダメージ層６を有するｎ型ＧａＡ
ｓ層３の表面を露出させる幅０．３μｍのゲート開口部
を形成する。次に、酸化シリコン膜４および側壁スペー
サ７ａをマスクとしてＨ2ＳＯ4 ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏの
混合液やＨ3 ＰＯ4 ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏの混合液を用い
たウェットエッチングにより、ｎ型ＧａＡｓ層３を等方
性エッチングし、深さ０．１μｍ、幅１．０μｍのリセ
ス８を形成する。このとき、ダメージ層６はアモルファ
ス状態になっていて、ダメージのないＧａＡｓ層よりも
エッチングレートが速いため、サイドエッチングが水平
方向に容易に進行する。また、ダメージ層６の深さはリ
セス深さＤr よりも浅いため、ｎ型ＧａＡｓ層３にはダ
メージ層は残存しない。なお、リセス形成には、ウェッ
トエッチングだけでなく、Ｃ１2 を含む混合ガスを用い
たドライエッチングでも可能であるが、この場合には比
較的高圧力の条件（数百ｍＴｏｒｒ）にして等方性エッ
チングを可能にする必要がある。
Ｆ3 ，ＣＦ4 ガスやＳＦ6 ガスを用いて酸化シリコン膜
７を異方性ドライエッチング（エッチバック）し、酸化
シリコン膜４の側面に酸化シリコン膜７を残して側壁ス
ペーサ７ａを形成し、ダメージ層６を有するｎ型ＧａＡ
ｓ層３の表面を露出させる幅０．３μｍのゲート開口部
を形成する。次に、酸化シリコン膜４および側壁スペー
サ７ａをマスクとしてＨ2ＳＯ4 ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏの
混合液やＨ3 ＰＯ4 ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏの混合液を用い
たウェットエッチングにより、ｎ型ＧａＡｓ層３を等方
性エッチングし、深さ０．１μｍ、幅１．０μｍのリセ
ス８を形成する。このとき、ダメージ層６はアモルファ
ス状態になっていて、ダメージのないＧａＡｓ層よりも
エッチングレートが速いため、サイドエッチングが水平
方向に容易に進行する。また、ダメージ層６の深さはリ
セス深さＤr よりも浅いため、ｎ型ＧａＡｓ層３にはダ
メージ層は残存しない。なお、リセス形成には、ウェッ
トエッチングだけでなく、Ｃ１2 を含む混合ガスを用い
たドライエッチングでも可能であるが、この場合には比
較的高圧力の条件（数百ｍＴｏｒｒ）にして等方性エッ
チングを可能にする必要がある。
【００１９】次に、図１（ｄ）に示すように、酸化シリ
コン膜４の上にフォトレジスト膜９を塗布してパターニ
ングし、ゲート開口寸法Ｌg よりも大きい寸法で、しか
も逆テーパ形状の開口部を形成する。次に、ゲート電極
用金属膜として厚さ５００ｎｍのＡｌ膜と厚さ５０ｎｍ
のＴｉ膜を積層したＡｌ／Ｔｉ膜１０を蒸着する。
コン膜４の上にフォトレジスト膜９を塗布してパターニ
ングし、ゲート開口寸法Ｌg よりも大きい寸法で、しか
も逆テーパ形状の開口部を形成する。次に、ゲート電極
用金属膜として厚さ５００ｎｍのＡｌ膜と厚さ５０ｎｍ
のＴｉ膜を積層したＡｌ／Ｔｉ膜１０を蒸着する。
【００２０】次に、図１（ｅ）に示すように、リフトオ
フ法によりフォトレジスト膜９およびフォトレジスト膜
９上のＡｌ／Ｔｉ膜１０を除去してゲート電極１１を形
成し、ソース電極及びドレイン電極形成領域の酸化シリ
コン膜４を選択的に除去して露出させたｎ型ＧａＡｓ層
３の表面に蒸着法またはスパッタ法によりソース電極１
２およびドレイン電極１３を形成し、ショットキ障壁ゲ
ート型ＦＥＴを構成する。
フ法によりフォトレジスト膜９およびフォトレジスト膜
９上のＡｌ／Ｔｉ膜１０を除去してゲート電極１１を形
成し、ソース電極及びドレイン電極形成領域の酸化シリ
コン膜４を選択的に除去して露出させたｎ型ＧａＡｓ層
３の表面に蒸着法またはスパッタ法によりソース電極１
２およびドレイン電極１３を形成し、ショットキ障壁ゲ
ート型ＦＥＴを構成する。
【００２１】また、上記の方法ではリフトオフによりゲ
ート電極を形成したが、図１（ｃ）までの工程でリセス
８を形成した後、図２（ａ）に示すように、ゲート開口
部を含む表面にＡｌ／Ｔｉ膜１０を堆積し、次に、図２
（ｂ）に示すように、ＡｒイオンミリングまたはＣ１2
を有する混合ガスを用いたＲＩＥエッチングにより、Ａ
ｌ／Ｔｉ膜１０をパターニングしてゲート電極１１を形
成してもよい。
ート電極を形成したが、図１（ｃ）までの工程でリセス
８を形成した後、図２（ａ）に示すように、ゲート開口
部を含む表面にＡｌ／Ｔｉ膜１０を堆積し、次に、図２
（ｂ）に示すように、ＡｒイオンミリングまたはＣ１2
を有する混合ガスを用いたＲＩＥエッチングにより、Ａ
ｌ／Ｔｉ膜１０をパターニングしてゲート電極１１を形
成してもよい。
【００２２】また、ＧａＡｓ基板上にＧａＡｓ層を形成
した場合について説明したが、ＧａＡｓ基板上に砒化ア
ルミニウムガリウム（Ａ１ＧａＡｓ）／ＧａＡｓまたは
Ａ１ＧａＡｓ／砒化インジウムガリウム（ＩｎＧａＡ
ｓ）／ＧａＡｓなどを成長して２次元電子ガス層を形成
した場合にも適用できる。この場合には、上述したＨ2
ＳＯ4 ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏの混合液やＨ3 ＰＯ4 ＋Ｈ2
Ｏ2 ＋Ｈ2 Ｏの混合液を用いたウェットエッチング、ま
たは、Ｃ１2 を含む混合ガスを用いたドライエッチング
以外に、クエン酸＋過酸化水素（Ｈ2 Ｏ2 ）＋水（Ｈ2
Ｏ）の混合液を用いた選択ウェットエッチング、また
は、塩素とフッ素を有する混合ガスを用いた選択ドライ
エッチングを用いて、Ａ１ＧａＡｓ層やＩｎＧａＡｓ層
に対してＧａＡｓ層を選択的にエッチングしてリセスを
形成することもできる。
した場合について説明したが、ＧａＡｓ基板上に砒化ア
ルミニウムガリウム（Ａ１ＧａＡｓ）／ＧａＡｓまたは
Ａ１ＧａＡｓ／砒化インジウムガリウム（ＩｎＧａＡ
ｓ）／ＧａＡｓなどを成長して２次元電子ガス層を形成
した場合にも適用できる。この場合には、上述したＨ2
ＳＯ4 ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏの混合液やＨ3 ＰＯ4 ＋Ｈ2
Ｏ2 ＋Ｈ2 Ｏの混合液を用いたウェットエッチング、ま
たは、Ｃ１2 を含む混合ガスを用いたドライエッチング
以外に、クエン酸＋過酸化水素（Ｈ2 Ｏ2 ）＋水（Ｈ2
Ｏ）の混合液を用いた選択ウェットエッチング、また
は、塩素とフッ素を有する混合ガスを用いた選択ドライ
エッチングを用いて、Ａ１ＧａＡｓ層やＩｎＧａＡｓ層
に対してＧａＡｓ層を選択的にエッチングしてリセスを
形成することもできる。
【００２３】図３（ａ）〜（ｅ）は本発明の第２の実施
例を説明するための工程順に示した半導体チップの断面
図である。
例を説明するための工程順に示した半導体チップの断面
図である。
【００２４】まず、図３（ａ）に示すように、ＧａＡｓ
基板１の上にノンドープＧａＡｓ層２およびｎ型ＧａＡ
ｓ層３を順次積層して形成し、ｎ型ＧａＡｓ層３の上に
フォトレジスト膜９を塗布してパターニングし、リセス
幅Ｌr （１μｍ）と同等の寸法の開口部を形成する。次
に、フォトレジスト膜９をマスクとしてアルゴン（Ａ
ｒ）またはキセノン（Ｘｅ）などの不活性ガス５や窒素
（Ｎ2 ）ガスにてプラズマ照射して、ｎ型ＧａＡｓ層３
の表面から約８０ｎｍの深さまでダメージ層６を形成す
る。
基板１の上にノンドープＧａＡｓ層２およびｎ型ＧａＡ
ｓ層３を順次積層して形成し、ｎ型ＧａＡｓ層３の上に
フォトレジスト膜９を塗布してパターニングし、リセス
幅Ｌr （１μｍ）と同等の寸法の開口部を形成する。次
に、フォトレジスト膜９をマスクとしてアルゴン（Ａ
ｒ）またはキセノン（Ｘｅ）などの不活性ガス５や窒素
（Ｎ2 ）ガスにてプラズマ照射して、ｎ型ＧａＡｓ層３
の表面から約８０ｎｍの深さまでダメージ層６を形成す
る。
【００２５】次に、図３（ｂ）に示すように、フォトレ
ジスト膜１４を除去した後、ダメージ層６を有するｎ型
ＧａＡｓ層３の上にＬＰＣＶＤ法により厚さ３００ｎｍ
の酸化シリコン膜４を成膜し、ＣＨＦ3 ，ＣＦ4 ガスや
ＳＦ6 ガスを用いて酸化シリコン膜を選択的にドライエ
ッチングし、ゲート開口部１５を形成する。
ジスト膜１４を除去した後、ダメージ層６を有するｎ型
ＧａＡｓ層３の上にＬＰＣＶＤ法により厚さ３００ｎｍ
の酸化シリコン膜４を成膜し、ＣＨＦ3 ，ＣＦ4 ガスや
ＳＦ6 ガスを用いて酸化シリコン膜を選択的にドライエ
ッチングし、ゲート開口部１５を形成する。
【００２６】次に、図３（ｃ）に示すように、酸化シリ
コン膜４をマスクとしてＨ2 ＳＯ4＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ
の混合液やＨ3 ＰＯ4 ＋Ｈ2 Ｏ＋Ｈ2 Ｏの混合液を用い
たウェットエッチングによりｎ型ＧａＡｓ層３の表面を
等方性エッチングし、深さ１００ｎｍ、幅１．０μｍの
リセス８を形成する。ここでリセス形成には、第１の実
施例と同様、ウェットエッチングの代りにドライエッチ
ングを用いても構わない。
コン膜４をマスクとしてＨ2 ＳＯ4＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ
の混合液やＨ3 ＰＯ4 ＋Ｈ2 Ｏ＋Ｈ2 Ｏの混合液を用い
たウェットエッチングによりｎ型ＧａＡｓ層３の表面を
等方性エッチングし、深さ１００ｎｍ、幅１．０μｍの
リセス８を形成する。ここでリセス形成には、第１の実
施例と同様、ウェットエッチングの代りにドライエッチ
ングを用いても構わない。
【００２７】次に、図３（ｄ）に示すように、第１の実
施例と同様に酸化シリコン膜４の上に逆テーパ形状の開
口部を有するフォトレジスト膜９を形成し、Ａｌ／Ｔｉ
膜１０を堆積してリセス８にＴ字形のゲート電極１１を
形成する。
施例と同様に酸化シリコン膜４の上に逆テーパ形状の開
口部を有するフォトレジスト膜９を形成し、Ａｌ／Ｔｉ
膜１０を堆積してリセス８にＴ字形のゲート電極１１を
形成する。
【００２８】次に、図３（ｅ）に示すように、リフトオ
フ法によりフォトレジスト膜９およびＡｌ／Ｔｉ膜１０
を除去し、酸化シリコン膜４に形成した開口部にソース
電極１２およびドレイン電極１３をそれぞれ形成し半導
体装置を構成する。
フ法によりフォトレジスト膜９およびＡｌ／Ｔｉ膜１０
を除去し、酸化シリコン膜４に形成した開口部にソース
電極１２およびドレイン電極１３をそれぞれ形成し半導
体装置を構成する。
【００２９】この第２の実施例では、側壁スペーサを形
成する工程が省略でき、工程が簡略化できる利点があ
る。
成する工程が省略でき、工程が簡略化できる利点があ
る。
【００３０】
【発明の効果】以上説明したように本発明は、動作層の
表面を選択的にプラズマ照射してダメージ層を形成し、
このダメージ層を含む表面に設けた絶縁膜にゲート開口
部を設け、このゲート開口部に露出したダメージ層を等
方性エッチングしてリセスを形成することにより、リセ
ス深さよりもサイドエッチの幅を大きくすることがで
き、リセス深さを深くすることなくリセス幅Ｌr がＬg
（ゲート開口寸法）＋２Ｄr （リセス深さ）よりも広い
ワイドリセスを形成でき、ゲート耐圧を大幅に向上でき
るという効果を有する。ちなみに、従来例のＬg ＝０．
３μｍ，Ｌr ＝０．５μｍ，Ｄr ＝０．１μｍのＦＥＴ
に対して本発明のＬg ＝０．３μｍ，Ｌr ＝１．０μ
ｍ，Ｄr ＝０．１μｍのＦＥＴでは耐圧が５Ｖ向上でき
た。
表面を選択的にプラズマ照射してダメージ層を形成し、
このダメージ層を含む表面に設けた絶縁膜にゲート開口
部を設け、このゲート開口部に露出したダメージ層を等
方性エッチングしてリセスを形成することにより、リセ
ス深さよりもサイドエッチの幅を大きくすることがで
き、リセス深さを深くすることなくリセス幅Ｌr がＬg
（ゲート開口寸法）＋２Ｄr （リセス深さ）よりも広い
ワイドリセスを形成でき、ゲート耐圧を大幅に向上でき
るという効果を有する。ちなみに、従来例のＬg ＝０．
３μｍ，Ｌr ＝０．５μｍ，Ｄr ＝０．１μｍのＦＥＴ
に対して本発明のＬg ＝０．３μｍ，Ｌr ＝１．０μ
ｍ，Ｄr ＝０．１μｍのＦＥＴでは耐圧が５Ｖ向上でき
た。
【００３１】また、リセス深さが浅い割にリセス幅が大
きいワイドリセスを形成した場合、ゲート・ドレイン間
の容量が低下するので、ＦＥＴの最大有効電力利得が向
上し、高周波特性が向上する。上記の例で示したサイズ
では従来例よりもゲート・ソース間容量Ｃgdは半分にな
り、最大有効電力利得は約２ｄＢ向上できた。
きいワイドリセスを形成した場合、ゲート・ドレイン間
の容量が低下するので、ＦＥＴの最大有効電力利得が向
上し、高周波特性が向上する。上記の例で示したサイズ
では従来例よりもゲート・ソース間容量Ｃgdは半分にな
り、最大有効電力利得は約２ｄＢ向上できた。
【図１】本発明の第１の実施例を説明するための工程順
に示した半導体チップの模式的断面図。
に示した半導体チップの模式的断面図。
【図２】本発明の第１の実施例の一部を変更した例を説
明するための工程順に示した半導体チップの模式的断面
図。
明するための工程順に示した半導体チップの模式的断面
図。
【図３】本発明の第２の実施例を説明するための工程順
に示した半導体チップの模式的断面図。
に示した半導体チップの模式的断面図。
【図４】従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの模式的断面図。
工程順に示した半導体チップの模式的断面図。
１ ＧａＡｓ基板 ２ ノンドープＧａＡｓ層 ３ ｎ型ＧａＡｓ層 ４，７ 酸化シリコン膜 ５ 不活性ガス ６ ダメージ層 ７ａ 側壁スペーサ ８ リセス ９，１４ フォトレジスト膜 １０ Ａｌ／Ｔｉ膜 １１ ゲート電極 １２ ソース電極 １３ ドレイン電極 １５ ゲート開口部
Claims (2)
- 【請求項１】 半導体基板上に形成した動作層の上に第
１の絶縁膜を形成し前記第１の絶縁膜に選択的に開口部
を形成して前記動作層の表面を露出させる工程と、露出
した前記動作層の表面をプラズマ照射してダメージ層を
形成する工程と、前記ダメージ層を含む表面に第２の絶
縁膜を堆積してエッチバックし前記開口部の前記第１の
絶縁膜の側壁に側壁スペーサを形成する工程と、前記第
１の絶縁膜および前記側壁スペーサをマスクとして前記
ダメージ層を含む前記動作層の表面を等方性エッチング
してリセスを形成する工程と、前記側壁スペーサをマス
クとして前記開口部の前記リセスにゲート電極を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 半導体基板上に形成した動作層の上に塗
布してパターニングしたフォトレジスト膜をマスクとし
て前記動作層の表面をプラズマ照射しダメージ層を形成
する工程と、前記フォトレジスト膜を除去した後前記ダ
メージ層を含む表面に絶縁膜を形成してパターニングし
ゲート電極形成用の開口部を形成して前記ダメージ層の
表面を露出させる工程と、前記絶縁膜をマスクとして前
記ダメージ層を含む前記動作層の表面を等方性エッチン
グしてリセスを形成する工程と、前記絶縁膜をマスクと
して前記開口部の前記リセスにゲート電極を形成する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6235161A JP2655488B2 (ja) | 1994-09-29 | 1994-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6235161A JP2655488B2 (ja) | 1994-09-29 | 1994-09-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897232A true JPH0897232A (ja) | 1996-04-12 |
| JP2655488B2 JP2655488B2 (ja) | 1997-09-17 |
Family
ID=16981962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6235161A Expired - Lifetime JP2655488B2 (ja) | 1994-09-29 | 1994-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2655488B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5886373A (en) * | 1997-01-27 | 1999-03-23 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204175A (en) * | 1981-06-11 | 1982-12-14 | Nec Corp | Manufacture of semiconductor device |
| JPS59119765A (ja) * | 1982-12-27 | 1984-07-11 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
| JPS59205765A (ja) * | 1983-05-09 | 1984-11-21 | Nec Corp | 半導体装置の製造方法 |
| JPH047846A (ja) * | 1990-04-25 | 1992-01-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH05190578A (ja) * | 1992-01-09 | 1993-07-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH06163596A (ja) * | 1992-11-26 | 1994-06-10 | Yokogawa Electric Corp | 半導体基板の導電層形成方法 |
-
1994
- 1994-09-29 JP JP6235161A patent/JP2655488B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204175A (en) * | 1981-06-11 | 1982-12-14 | Nec Corp | Manufacture of semiconductor device |
| JPS59119765A (ja) * | 1982-12-27 | 1984-07-11 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
| JPS59205765A (ja) * | 1983-05-09 | 1984-11-21 | Nec Corp | 半導体装置の製造方法 |
| JPH047846A (ja) * | 1990-04-25 | 1992-01-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH05190578A (ja) * | 1992-01-09 | 1993-07-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH06163596A (ja) * | 1992-11-26 | 1994-06-10 | Yokogawa Electric Corp | 半導体基板の導電層形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5886373A (en) * | 1997-01-27 | 1999-03-23 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2655488B2 (ja) | 1997-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04223342A (ja) | 半導体装置のゲート電極とその製造方法 | |
| US6291310B1 (en) | Method of increasing trench density for semiconductor | |
| JP4874461B2 (ja) | シュードモルフィック高電子移動度トランジスター | |
| US7419862B2 (en) | Method of fabricating pseudomorphic high electron mobility transistor | |
| JPH10107213A (ja) | 半導体装置及びその製造方法 | |
| JPH10209178A (ja) | 電界効果型トランジスタ，およびその製造方法 | |
| EP0892441B1 (en) | Method for manufacturing a field effect transistor with recessed gate | |
| JP2655488B2 (ja) | 半導体装置の製造方法 | |
| JPH11135522A (ja) | 化合物半導体装置の製造方法 | |
| JP3109590B2 (ja) | 半導体装置の製造方法 | |
| JP2002110702A (ja) | 化合物半導体装置の製造方法 | |
| JP2000223504A (ja) | 電界効果型半導体装置およびその製造方法 | |
| JPH03184334A (ja) | 多段リセスゲートｆｅｔの製造方法 | |
| JP2001053083A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP2674495B2 (ja) | 半導体装置 | |
| JP3225902B2 (ja) | 半導体装置の製造方法 | |
| JP3018662B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2526492B2 (ja) | 半導体装置の製造方法 | |
| JP2888993B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2776053B2 (ja) | 半導体装置の製造方法 | |
| JP3309909B2 (ja) | 半導体装置の製造方法 | |
| JPS62115782A (ja) | 半導体装置の製造方法 | |
| JPH0595004A (ja) | 電界効果トランジスタの製造方法 | |
| JP3373676B2 (ja) | 電界効果トランジスタ素子の製造方法 | |
| JPH04137737A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970422 |