JPH09102737A - Ｃｍｏｓ３値ｎｏｔ回路 - Google Patents
Ｃｍｏｓ３値ｎｏｔ回路Info
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- JPH09102737A JPH09102737A JP7278242A JP27824295A JPH09102737A JP H09102737 A JPH09102737 A JP H09102737A JP 7278242 A JP7278242 A JP 7278242A JP 27824295 A JP27824295 A JP 27824295A JP H09102737 A JPH09102737 A JP H09102737A
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- 101150110298 INV1 gene Proteins 0.000 description 6
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 6
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 3
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
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- 230000010354 integration Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】 ３値ＮＯＴ回路を簡単な回路で構成する。
【解決手段】 ゲートを入力端子１に共通接続したｐＭ
ＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ１
と、ドレインを出力端子２に共通接続した比較的大きな
内部抵抗で常時オン状態にあるｐＭＯＳトランジスタＰ
２およびｎＭＯＳトランジスタＮ２とを具備する。トラ
ンジスタＰ１のドレインとトランジスタＰ２のソースを
共通接続し、トランジスタＮ１のドレインとトランジス
タＮ２のソースを共通接続し、トランジスタＰ１のソー
スを電源に接続し、トランジスタＮ１のソースを接地す
る。
ＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ１
と、ドレインを出力端子２に共通接続した比較的大きな
内部抵抗で常時オン状態にあるｐＭＯＳトランジスタＰ
２およびｎＭＯＳトランジスタＮ２とを具備する。トラ
ンジスタＰ１のドレインとトランジスタＰ２のソースを
共通接続し、トランジスタＮ１のドレインとトランジス
タＮ２のソースを共通接続し、トランジスタＰ１のソー
スを電源に接続し、トランジスタＮ１のソースを接地す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、入力電圧のレベル
に応じて低レベル電圧（ＶL ）、中レベル電圧（Ｖ
M ）、高レベル電圧（ＶH ）を出力する３値ＮＯＴ回路
に係り、特にＣＭＯＳ回路を使用してこれを簡単な構成
で実現したＣＭＯＳ３値ＮＯＴ回路に関するものであ
る。
に応じて低レベル電圧（ＶL ）、中レベル電圧（Ｖ
M ）、高レベル電圧（ＶH ）を出力する３値ＮＯＴ回路
に係り、特にＣＭＯＳ回路を使用してこれを簡単な構成
で実現したＣＭＯＳ３値ＮＯＴ回路に関するものであ
る。
【０００２】
【従来の技術】従来の３値ＮＯＴ回路を図７に示す。こ
の３値ＮＯＴ回路は、入力電圧Ｖｉｎがしきい値電圧Ｖ
T1を超えるとき低レベル電圧「Ｌ」を出力するインバー
タＩＮＶ１、入力電圧Ｖｉｎがしきい値電圧ＶT2（＞Ｖ
T1）を超えるとき「Ｌ」を出力するインバータＩＮＶ
２、両インバータＩＮＶ１、２の出力電圧を入力する２
入力のゲート（論理積等）Ｇ１〜Ｇ３、そのゲートＧ１
〜Ｇ３の出力電圧が高レベル電圧「Ｈ」のときに各々オ
ンして入力側の電圧ＶH 、ＶM 、ＶL を出力電圧Ｖｏｕ
ｔとして出力するするアナログスイッチＳ１〜Ｓ３から
なるものである。
の３値ＮＯＴ回路は、入力電圧Ｖｉｎがしきい値電圧Ｖ
T1を超えるとき低レベル電圧「Ｌ」を出力するインバー
タＩＮＶ１、入力電圧Ｖｉｎがしきい値電圧ＶT2（＞Ｖ
T1）を超えるとき「Ｌ」を出力するインバータＩＮＶ
２、両インバータＩＮＶ１、２の出力電圧を入力する２
入力のゲート（論理積等）Ｇ１〜Ｇ３、そのゲートＧ１
〜Ｇ３の出力電圧が高レベル電圧「Ｈ」のときに各々オ
ンして入力側の電圧ＶH 、ＶM 、ＶL を出力電圧Ｖｏｕ
ｔとして出力するするアナログスイッチＳ１〜Ｓ３から
なるものである。
【０００３】まず、入力電圧Ｖｉｎが０≦Ｖｉｎ＜ＶT1
のときは、インバータＩＮＶ１、２の出力電圧は「Ｈ」
であり、よってゲートＧ１の出力電圧は「Ｈ」、ゲート
Ｇ２、Ｇ３の出力電圧は「Ｌ」となるので、スイッチＳ
１のみがオンして、電圧ＶHが出力電圧Ｖｏｕｔとして
出力する。
のときは、インバータＩＮＶ１、２の出力電圧は「Ｈ」
であり、よってゲートＧ１の出力電圧は「Ｈ」、ゲート
Ｇ２、Ｇ３の出力電圧は「Ｌ」となるので、スイッチＳ
１のみがオンして、電圧ＶHが出力電圧Ｖｏｕｔとして
出力する。
【０００４】次に、ＶT1≦Ｖｉｎ＜ＶT2のときは、イン
バータＩＮＶ１の出力電圧が「Ｌ」、ＩＮＶ２の出力電
圧は「Ｈ」であり、よってゲートＧ１、Ｇ３はオフ、Ｇ
２がオンとなって、スイッチＳ２のみがオンし、電圧Ｖ
M が出力電圧Ｖｏｕｔとして出力する。
バータＩＮＶ１の出力電圧が「Ｌ」、ＩＮＶ２の出力電
圧は「Ｈ」であり、よってゲートＧ１、Ｇ３はオフ、Ｇ
２がオンとなって、スイッチＳ２のみがオンし、電圧Ｖ
M が出力電圧Ｖｏｕｔとして出力する。
【０００５】次に、ＶT2≦Ｖｉｎのときは、インバータ
ＩＮＶ１、２の出力電圧はともに「Ｌ」であり、よって
ゲートＧ１、Ｇ２の出力電圧は「Ｌ」、Ｇ３の出力電圧
が「Ｈ」となって、スイッチＳ３のみがオンして、電圧
ＶL が出力電圧Ｖｏｕｔとして出力する。
ＩＮＶ１、２の出力電圧はともに「Ｌ」であり、よって
ゲートＧ１、Ｇ２の出力電圧は「Ｌ」、Ｇ３の出力電圧
が「Ｈ」となって、スイッチＳ３のみがオンして、電圧
ＶL が出力電圧Ｖｏｕｔとして出力する。
【０００６】したがって、この３値ＮＯＴ回路の入出力
特性は、図８に示すような階段形状の特性曲線となり、
入力電圧Ｖｉｎのレベルに応じて、出力電圧Ｖｏｕｔの
レベルが電圧ＶH 、ＶM 、ＶL の３値に変換される。図
９は上記回路の各部分の出力の真理値の説明図である。
特性は、図８に示すような階段形状の特性曲線となり、
入力電圧Ｖｉｎのレベルに応じて、出力電圧Ｖｏｕｔの
レベルが電圧ＶH 、ＶM 、ＶL の３値に変換される。図
９は上記回路の各部分の出力の真理値の説明図である。
【０００７】
【発明が解決しようとする課題】ところが、上記のよう
な回路構成では、３値検出と２値への変換を行うインバ
ータＩＮＶ１、２からなる入力回路を構成する必要があ
り、またゲートＧ１〜Ｇ３により２値による論理演算を
行う中間回路を構成する必要があり、さらに２値から３
値に変換するアナログスイッチＳ１〜Ｓ３からなる出力
回路を構成する必要がある。このため、回路を構成する
素子数が多く必要となり、集積化には不向きであった。
な回路構成では、３値検出と２値への変換を行うインバ
ータＩＮＶ１、２からなる入力回路を構成する必要があ
り、またゲートＧ１〜Ｇ３により２値による論理演算を
行う中間回路を構成する必要があり、さらに２値から３
値に変換するアナログスイッチＳ１〜Ｓ３からなる出力
回路を構成する必要がある。このため、回路を構成する
素子数が多く必要となり、集積化には不向きであった。
【０００８】本発明の目的は、上記した問題を解決し、
ＣＭＯＳ回路を利用して簡単な構成で実現した３値ＮＯ
Ｔ回路を提供することである。
ＣＭＯＳ回路を利用して簡単な構成で実現した３値ＮＯ
Ｔ回路を提供することである。
【０００９】
【課題を解決するための手段】このために第１の発明
は、ゲートを入力端子に共通接続したｐＭＯＳトランジ
スタおよびｎＭＯＳトランジスタを具備し、該ｐＭＯＳ
トランジスタのドレインを第１の抵抗素子を介して出力
端子に接続すると共に、上記ｎＭＯＳトランジスタのド
レインを第２の抵抗素子を介して上記出力端子に接続
し、上記ｐＭＯＳトランジスタのソースを第１の電源端
子に接続すると共に上記ｎＭＯＳトランジスタのソース
を第２の電源端子に接続してなることを特徴とするＣＭ
ＯＳ３値ＮＯＴ回路として構成した。
は、ゲートを入力端子に共通接続したｐＭＯＳトランジ
スタおよびｎＭＯＳトランジスタを具備し、該ｐＭＯＳ
トランジスタのドレインを第１の抵抗素子を介して出力
端子に接続すると共に、上記ｎＭＯＳトランジスタのド
レインを第２の抵抗素子を介して上記出力端子に接続
し、上記ｐＭＯＳトランジスタのソースを第１の電源端
子に接続すると共に上記ｎＭＯＳトランジスタのソース
を第２の電源端子に接続してなることを特徴とするＣＭ
ＯＳ３値ＮＯＴ回路として構成した。
【００１０】第２の発明は、上記第１の発明において、
上記第１の抵抗素子および上記第２の抵抗素子の抵抗値
を、ほぼ同一で、且つ上記ｐＭＯＳトランジスタのオン
時の内部抵抗、上記ｎＭＯＳトランジスタのオン時の内
部抵抗に対して数１０倍〜数１００倍の値となるよう設
定したことを特徴とするＣＭＯＳ３値ＮＯＴ回路として
構成した。
上記第１の抵抗素子および上記第２の抵抗素子の抵抗値
を、ほぼ同一で、且つ上記ｐＭＯＳトランジスタのオン
時の内部抵抗、上記ｎＭＯＳトランジスタのオン時の内
部抵抗に対して数１０倍〜数１００倍の値となるよう設
定したことを特徴とするＣＭＯＳ３値ＮＯＴ回路として
構成した。
【００１１】第３の発明は、上記第１又は第２の発明に
おいて、上記第１の抵抗素子および上記第２の抵抗素子
を、各々常時オン状態にあるＭＯＳトランジスタで構成
したことを特徴とするＣＭＯＳ３値ＮＯＴ回路として構
成した。
おいて、上記第１の抵抗素子および上記第２の抵抗素子
を、各々常時オン状態にあるＭＯＳトランジスタで構成
したことを特徴とするＣＭＯＳ３値ＮＯＴ回路として構
成した。
【００１２】
［第１の実施の形態］図１は第１の実施の形態を示すＣ
ＭＯＳ３値ＮＯＴ回路の回路図である。この回路は、入
力端子１にゲートが共通接続されたｐＭＯＳＦＥＴ（以
下、ＭＯＳＦＥＴはＭＯＳトランジスタと呼ぶ。）Ｐ
１、およびｎＭＯＳトランジスタＮ１と、出力端子２に
ドレインが共通接続されソースがそれぞれＭＯＳトラン
ジスタＰ１のドレイン、ＭＯＳトランジスタＮ１のドレ
インに接続されたｐＭＯＳトランジスタＰ２、およびｎ
ＭＯＳトランジスタＮ２からなるものである。このｐＭ
ＯＳトランジスタＰ２はゲートが接地され、ｐＭＯＳト
ランジスタＰ１のソースとｎＭＯＳトランジスタＮ２の
ゲートは電源端子３に接続されている。ｎＭＯＳトラン
ジスタＮ１のソースは接地されている。
ＭＯＳ３値ＮＯＴ回路の回路図である。この回路は、入
力端子１にゲートが共通接続されたｐＭＯＳＦＥＴ（以
下、ＭＯＳＦＥＴはＭＯＳトランジスタと呼ぶ。）Ｐ
１、およびｎＭＯＳトランジスタＮ１と、出力端子２に
ドレインが共通接続されソースがそれぞれＭＯＳトラン
ジスタＰ１のドレイン、ＭＯＳトランジスタＮ１のドレ
インに接続されたｐＭＯＳトランジスタＰ２、およびｎ
ＭＯＳトランジスタＮ２からなるものである。このｐＭ
ＯＳトランジスタＰ２はゲートが接地され、ｐＭＯＳト
ランジスタＰ１のソースとｎＭＯＳトランジスタＮ２の
ゲートは電源端子３に接続されている。ｎＭＯＳトラン
ジスタＮ１のソースは接地されている。
【００１３】したがって、この回路では、ＭＯＳトラン
ジスタＰ２、Ｎ２は常時オン状態にあり、そのドレイン
・ソース間は固定的な抵抗として機能する。また、ＭＯ
ＳトランジスタＰ１、Ｎ１は入力端子１に印加する電圧
のレベルに応じて内部抵抗を変化させるＣＭＯＳインバ
ータ回路として機能する。
ジスタＰ２、Ｎ２は常時オン状態にあり、そのドレイン
・ソース間は固定的な抵抗として機能する。また、ＭＯ
ＳトランジスタＰ１、Ｎ１は入力端子１に印加する電圧
のレベルに応じて内部抵抗を変化させるＣＭＯＳインバ
ータ回路として機能する。
【００１４】この回路では、ＭＯＳトランジスタＰ２、
Ｎ２のオン時の内部抵抗が、ＭＯＳトランジスタＰ１、
Ｎ１のオン時の内部抵抗に比べて数１０倍から数１００
倍で互いにほぼ同一の値になるようにそのＷ／Ｌ（サイ
ズ）を設定する。これによって、入力端子１に印加する
入力電圧Ｖｉｎに対して、出力端子２に現れる出力電圧
Ｖｏｕｔが、図２に示すように入力電圧Ｖｉｎ＝ＶT1、
ＶT2を変化点として変化して、電圧ＶH 、ＶM 、ＶL を
出力する３値のＮＯＴ回路として機能する。
Ｎ２のオン時の内部抵抗が、ＭＯＳトランジスタＰ１、
Ｎ１のオン時の内部抵抗に比べて数１０倍から数１００
倍で互いにほぼ同一の値になるようにそのＷ／Ｌ（サイ
ズ）を設定する。これによって、入力端子１に印加する
入力電圧Ｖｉｎに対して、出力端子２に現れる出力電圧
Ｖｏｕｔが、図２に示すように入力電圧Ｖｉｎ＝ＶT1、
ＶT2を変化点として変化して、電圧ＶH 、ＶM 、ＶL を
出力する３値のＮＯＴ回路として機能する。
【００１５】まず、この図２において、入力電圧Ｖｉｎ
のレベルが低い領域Ａ（０≦Ｖｉｎ＜Ｖｔｎ）（ただ
し、ＶｔｎはＭＯＳトランジスタＮ１のしきい値電圧）
の範囲では、ＭＯＳトランジスタＰ１がオンし、ＭＯＳ
トランジスタＮ１がカットオフするので、その等価回路
は図３の（Ａ）に示すような回路となり、出力端子２は
接地から完全に浮いた状態となる。
のレベルが低い領域Ａ（０≦Ｖｉｎ＜Ｖｔｎ）（ただ
し、ＶｔｎはＭＯＳトランジスタＮ１のしきい値電圧）
の範囲では、ＭＯＳトランジスタＰ１がオンし、ＭＯＳ
トランジスタＮ１がカットオフするので、その等価回路
は図３の（Ａ）に示すような回路となり、出力端子２は
接地から完全に浮いた状態となる。
【００１６】この範囲では、ＭＯＳトランジスタＰ１は
そのソース・ドレイン間にかかる電圧が小さく線形領域
で動作するのでその内部抵抗Ｒｐ１が入力電圧Ｖｉｎに
応じて変化するが、出力端子２が接地から浮いた状態に
あるため、出力電圧Ｖｏｕｔは電圧ＶH （＝Ｖｄｄ）に
ほぼ等しくなる。Ｒｐ２はＭＯＳトランジスタＰ２の内
部抵抗である。
そのソース・ドレイン間にかかる電圧が小さく線形領域
で動作するのでその内部抵抗Ｒｐ１が入力電圧Ｖｉｎに
応じて変化するが、出力端子２が接地から浮いた状態に
あるため、出力電圧Ｖｏｕｔは電圧ＶH （＝Ｖｄｄ）に
ほぼ等しくなる。Ｒｐ２はＭＯＳトランジスタＰ２の内
部抵抗である。
【００１７】次に、入力電圧Ｖｉｎが電圧ＶT1付近の領
域Ｂ（Ｖｔｎ≦Ｖｉｎ＜Ｖａ）の範囲では、ＭＯＳトラ
ンジスタＰ１は依然として線形領域で動作（内部抵抗Ｒ
ｐ１）するが、ＭＯＳトランジスタＮ１はそのドレイン
・ソース間にかかる電圧が大きく飽和領域で動作する。
このため、このＭＯＳトランジスタＮ１はドレイン・ソ
ース間の電圧に影響受けない電流源Ｉｎ１として働き、
図３の（Ｂ）に示すような等価回路となる。Ｒｎ２はＭ
ＯＳトランジスタＮ２の内部抵抗である。
域Ｂ（Ｖｔｎ≦Ｖｉｎ＜Ｖａ）の範囲では、ＭＯＳトラ
ンジスタＰ１は依然として線形領域で動作（内部抵抗Ｒ
ｐ１）するが、ＭＯＳトランジスタＮ１はそのドレイン
・ソース間にかかる電圧が大きく飽和領域で動作する。
このため、このＭＯＳトランジスタＮ１はドレイン・ソ
ース間の電圧に影響受けない電流源Ｉｎ１として働き、
図３の（Ｂ）に示すような等価回路となる。Ｒｎ２はＭ
ＯＳトランジスタＮ２の内部抵抗である。
【００１８】この範囲では、入力電圧Ｖｉｎの増大に応
じて、ＭＯＳトランジスタＰ１の内部抵抗Ｒｐ１が増大
すると共にＭＯＳトランジスタＮ１の電流源Ｉｎ１の電
流が増大するので、その入力電圧Ｖｉｎの若干の増大に
より出力電圧ＶｏｕｔがＶHからＶM （＝Ｖｄｄ／２）
に大きく低下する。
じて、ＭＯＳトランジスタＰ１の内部抵抗Ｒｐ１が増大
すると共にＭＯＳトランジスタＮ１の電流源Ｉｎ１の電
流が増大するので、その入力電圧Ｖｉｎの若干の増大に
より出力電圧ＶｏｕｔがＶHからＶM （＝Ｖｄｄ／２）
に大きく低下する。
【００１９】次に、入力電圧Ｖｉｎが領域Ｃ（Ｖａ≦Ｖ
ｉｎ＜Ｖｂ）の範囲では、ＭＯＳトランジスタＰ１、Ｎ
１ともに飽和領域で動作する。このため、このＭＯＳト
ランジスタＰ１もソース・ドイレン間の電圧に影響を受
けない電流源Ｉｐ１として働き、図３の（Ｃ）に示すよ
うな等価回路となる。
ｉｎ＜Ｖｂ）の範囲では、ＭＯＳトランジスタＰ１、Ｎ
１ともに飽和領域で動作する。このため、このＭＯＳト
ランジスタＰ１もソース・ドイレン間の電圧に影響を受
けない電流源Ｉｐ１として働き、図３の（Ｃ）に示すよ
うな等価回路となる。
【００２０】この範囲では、その両トランジスタＰ１、
Ｎ１の電流源Ｉｐ１、Ｉｎ１の電流が入力電圧Ｖｉｎに
応じて差動的に変化しても、ＭＯＳトランジスタＰ２、
Ｎ２の比較的大きな内部抵抗Ｒｐ２、Ｒｎ２により出力
電圧Ｖｏｕｔは影響を受けず、ほぼ一定のＶM となる。
Ｎ１の電流源Ｉｐ１、Ｉｎ１の電流が入力電圧Ｖｉｎに
応じて差動的に変化しても、ＭＯＳトランジスタＰ２、
Ｎ２の比較的大きな内部抵抗Ｒｐ２、Ｒｎ２により出力
電圧Ｖｏｕｔは影響を受けず、ほぼ一定のＶM となる。
【００２１】次に、入力電圧Ｖｉｎが電圧ＶT2付近の領
域Ｄ（Ｖｂ≦Ｖｉｎ＜Ｖｔｐ）（ただし、ＶｔｐはＭＯ
ＳトランジスタＰ１のしきい値電圧）の範囲では、ＭＯ
ＳトランジスタＰ１は依然として飽和領域で動作する
が、ＭＯＳトランジスタＮ１は線形領域で動作する。こ
のため、このＭＯＳトランジスタＮ１は内部抵抗Ｒｎ１
として働き、図３の（Ｄ）に示すような等価回路とな
る。
域Ｄ（Ｖｂ≦Ｖｉｎ＜Ｖｔｐ）（ただし、ＶｔｐはＭＯ
ＳトランジスタＰ１のしきい値電圧）の範囲では、ＭＯ
ＳトランジスタＰ１は依然として飽和領域で動作する
が、ＭＯＳトランジスタＮ１は線形領域で動作する。こ
のため、このＭＯＳトランジスタＮ１は内部抵抗Ｒｎ１
として働き、図３の（Ｄ）に示すような等価回路とな
る。
【００２２】この範囲では、入力電圧Ｖｉｎの増大に応
じて、ＭＯＳトランジスタＮ１の内部抵抗Ｒｎ１が減少
すると共にＭＯＳトランジスタＰ１の電流源Ｉｐ１の電
流が減少するので、その入力電圧Ｖｉｎの若干の増大に
より出力電圧ＶｏｕｔがＶMからＶL （＝０）に大きく
低下する。
じて、ＭＯＳトランジスタＮ１の内部抵抗Ｒｎ１が減少
すると共にＭＯＳトランジスタＰ１の電流源Ｉｐ１の電
流が減少するので、その入力電圧Ｖｉｎの若干の増大に
より出力電圧ＶｏｕｔがＶMからＶL （＝０）に大きく
低下する。
【００２３】次に、入力電圧Ｖｉｎのレベルが高い領域
Ｅ（Ｖｔｐ≦Ｖｉｎ）の範囲では、ＭＯＳトランジスタ
Ｐ１がカットオフするので、その等価回路は図３の
（Ｅ）に示すような回路となり、出力端子２は電源端子
３からから完全に分離した状態となる。
Ｅ（Ｖｔｐ≦Ｖｉｎ）の範囲では、ＭＯＳトランジスタ
Ｐ１がカットオフするので、その等価回路は図３の
（Ｅ）に示すような回路となり、出力端子２は電源端子
３からから完全に分離した状態となる。
【００２４】この範囲では、ＭＯＳトランジスタＮ１が
線形領域で動作するのでその内部抵抗Ｒｎ１が入力電圧
Ｖｉｎに応じて変化するが、出力端子２が電源端子３か
ら分離した状態にあるために、出力電圧Ｖｏｕｔは電圧
ＶL （＝０）にほぼ等しくなる。
線形領域で動作するのでその内部抵抗Ｒｎ１が入力電圧
Ｖｉｎに応じて変化するが、出力端子２が電源端子３か
ら分離した状態にあるために、出力電圧Ｖｏｕｔは電圧
ＶL （＝０）にほぼ等しくなる。
【００２５】以上説明した図１の回路では、図２におけ
る出力電圧Ｖｏｕｔが大きく変化する入力電圧ＶT1、Ｖ
T2、およびその付近の電圧Ｖａ、Ｖｂは、ＭＯＳトラン
ジスタＰ１のしきい値電圧Ｖｔｐ、ＭＯＳトランジスタ
Ｎ１のしきい値電圧Ｖｔｎ、およびＭＯＳトランジスタ
Ｐ２、Ｎ２の内部抵抗Ｒｐ２、Ｒｎ２によって決るの
で、これらを適宜設定することにより所望の入出力特性
を得ることができる。
る出力電圧Ｖｏｕｔが大きく変化する入力電圧ＶT1、Ｖ
T2、およびその付近の電圧Ｖａ、Ｖｂは、ＭＯＳトラン
ジスタＰ１のしきい値電圧Ｖｔｐ、ＭＯＳトランジスタ
Ｎ１のしきい値電圧Ｖｔｎ、およびＭＯＳトランジスタ
Ｐ２、Ｎ２の内部抵抗Ｒｐ２、Ｒｎ２によって決るの
で、これらを適宜設定することにより所望の入出力特性
を得ることができる。
【００２６】［第２の実施の形態］図４は第２の実施の
形態を示すＣＭＯＳ３値ＮＯＴ回路を示す図である。こ
こでは、図１におけるｎＭＯＳトランジスタＮ２をｐＭ
ＯＳトランジスタＰ３に置換し、そのＭＯＳトランジス
タＰ３のソースを出力端子２に、ゲートを接地に、ドレ
インをＭＯＳトランジスタＮ１のドレインに、各々接続
したものである。したがって、この回路でも、両トラン
ジスタＰ２、Ｐ３は常時オンして固定抵抗として機能す
るので、その抵抗値を前記と同様にトランジスタＰ１、
Ｎ１のオン時の内部抵抗の数１０倍〜数１００倍で且つ
相互にほぼ同一の値に設定することにより、第１の実施
の形態で説明した動作と同様の動作が行われる。
形態を示すＣＭＯＳ３値ＮＯＴ回路を示す図である。こ
こでは、図１におけるｎＭＯＳトランジスタＮ２をｐＭ
ＯＳトランジスタＰ３に置換し、そのＭＯＳトランジス
タＰ３のソースを出力端子２に、ゲートを接地に、ドレ
インをＭＯＳトランジスタＮ１のドレインに、各々接続
したものである。したがって、この回路でも、両トラン
ジスタＰ２、Ｐ３は常時オンして固定抵抗として機能す
るので、その抵抗値を前記と同様にトランジスタＰ１、
Ｎ１のオン時の内部抵抗の数１０倍〜数１００倍で且つ
相互にほぼ同一の値に設定することにより、第１の実施
の形態で説明した動作と同様の動作が行われる。
【００２７】［第３の実施の形態］図５は第３の実施の
形態を示すＣＭＯＳ３値ＮＯＴ回路を示す図である。こ
こでは、図１におけるｐＭＯＳトランジスタＰ２をｎＭ
ＯＳトランジスタＮ３に置換し、そのＭＯＳトランジス
タＮ３のソースを出力端子２に、ドレインをトランジス
タＰ１のドレインに各々接続し、ゲートに高電圧Ｖｄｄ
を印加させたものである。したがって、この回路でも、
両トランジスタＮ２、Ｎ３は常時オンして固定抵抗とし
て機能するので、その抵抗値を前記と同様にトランジス
タＰ１、Ｎ１のオン時の内部抵抗の数１０倍〜数１００
倍で且つ相互にほぼ同一の値に設定することにより、第
１の実施の形態で説明した動作と同様の動作が行われ
る。
形態を示すＣＭＯＳ３値ＮＯＴ回路を示す図である。こ
こでは、図１におけるｐＭＯＳトランジスタＰ２をｎＭ
ＯＳトランジスタＮ３に置換し、そのＭＯＳトランジス
タＮ３のソースを出力端子２に、ドレインをトランジス
タＰ１のドレインに各々接続し、ゲートに高電圧Ｖｄｄ
を印加させたものである。したがって、この回路でも、
両トランジスタＮ２、Ｎ３は常時オンして固定抵抗とし
て機能するので、その抵抗値を前記と同様にトランジス
タＰ１、Ｎ１のオン時の内部抵抗の数１０倍〜数１００
倍で且つ相互にほぼ同一の値に設定することにより、第
１の実施の形態で説明した動作と同様の動作が行われ
る。
【００２８】［第４の実施の形態］図６は第４の実施の
形態を示すＣＭＯＳ３値ＮＯＴ回路を示す図である。こ
こでは、ＣＭＯＳトランジスタＰ１、Ｎ１のドレイン間
に抵抗Ｒｏを接続し、その抵抗Ｒｏの任意部分、例えば
ほぼ中間部分を出力端子２に接続して、抵抗ＲａがＭＯ
ＳトランジスタＰ１側になり、抵抗Ｒｂがトランジスタ
Ｎ１側になるようにしたものである。この回路でも、抵
抗Ｒａ、Ｒｂの抵抗値を前記と同様にトランジスタＰ
１、Ｎ１のオン時の内部抵抗の数１０倍〜数１００倍で
且つ相互にぼぼ同一の値に設定することにより、第１の
実施の形態で説明した動作と同様の動作が行われるよう
になる。
形態を示すＣＭＯＳ３値ＮＯＴ回路を示す図である。こ
こでは、ＣＭＯＳトランジスタＰ１、Ｎ１のドレイン間
に抵抗Ｒｏを接続し、その抵抗Ｒｏの任意部分、例えば
ほぼ中間部分を出力端子２に接続して、抵抗ＲａがＭＯ
ＳトランジスタＰ１側になり、抵抗Ｒｂがトランジスタ
Ｎ１側になるようにしたものである。この回路でも、抵
抗Ｒａ、Ｒｂの抵抗値を前記と同様にトランジスタＰ
１、Ｎ１のオン時の内部抵抗の数１０倍〜数１００倍で
且つ相互にぼぼ同一の値に設定することにより、第１の
実施の形態で説明した動作と同様の動作が行われるよう
になる。
【００２９】
【発明の効果】以上から本発明のＣＭＯＳ３値ＮＯＴ回
路によれば、多くても４素子によりその回路を実現で
き、従来の回路に比べて大幅に素子数を削減することが
でき、集積化に極めて好適となるという利点がある。
路によれば、多くても４素子によりその回路を実現で
き、従来の回路に比べて大幅に素子数を削減することが
でき、集積化に極めて好適となるという利点がある。
【図１】 本発明の第１の実施の形態のＣＭＯＳ３値Ｎ
ＯＴ回路の回路図である。
ＯＴ回路の回路図である。
【図２】 図１の回路の入出力特性図である。
【図３】 図１の回路の入力電圧のレベルに応じた等価
回路（Ａ）〜（Ｅ）を示す回路図である。
回路（Ａ）〜（Ｅ）を示す回路図である。
【図４】 本発明の第２の実施の形態のＣＭＯＳ３値Ｎ
ＯＴ回路の回路図である。
ＯＴ回路の回路図である。
【図５】 本発明の第３の実施の形態のＣＭＯＳ３値Ｎ
ＯＴ回路の回路図である。
ＯＴ回路の回路図である。
【図６】 本発明の第４の実施の形態のＣＭＯＳ３値Ｎ
ＯＴ回路の回路図である。
ＯＴ回路の回路図である。
【図７】 従来の３値ＮＯＴ回路の回路図である。
【図８】 図８の回路の入出力特性図である。
【図９】 図８の回路の真理値を示す説明図である。
１：入力端子、２：出力端子、３：電源端子。
Claims (3)
- 【請求項１】ゲートを入力端子に共通接続したｐＭＯＳ
トランジスタおよびｎＭＯＳトランジスタを具備し、該
ｐＭＯＳトランジスタのドレインを第１の抵抗素子を介
して出力端子に接続すると共に、上記ｎＭＯＳトランジ
スタのドレインを第２の抵抗素子を介して上記出力端子
に接続し、上記ｐＭＯＳトランジスタのソースを第１の
電源端子に接続すると共に上記ｎＭＯＳトランジスタの
ソースを第２の電源端子に接続してなることを特徴とす
るＣＭＯＳ３値ＮＯＴ回路。 - 【請求項２】上記第１の抵抗素子および上記第２の抵抗
素子の抵抗値を、ほぼ同一で、且つ上記ｐＭＯＳトラン
ジスタのオン時の内部抵抗、上記ｎＭＯＳトランジスタ
のオン時の内部抵抗に対して数１０倍〜数１００倍の値
となるよう設定したことを特徴とする請求項１に記載の
ＣＭＯＳ３値ＮＯＴ回路。 - 【請求項３】上記第１の抵抗素子および上記第２の抵抗
素子を、各々常時オン状態にあるＭＯＳトランジスタで
構成したことを特徴とする請求項１又２に記載のＣＭＯ
Ｓ３値ＮＯＴ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7278242A JPH09102737A (ja) | 1995-10-03 | 1995-10-03 | Ｃｍｏｓ３値ｎｏｔ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7278242A JPH09102737A (ja) | 1995-10-03 | 1995-10-03 | Ｃｍｏｓ３値ｎｏｔ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09102737A true JPH09102737A (ja) | 1997-04-15 |
Family
ID=17594609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7278242A Withdrawn JPH09102737A (ja) | 1995-10-03 | 1995-10-03 | Ｃｍｏｓ３値ｎｏｔ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09102737A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019087990A (ja) * | 2017-11-03 | 2019-06-06 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | インタフェース回路及びインタフェース装置 |
-
1995
- 1995-10-03 JP JP7278242A patent/JPH09102737A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019087990A (ja) * | 2017-11-03 | 2019-06-06 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | インタフェース回路及びインタフェース装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021203 |