JPH09114659A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH09114659A JPH09114659A JP7269722A JP26972295A JPH09114659A JP H09114659 A JPH09114659 A JP H09114659A JP 7269722 A JP7269722 A JP 7269722A JP 26972295 A JP26972295 A JP 26972295A JP H09114659 A JPH09114659 A JP H09114659A
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- time
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Abstract
(57)【要約】
【課題】小さいデータサイズの演算命令や単純な論理演
算命令のような演算時間の短い演算命令と大きいデータ
サイズの演算命令を実行するデータ処理装置の演算効率
を向上する。 【解決手段】データサイズ又は演算命令の種類を検出
し、演算時間が短い命令の場合には演算器の入力データ
を短い周期で切り替える制御回路（１６０，１７０）を
具備する。 【効果】単位時間当たりの実行命令数が多くなる。
算命令のような演算時間の短い演算命令と大きいデータ
サイズの演算命令を実行するデータ処理装置の演算効率
を向上する。 【解決手段】データサイズ又は演算命令の種類を検出
し、演算時間が短い命令の場合には演算器の入力データ
を短い周期で切り替える制御回路（１６０，１７０）を
具備する。 【効果】単位時間当たりの実行命令数が多くなる。
Description
【０００１】
【発明の属する技術分野】本発明は、様々なデータサイ
ズおよび様々な演算を有するデータ処理装置に関する。
ズおよび様々な演算を有するデータ処理装置に関する。
【０００２】
【従来の技術】様々なデータサイズおよび様々な演算を
有するデータ処理装置は従来より知られている。例え
ば、マイクロ vol.15 no.2（１９９５年４月）２２頁
〜３２頁（IEEE Micro vol.15 no.2 (April 1995)
pp.22-pp.32）に記載されているマイクロプロセッサ
は、３２ビット算術命令および１６ビット算術命令を備
えている。
有するデータ処理装置は従来より知られている。例え
ば、マイクロ vol.15 no.2（１９９５年４月）２２頁
〜３２頁（IEEE Micro vol.15 no.2 (April 1995)
pp.22-pp.32）に記載されているマイクロプロセッサ
は、３２ビット算術命令および１６ビット算術命令を備
えている。
【０００３】
【発明が解決しようとする課題】演算器の演算時間にお
いて、小さいデータサイズの算術演算の演算時間は大き
いデータサイズの算術演算の演算時間よりも短い。ま
た、論理積や論理和などの単純な論理演算の演算時間は
加算や減算などの算術演算の演算時間よりも短い。しか
し従来のマイクロプロセッサでは、演算するデータサイ
ズや演算の種類には無関係に、各演算について少なくて
も１マシンサイクルの間は演算器を占有する。したがっ
て小さいデータサイズの演算や単純な論理演算などの演
算時間が短い演算では、実際の演算完了の時間からマシ
ンサイクルで予め定められた演算ステージ完了の時間ま
での間の時間が無駄になるという問題がある。例えば、
３２ビット加算に要する演算時間を１、８ビット加算に
要する演算時間を0.5、演算ステージの時間を1.2とする
と、８ビット加算では時間0.5で演算結果が確定し、そ
の後の0.7(=1.2-0.5)の時間は、演算器が遊んでいる状
態となる。
いて、小さいデータサイズの算術演算の演算時間は大き
いデータサイズの算術演算の演算時間よりも短い。ま
た、論理積や論理和などの単純な論理演算の演算時間は
加算や減算などの算術演算の演算時間よりも短い。しか
し従来のマイクロプロセッサでは、演算するデータサイ
ズや演算の種類には無関係に、各演算について少なくて
も１マシンサイクルの間は演算器を占有する。したがっ
て小さいデータサイズの演算や単純な論理演算などの演
算時間が短い演算では、実際の演算完了の時間からマシ
ンサイクルで予め定められた演算ステージ完了の時間ま
での間の時間が無駄になるという問題がある。例えば、
３２ビット加算に要する演算時間を１、８ビット加算に
要する演算時間を0.5、演算ステージの時間を1.2とする
と、８ビット加算では時間0.5で演算結果が確定し、そ
の後の0.7(=1.2-0.5)の時間は、演算器が遊んでいる状
態となる。
【０００４】
【課題を解決するための手段】本発明のデータ処理装置
は、演算器へのソースオペランドの切り替え周期を変化
させることを構成上の特徴とするものである。特に、小
さいデータサイズの演算を行う場合は、ソースオペラン
ドの切り替え周期を短くすることを特徴とする。また、
演算時間の短い論理演算を行う場合は、ソースオペラン
ドの切り替え周期を短くすることを特徴とする。
は、演算器へのソースオペランドの切り替え周期を変化
させることを構成上の特徴とするものである。特に、小
さいデータサイズの演算を行う場合は、ソースオペラン
ドの切り替え周期を短くすることを特徴とする。また、
演算時間の短い論理演算を行う場合は、ソースオペラン
ドの切り替え周期を短くすることを特徴とする。
【０００５】本発明の代表的な実施例に基づき、本発明
をより詳細に説明すると、図１及び図２に示された本発
明のデータ処理装置では、第１のデータサイズ（８ビッ
ト）および該第１のデータサイズより大きい第２のデー
タサイズ（３２ビット）の演算データを演算するデータ
処理装置において、上記第１のデータサイズの演算デー
タを演算器（１４０）へ入力する第１の周期（ｔ５−ｔ
７）を上記第２のデータサイズの演算データを演算器へ
入力する第２の周期（ｔ１−ｔ５）よりも短くしたこと
を特徴とする。
をより詳細に説明すると、図１及び図２に示された本発
明のデータ処理装置では、第１のデータサイズ（８ビッ
ト）および該第１のデータサイズより大きい第２のデー
タサイズ（３２ビット）の演算データを演算するデータ
処理装置において、上記第１のデータサイズの演算デー
タを演算器（１４０）へ入力する第１の周期（ｔ５−ｔ
７）を上記第２のデータサイズの演算データを演算器へ
入力する第２の周期（ｔ１−ｔ５）よりも短くしたこと
を特徴とする。
【０００６】ここで、周期を変えるために、本発明では
さらに、演算データのデータサイズを検出し（１７
０）、上記第１のサイズの場合には該演算データが上記
演算器へ入力される時間とその次の演算データが上記演
算器へ入力される時間との間の周期を上記第１の周期に
設定するとともに、上記第２のサイズの場合には該演算
データが上記演算器へ入力される時間とその次の演算デ
ータが上記演算器へ入力される時間との間の周期を上記
第２の周期に設定する制御回路（１６０，１７０）を具
備する。
さらに、演算データのデータサイズを検出し（１７
０）、上記第１のサイズの場合には該演算データが上記
演算器へ入力される時間とその次の演算データが上記演
算器へ入力される時間との間の周期を上記第１の周期に
設定するとともに、上記第２のサイズの場合には該演算
データが上記演算器へ入力される時間とその次の演算デ
ータが上記演算器へ入力される時間との間の周期を上記
第２の周期に設定する制御回路（１６０，１７０）を具
備する。
【０００７】また、もう一つの本発明を他の代表的な実
施例に基づき詳細に説明すると、図１及び図３に示され
た本発明のデータ処理装置では、演算器での演算時間が
第１の演算時間となる第１の命令群（AND32b,OR32b,ADD
8bx4,SUB8bx4)および該第１の演算時間より長い第２の
演算時間となる第２の命令群（ADD32b,SHL32b)を実行す
るデータ処理装置において、上記第１の命令群の命令を
上記演算器へ入力する第１の周期（ｔ１−ｔ３）を上記
第２の命令群の命令を上記演算器へ入力する第２の周期
（ｔ５−ｔ９）よりも短くしたことを特徴とする。
施例に基づき詳細に説明すると、図１及び図３に示され
た本発明のデータ処理装置では、演算器での演算時間が
第１の演算時間となる第１の命令群（AND32b,OR32b,ADD
8bx4,SUB8bx4)および該第１の演算時間より長い第２の
演算時間となる第２の命令群（ADD32b,SHL32b)を実行す
るデータ処理装置において、上記第１の命令群の命令を
上記演算器へ入力する第１の周期（ｔ１−ｔ３）を上記
第２の命令群の命令を上記演算器へ入力する第２の周期
（ｔ５−ｔ９）よりも短くしたことを特徴とする。
【０００８】この発明でも同様に、周期を変えるための
回路として、入力された命令の種類を検出し（１７
０）、上記第１の命令群に属する命令の場合には該演算
データが上記演算器へ入力される時間とその次の演算デ
ータが上記演算器へ入力される時間との間の周期を上記
第１の周期に設定するとともに、上記第２のサイズの場
合には該演算データが上記演算器へ入力される時間とそ
の次の演算データが上記演算器へ入力される時間との間
の周期を上記第２の周期に設定する制御回路（１６０，
１７０）を具備する。
回路として、入力された命令の種類を検出し（１７
０）、上記第１の命令群に属する命令の場合には該演算
データが上記演算器へ入力される時間とその次の演算デ
ータが上記演算器へ入力される時間との間の周期を上記
第１の周期に設定するとともに、上記第２のサイズの場
合には該演算データが上記演算器へ入力される時間とそ
の次の演算データが上記演算器へ入力される時間との間
の周期を上記第２の周期に設定する制御回路（１６０，
１７０）を具備する。
【０００９】本発明では、大きいデータサイズの算術演
算を行う演算時間を単位時間と規定すると、該単位時間
内に小さいデータサイズの算術演算または単純な論理演
算が複数回実行される。大きいデータサイズの算術演算
を行う演算時間に合わせて演算を順次実行するよりも短
い時間で多くの命令が実行される。
算を行う演算時間を単位時間と規定すると、該単位時間
内に小さいデータサイズの算術演算または単純な論理演
算が複数回実行される。大きいデータサイズの算術演算
を行う演算時間に合わせて演算を順次実行するよりも短
い時間で多くの命令が実行される。
【００１０】
【発明の実施の形態】図１に、本発明の一実施例のブロ
ック図を示す。１００は４つの読み出しポートおよび２
つの書き込みポートを持った１６本の３２ビットレジス
タから成るレジスタファイル、１１０〜１１３はレジス
タファイルから読み出したソースオペランドを格納する
３２ビットのラッチ、１３０、１３１はソースオペラン
ドを選択するセレクタ、１４０は８ビットの演算器４個
を基本とした３２ビット演算器、１５０および１５１は
演算の結果を一時的に格納する３２ビットのラッチ、１
６０はラッチ１１０〜１１３および１５０〜１５１の入
力制御信号、およびセレクタ１３０〜１３１の選択信号
を制御するクロック制御部、１７０は命令を発行する命
令発行部である。
ック図を示す。１００は４つの読み出しポートおよび２
つの書き込みポートを持った１６本の３２ビットレジス
タから成るレジスタファイル、１１０〜１１３はレジス
タファイルから読み出したソースオペランドを格納する
３２ビットのラッチ、１３０、１３１はソースオペラン
ドを選択するセレクタ、１４０は８ビットの演算器４個
を基本とした３２ビット演算器、１５０および１５１は
演算の結果を一時的に格納する３２ビットのラッチ、１
６０はラッチ１１０〜１１３および１５０〜１５１の入
力制御信号、およびセレクタ１３０〜１３１の選択信号
を制御するクロック制御部、１７０は命令を発行する命
令発行部である。
【００１１】本実施例の処理装置は、次の命令を有す
る。
る。
【００１２】ADD32b Rm,Rn->Rt AND32b Rm,Rn->Rt OR32b Rm,Rn->Rt SHL32b Rm,Rn->Rt ADD8bx4 Rm,Rn->Rt SUB8bx4 Rm,Rn->Rt ADD32bはレジスタRmの内容とレジスタRnの内容とを３２
ビット加算し、結果をレジスタRtへ格納する命令であ
る。AND32bはADD32bと同様に３２ビット論理積を行う命
令である。 OR32bはADD32bと同様に３２ビット論理和
を行う命令である。
ビット加算し、結果をレジスタRtへ格納する命令であ
る。AND32bはADD32bと同様に３２ビット論理積を行う命
令である。 OR32bはADD32bと同様に３２ビット論理和
を行う命令である。
【００１３】SHL32bはレジスタRmの内容をシフト量とし
てレジスタRnの内容を左シフトし、結果をレジスタRtへ
格納する命令である。
てレジスタRnの内容を左シフトし、結果をレジスタRtへ
格納する命令である。
【００１４】ADD8bx4は３２ビットレジスタRmの内容と
３２ビットレジスタRnの内容との間で位置が対応する８
ビットデータの４つの対を８ビット加算し、結果の４つ
の８ビットデータを３２ビットレジスタRtへ格納する命
令である。
３２ビットレジスタRnの内容との間で位置が対応する８
ビットデータの４つの対を８ビット加算し、結果の４つ
の８ビットデータを３２ビットレジスタRtへ格納する命
令である。
【００１５】SUB8bx4はADD8bx4と同様に減算を行う命令
である。
である。
【００１６】ADD8bx4およびSUB8bx4が分割演算命令であ
る。
る。
【００１７】分割演算の種類は加減算だけに限らず、乗
算、シフト等様々である。
算、シフト等様々である。
【００１８】１マシンサイクルの時間を１とすると、演
算器内でのADD32bおよびSHL32bのようなスカラー算術演
算の演算時間は0.5、AND32b,OR32bのような論理演算やA
DD8bx4およびSUB8bx4のような分割算術演算の演算時間
は0.2である。
算器内でのADD32bおよびSHL32bのようなスカラー算術演
算の演算時間は0.5、AND32b,OR32bのような論理演算やA
DD8bx4およびSUB8bx4のような分割算術演算の演算時間
は0.2である。
【００１９】本実施例の処理手順は次の通りである。
【００２０】ステップ１：命令発行部１７０がプログラ
ムカウンタで示されている２つの命令コードを解読し、
命令を発行する。８ビット分割演算命令または単純な論
理演算命令が連続する場合は、同時に２命令を発行す
る。そうでない場合は１命令のみ発行する。また、発行
した命令数に応じてプログラムカウンタを更新する。
ムカウンタで示されている２つの命令コードを解読し、
命令を発行する。８ビット分割演算命令または単純な論
理演算命令が連続する場合は、同時に２命令を発行す
る。そうでない場合は１命令のみ発行する。また、発行
した命令数に応じてプログラムカウンタを更新する。
【００２１】ステップ２：プログラムカウンタで示され
ている２つの命令コード、つまりステップ１で解読され
る２命令で指定されている４つのソースオペランドをレ
ジスタファイル１００からラッチ１１０〜１１３へ読み
出す。最初の命令のソースオペランドをラッチ１１０と
１１２へ、後の命令のソースオペランドをラッチ１１１
と１１３へ読みだす。ステップ２はステップ１と同時に
行われる。
ている２つの命令コード、つまりステップ１で解読され
る２命令で指定されている４つのソースオペランドをレ
ジスタファイル１００からラッチ１１０〜１１３へ読み
出す。最初の命令のソースオペランドをラッチ１１０と
１１２へ、後の命令のソースオペランドをラッチ１１１
と１１３へ読みだす。ステップ２はステップ１と同時に
行われる。
【００２２】ステップ３：命令発行部１７０から発行さ
れた演算命令を演算器１４０が実行する。分割演算が２
命令発行された場合は、最初にラッチ１１０とラッチ１
１２とを参照して演算を行い、結果をラッテ１５０へ格
納し、次にラッチ１１１とラッチ１１３とを参照して演
算を行い、結果をラッチ１５１へ格納する。そうでない
場合は、ラッチ１１０とラッチ１１２とのみを参照して
演算を行い、結果をラッチ１５１へ格納する。ステップ
４、演算結果であるラッチ１５０および１５１の内容を
レジスタファイル１１０内の指定されたレジスタへ格納
する。１命令しか発行されていない場合は、ラッチ１５
１の内容のみをレジスタへ格納する。
れた演算命令を演算器１４０が実行する。分割演算が２
命令発行された場合は、最初にラッチ１１０とラッチ１
１２とを参照して演算を行い、結果をラッテ１５０へ格
納し、次にラッチ１１１とラッチ１１３とを参照して演
算を行い、結果をラッチ１５１へ格納する。そうでない
場合は、ラッチ１１０とラッチ１１２とのみを参照して
演算を行い、結果をラッチ１５１へ格納する。ステップ
４、演算結果であるラッチ１５０および１５１の内容を
レジスタファイル１１０内の指定されたレジスタへ格納
する。１命令しか発行されていない場合は、ラッチ１５
１の内容のみをレジスタへ格納する。
【００２３】ステップ１およびステップ２を発行ステー
ジ、ステップ３を演算ステージ、ステップ４を書き込み
ステージとする。
ジ、ステップ３を演算ステージ、ステップ４を書き込み
ステージとする。
【００２４】次の命令列を例に、演算するデータサイズ
に依存してソースオペランドの切り替え周期を変化させ
る動作を説明する。
に依存してソースオペランドの切り替え周期を変化させ
る動作を説明する。
【００２５】ADD32b R1,R2->R3 ADD8bx4 R4,R5->R6 SUB8bx4 R7,R8->R9 図２に、本実施例の処理装置が上記命令列を実行した時
のタイミングチャートを示す。 本実施例１では２相ク
ロック方式を採用し、２００および２０１は基本クロッ
クCK1L,CK2Lである。
のタイミングチャートを示す。 本実施例１では２相ク
ロック方式を採用し、２００および２０１は基本クロッ
クCK1L,CK2Lである。
【００２６】CK1L200およびCK2L201の周期がマシンサイ
クルであり、パイプラインステージの周期である。
クルであり、パイプラインステージの周期である。
【００２７】２０２および２０３はラッチ入力制御クロ
ックT1L120,T2L123のタイミング波形、２０４および２
０５はCK1L200,CK2L201の半周期のクロックCK1H,CK2H、
２０６はラッチ１５０の入力制御信号DST1T122の基本と
なるクロックのタイミング波形である。
ックT1L120,T2L123のタイミング波形、２０４および２
０５はCK1L200,CK2L201の半周期のクロックCK1H,CK2H、
２０６はラッチ１５０の入力制御信号DST1T122の基本と
なるクロックのタイミング波形である。
【００２８】CK1L200,CK2L201,CK1H204,CK2H205,および
T2H206はクロック制御部１６０内の内部信号である。
T2H206はクロック制御部１６０内の内部信号である。
【００２９】２０７はラッチ１１０およびラッチ１１２
の出力のタイミング波形、２０８はラッチ１１１および
ラッチ１１３の出力のタイミング波形、２０９は信号MO
DE124のタイミング波形、２１６はMODE124を0.5サイク
ル遅らせた信号MODE'のタイミング波形、２１０は信号S
W121のタイミング波形、２１１は演算器１４０の入力デ
ータのタイミング波形、２１２は演算器１４０の出力デ
ータのタイミング波形、２１３はラッチ１５０の入力制
御信号DST1T122のタイミング波形、２１４はラッチ１５
０の出力のタイミング波形、２１５はラッチ１５１の出
力のタイミング波形である。
の出力のタイミング波形、２０８はラッチ１１１および
ラッチ１１３の出力のタイミング波形、２０９は信号MO
DE124のタイミング波形、２１６はMODE124を0.5サイク
ル遅らせた信号MODE'のタイミング波形、２１０は信号S
W121のタイミング波形、２１１は演算器１４０の入力デ
ータのタイミング波形、２１２は演算器１４０の出力デ
ータのタイミング波形、２１３はラッチ１５０の入力制
御信号DST1T122のタイミング波形、２１４はラッチ１５
０の出力のタイミング波形、２１５はラッチ１５１の出
力のタイミング波形である。
【００３０】２２０はADD32bの発行ステージ、２２１は
ADD32bの実行ステージ、２２２はADD32bの書き込みステ
ージ、２３０はADD8bx4およびSUB8bx4の発行ステージ、
２３１aはADD8bx4の実行ステージ、２３１bはSUB8bx4の
実行ステージ、２３２はADD8bx4およびSUB8bx4の書き込
みステージである。
ADD32bの実行ステージ、２２２はADD32bの書き込みステ
ージ、２３０はADD8bx4およびSUB8bx4の発行ステージ、
２３１aはADD8bx4の実行ステージ、２３１bはSUB8bx4の
実行ステージ、２３２はADD8bx4およびSUB8bx4の書き込
みステージである。
【００３１】ステージ２２０〜２３２はパイプライン処
理の様子を概念的に示している。MODE124は、命令発行
部１７０が２つの分割演算命令を発行する時に１（ハイ
レベル）となり、そうでない時には０（ローレベル）と
なる。その他の制御信号は次の通りに生成される。
理の様子を概念的に示している。MODE124は、命令発行
部１７０が２つの分割演算命令を発行する時に１（ハイ
レベル）となり、そうでない時には０（ローレベル）と
なる。その他の制御信号は次の通りに生成される。
【００３２】T1L120 = CK1L200 and (not CK2L201) T2L123 = (not CK1L200) and CK2L201 T2H206 = (not CK1H204) and CK2H205 SW121 = CK1L200 and MODE'216 DST1T122 = SW121 and T2H206 まず、プログラムカウンタはADD32bを指している。時間
t1以前に、プログラムカウンタが指している２命令ADD3
2bとADD8bx4をデコードする。この場合、命令発行部１
７０はADD32bのみ発行し、MODE124を０とし、ADD8bx4を
指すようにプログラムカウンタを更新する。これと並行
して、ADD32bのソースオペランドであるレジスタR1の内
容をラッチ１１０へ、R2の内容をラッチ１１２へ読み出
し、かつADD8bx4のソースオペランドであるレジスタR4
の内容をラッチ１１１へ、R5の内容をラッチ１１３へ読
み出す。つまり時間t1直前の１マシンサイクルで、ADD3
2bの発行ステージ２２０が完了する。
t1以前に、プログラムカウンタが指している２命令ADD3
2bとADD8bx4をデコードする。この場合、命令発行部１
７０はADD32bのみ発行し、MODE124を０とし、ADD8bx4を
指すようにプログラムカウンタを更新する。これと並行
して、ADD32bのソースオペランドであるレジスタR1の内
容をラッチ１１０へ、R2の内容をラッチ１１２へ読み出
し、かつADD8bx4のソースオペランドであるレジスタR4
の内容をラッチ１１１へ、R5の内容をラッチ１１３へ読
み出す。つまり時間t1直前の１マシンサイクルで、ADD3
2bの発行ステージ２２０が完了する。
【００３３】次に時間t1の直後、読み出されたADD32bと
ADD8bx4のソースオペランドがラッチ１１０〜１１３へ
格納される。今回ADD8bx4のソースオペランドは参照さ
れないが、常に２命令のソースオペランドを読み出した
方が制御が簡単になり、時間的な余裕が生じる。しかし
消費電力を少なくするには、発行される命令のソースオ
ペランドのみ読み出した方がよい。 時間t1からt5の間
でMODE'216は０なので、SW121は０となり演算器の入力
データにはラッチ１１０および１１２の内容だけが選ば
れ、DST1T122は０、T2Lは１となり演算結果はラッチ１
５１のみに格納される。また時間t1からt5の間で、ADD8
bx4およびSUB8bx4をデコードし、ADD8bx4およびSUB8bx4
を発行し、MODE124を１とし、プログラムカウンタを２
命令分更新する。さらに時間t1からt5の間で、ADD8bx4
のソースオペランドであるレジスタR4の内容をラッチ１
１０へ、R5の内容をラッチ１１２へ読み出し、かつSUB8
bx4のソースオペランドであるレジスタR7の内容をラッ
チ１１１へ、R8の内容をラッチ１１３へ読み出す。つま
り時間t1からt5の１マシンサイクルで、ADD32bの実行ス
テージ２２１、およびADD8bx4とSUB8bx4の発行ステージ
２３０が完了する。次に時間t5からt9の間で、ADD32bの
演算結果であるラッチ１５１の内容がレジスタR3へ格納
される。時間t5の直後、読み出されたADD8bx4とSUB8bx4
のソースオペランドがラッチ１１０〜１１３へ格納され
る。時間t5からt7の間でMODE'216は１なので、SW121は
０となり演算器の入力データにはラッチ１１０および１
１２の内容が選ばれ、DST1T122は１、T2Lは０となり演
算結果はラッチ１５０に格納される。時間t7からt9の間
でMODE'216は１なので、SW121は１となり演算器の入力
データにはラッチ１１１および１１３の内容が選ばれ、
DST1T122は０、T2Lは１となり演算結果はラッチ１５１
に格納される。つまり時間t5からt9の１マシンサイクル
で、ADD32bの書き込みステージ２２２、およびADD8bx4
の実行ステージ２３１aとSUB8bx4の実行ステージ２３１
bが完了する。
ADD8bx4のソースオペランドがラッチ１１０〜１１３へ
格納される。今回ADD8bx4のソースオペランドは参照さ
れないが、常に２命令のソースオペランドを読み出した
方が制御が簡単になり、時間的な余裕が生じる。しかし
消費電力を少なくするには、発行される命令のソースオ
ペランドのみ読み出した方がよい。 時間t1からt5の間
でMODE'216は０なので、SW121は０となり演算器の入力
データにはラッチ１１０および１１２の内容だけが選ば
れ、DST1T122は０、T2Lは１となり演算結果はラッチ１
５１のみに格納される。また時間t1からt5の間で、ADD8
bx4およびSUB8bx4をデコードし、ADD8bx4およびSUB8bx4
を発行し、MODE124を１とし、プログラムカウンタを２
命令分更新する。さらに時間t1からt5の間で、ADD8bx4
のソースオペランドであるレジスタR4の内容をラッチ１
１０へ、R5の内容をラッチ１１２へ読み出し、かつSUB8
bx4のソースオペランドであるレジスタR7の内容をラッ
チ１１１へ、R8の内容をラッチ１１３へ読み出す。つま
り時間t1からt5の１マシンサイクルで、ADD32bの実行ス
テージ２２１、およびADD8bx4とSUB8bx4の発行ステージ
２３０が完了する。次に時間t5からt9の間で、ADD32bの
演算結果であるラッチ１５１の内容がレジスタR3へ格納
される。時間t5の直後、読み出されたADD8bx4とSUB8bx4
のソースオペランドがラッチ１１０〜１１３へ格納され
る。時間t5からt7の間でMODE'216は１なので、SW121は
０となり演算器の入力データにはラッチ１１０および１
１２の内容が選ばれ、DST1T122は１、T2Lは０となり演
算結果はラッチ１５０に格納される。時間t7からt9の間
でMODE'216は１なので、SW121は１となり演算器の入力
データにはラッチ１１１および１１３の内容が選ばれ、
DST1T122は０、T2Lは１となり演算結果はラッチ１５１
に格納される。つまり時間t5からt9の１マシンサイクル
で、ADD32bの書き込みステージ２２２、およびADD8bx4
の実行ステージ２３１aとSUB8bx4の実行ステージ２３１
bが完了する。
【００３４】最後に時間t9からの１マシンサイクルで、
ADD8bx4とSUB8bx4の演算結果であるラッチ１５０と１５
１の内容をレジスタR6とR7へそれぞれ格納し、ADD8bx4
とSUB8bx4の書き込みステージ２３２が完了する。
ADD8bx4とSUB8bx4の演算結果であるラッチ１５０と１５
１の内容をレジスタR6とR7へそれぞれ格納し、ADD8bx4
とSUB8bx4の書き込みステージ２３２が完了する。
【００３５】以上の通り、本実施例では１つの演算器で
１マシンサイクルに２つの分割命令を実行できる。なお
演算性能の向上に伴って、メモリとレジスタファイル１
００との間のデータ転送性能を向上させる必要がある場
合は、データバス幅を２倍にするなどの従来より知られ
ているメモリシステム技術を用いればよい。またプログ
ラムの実行以前に、命令スケジューリング等を行う最適
化コンパイラによって、ADD8bx4のような演算時間の短
い命令を予め連続させておくことが期待される。
１マシンサイクルに２つの分割命令を実行できる。なお
演算性能の向上に伴って、メモリとレジスタファイル１
００との間のデータ転送性能を向上させる必要がある場
合は、データバス幅を２倍にするなどの従来より知られ
ているメモリシステム技術を用いればよい。またプログ
ラムの実行以前に、命令スケジューリング等を行う最適
化コンパイラによって、ADD8bx4のような演算時間の短
い命令を予め連続させておくことが期待される。
【００３６】次に以下の命令列を例に、演算の種類に依
存してソースオペランドの切り替え周期を変化させる動
作を説明する。
存してソースオペランドの切り替え周期を変化させる動
作を説明する。
【００３７】AND32b R1,R2->R3 OR32b R4,R5->R6 SHL32b R7,R8->R9 図３に、本実施例の処理装置が上記命令列を実行した時
のタイミングチャートを示す。
のタイミングチャートを示す。
【００３８】３００〜３１６は図２の２００〜２１６と
同じ信号のタイミング波形である。３２０はAND32bおよ
びOR32bの発行ステージ、３２１aはAND32bの実行ステー
ジ、３２１bはOR32bの実行ステージ、３２２はAND32bお
よびOR32bの書き込みステージ、３３０はSHL32bの発行
ステージ、３３１はSHL32bの実行ステージ、３３２はSH
L32bの書き込みステージである。
同じ信号のタイミング波形である。３２０はAND32bおよ
びOR32bの発行ステージ、３２１aはAND32bの実行ステー
ジ、３２１bはOR32bの実行ステージ、３２２はAND32bお
よびOR32bの書き込みステージ、３３０はSHL32bの発行
ステージ、３３１はSHL32bの実行ステージ、３３２はSH
L32bの書き込みステージである。
【００３９】まず、プログラムカウンタはAND32bを指し
ている。時間t1以前に、プログラムカウンタが指してい
る２命令AND32bとOR32bをデコードする。この場合、命
令発行部１７０はAND32bおよびOR32bを発行するととも
に、これらの命令がスカラー算術演算命令(ADD32b,SHL3
2b)よりも短い演算時間の命令であることを検出してMOD
E124を１とし、次の命令SHL32bを指すようにプログラム
カウンタを更新する。これと並行して、AND32bのソース
オペランドであるレジスタR1の内容をラッチ１１０へ、
R2の内容をラッチ１１２へ読み出し、かつOR32bのソー
スオペランドであるレジスタR4の内容をラッチ１１１
へ、R5の内容をラッチ１１３へ読み出す。つまり時間t1
直前の１マシンサイクルで、ADD32bの発行ステージ３２
０が完了する。次に時間t1の直後、読み出されたAND32b
とOR32bのソースオペランドがラッチ１１０〜１１３へ
格納される。
ている。時間t1以前に、プログラムカウンタが指してい
る２命令AND32bとOR32bをデコードする。この場合、命
令発行部１７０はAND32bおよびOR32bを発行するととも
に、これらの命令がスカラー算術演算命令(ADD32b,SHL3
2b)よりも短い演算時間の命令であることを検出してMOD
E124を１とし、次の命令SHL32bを指すようにプログラム
カウンタを更新する。これと並行して、AND32bのソース
オペランドであるレジスタR1の内容をラッチ１１０へ、
R2の内容をラッチ１１２へ読み出し、かつOR32bのソー
スオペランドであるレジスタR4の内容をラッチ１１１
へ、R5の内容をラッチ１１３へ読み出す。つまり時間t1
直前の１マシンサイクルで、ADD32bの発行ステージ３２
０が完了する。次に時間t1の直後、読み出されたAND32b
とOR32bのソースオペランドがラッチ１１０〜１１３へ
格納される。
【００４０】時間t1からt3の間でMODE'316は１なので、
SW121は０となり演算器の入力データにはラッチ１１０
および１１２の内容が選ばれ、DST1T122は１、T2Lは０
となり演算結果はラッチ１５０に格納される。
SW121は０となり演算器の入力データにはラッチ１１０
および１１２の内容が選ばれ、DST1T122は１、T2Lは０
となり演算結果はラッチ１５０に格納される。
【００４１】時間t3からt5の間でMODE'316は１なので、
SW121は１となり演算器の入力データにはラッチ１１１
および１１３の内容が選ばれ、DST1T122は０、T2Lは１
となり演算結果はラッチ１５１に格納される。
SW121は１となり演算器の入力データにはラッチ１１１
および１１３の内容が選ばれ、DST1T122は０、T2Lは１
となり演算結果はラッチ１５１に格納される。
【００４２】また時間t1からt5の間で、SHL32bおよび次
の命令をデコードし、SHL32bのみを発行し、MODE124を
０とし、プログラムカウンタを１命令分更新する。さら
に時間t1からt5の間で、SHL32bのソースオペランドであ
るレジスタR7の内容をラッチ１１０へ、R8の内容をラッ
チ１１２へ読み出し、かつ次の命令の２つのソースオペ
ランドもラッチ１１１およびラッチ１１３へ読み出す。
つまり時間t1からt5の１マシンサイクルで、AND32bの実
行ステージ３２１aおよびOR32bの実行ステージ３２１
b、およびSHL32bの発行ステージ３３０が完了する。
の命令をデコードし、SHL32bのみを発行し、MODE124を
０とし、プログラムカウンタを１命令分更新する。さら
に時間t1からt5の間で、SHL32bのソースオペランドであ
るレジスタR7の内容をラッチ１１０へ、R8の内容をラッ
チ１１２へ読み出し、かつ次の命令の２つのソースオペ
ランドもラッチ１１１およびラッチ１１３へ読み出す。
つまり時間t1からt5の１マシンサイクルで、AND32bの実
行ステージ３２１aおよびOR32bの実行ステージ３２１
b、およびSHL32bの発行ステージ３３０が完了する。
【００４３】次に時間t5からt9の間で、AND32bの演算結
果であるラッチ１５０の内容がレジスタR3へ、OR32bの
演算結果であるラッチ１５１の内容がレジスタR6へ格納
される。時間t5の直後、読み出されたSHL32bと次の命令
のソースオペランドがラッチ１１０〜１１３へ格納され
る。
果であるラッチ１５０の内容がレジスタR3へ、OR32bの
演算結果であるラッチ１５１の内容がレジスタR6へ格納
される。時間t5の直後、読み出されたSHL32bと次の命令
のソースオペランドがラッチ１１０〜１１３へ格納され
る。
【００４４】時間t5からt9の間でMODE'316は０なので、
SW121は０となり演算器の入力データにはラッチ１１０
および１１２の内容だけが選ばれ、DST1T122は０、T2L
は１となり演算結果はラッチ１５１のみに格納される。
つまり時間t5からt9の１マシンサイクルで、AND32bおよ
びOR32bの書き込みステージ３２２、およびSHL32bの実
行ステージ３３１が完了する。
SW121は０となり演算器の入力データにはラッチ１１０
および１１２の内容だけが選ばれ、DST1T122は０、T2L
は１となり演算結果はラッチ１５１のみに格納される。
つまり時間t5からt9の１マシンサイクルで、AND32bおよ
びOR32bの書き込みステージ３２２、およびSHL32bの実
行ステージ３３１が完了する。
【００４５】最後に時間t9からの１マシンサイクルで、
SHL32bの演算結果であるラッチ１５１の内容をレジスタ
R9へ格納し、SHL32bの書き込みステージ３３２が完了す
る。以上の通り、本実施例では１つの演算器で１マシン
サイクルに２つの単純な論理演算命令を実行できる。
SHL32bの演算結果であるラッチ１５１の内容をレジスタ
R9へ格納し、SHL32bの書き込みステージ３３２が完了す
る。以上の通り、本実施例では１つの演算器で１マシン
サイクルに２つの単純な論理演算命令を実行できる。
【００４６】
【発明の効果】本発明では、大きいデータサイズの算術
演算を行う演算時間を単位時間と規定すると、該単位時
間内に小さいデータサイズの算術演算または単純な論理
演算が複数回実行される。大きいデータサイズの算術演
算を行う演算時間に合わせて演算を順次実行するよりも
短い時間で多くの命令が実行される。
演算を行う演算時間を単位時間と規定すると、該単位時
間内に小さいデータサイズの算術演算または単純な論理
演算が複数回実行される。大きいデータサイズの算術演
算を行う演算時間に合わせて演算を順次実行するよりも
短い時間で多くの命令が実行される。
【００４７】つまり、演算器を複数個設けることなく、
処理装置の演算効率が向上する。
処理装置の演算効率が向上する。
【図１】本発明の一実施例であるデータ処理装置のブロ
ック図である。
ック図である。
【図２】図１のデータ処理装置の動作を説明するタイミ
ングチャートである。
ングチャートである。
【図３】図１のデータ処理装置の動作を説明するタイミ
ングチャートである。
ングチャートである。
１００…３２ビットレジスタファイル、１１０〜１１
３、１５０、および１５１…３２ビットラッチ、１２０
〜１２４…１ビット信号線、１３０および１３１…３２
ビット幅のセレクタ、１４０…３２ビット算術論理演算
器、１６０…クロック制御部、１７０…命令発行部、２
００〜２１６および３００〜３１６…信号のタイミング
波形、２２０〜２３２および３２０〜３３２…パイプラ
インステージ。
３、１５０、および１５１…３２ビットラッチ、１２０
〜１２４…１ビット信号線、１３０および１３１…３２
ビット幅のセレクタ、１４０…３２ビット算術論理演算
器、１６０…クロック制御部、１７０…命令発行部、２
００〜２１６および３００〜３１６…信号のタイミング
波形、２２０〜２３２および３２０〜３３２…パイプラ
インステージ。
Claims (7)
- 【請求項１】様々なデータサイズおよび様々な演算を有
するデータ処理装置において、演算器へのソースオペラ
ンドを切り替える周期を変化させるオペランド制御手段
を具備したことを特徴とするデータ処理装置。 - 【請求項２】上記オペランド制御手段において、演算す
るデータのサイズに依存して、ソースオペランドを切り
替える周期を変化させる手段を具備したことを特徴とす
る請求頁１記載のデータ処理装置。 - 【請求項３】上記オペランド制御手段において、演算の
種類に依存して、ソースオペランドを切り替える周期を
変化させる手段を具備したことを特徴とする請求頁１記
載のデータ処理装置。 - 【請求項４】第１のデータサイズおよび該第１のデータ
サイズより大きい第２のデータサイズの演算データを演
算するデータ処理装置において、上記第１のデータサイ
ズの演算データを演算器へ入力する第１の周期を上記第
２のデータサイズの演算データを演算器へ入力する第２
の周期よりも短くしたことを特徴とするデータ処理装
置。 - 【請求項５】演算データのデータサイズを検出し、上記
第１のサイズの場合には該演算データが上記演算器へ入
力される時間とその次の演算データが上記演算器へ入力
される時間との間の周期を上記第１の周期に設定すると
ともに、上記第２のサイズの場合には該演算データが上
記演算器へ入力される時間とその次の演算データが上記
演算器へ入力される時間との間の周期を上記第２の周期
に設定する制御回路を具備することを特徴とする請求頁
４記載のデータ処理装置。 - 【請求項６】演算器での演算時間が第１の演算時間とな
る第１の命令群および該第１の演算時間より長い第２の
演算時間となる第２の命令群を実行するデータ処理装置
において、上記第１の命令群の命令を上記演算器へ入力
する第１の周期を上記第２の命令群の命令を上記演算器
へ入力する第２の周期よりも短くしたことを特徴とする
データ処理装置。 - 【請求項７】入力された命令の種類を検出し、上記第１
の命令群に属する命令の場合には該演算データが上記演
算器へ入力される時間とその次の演算データが上記演算
器へ入力される時間との間の周期を上記第１の周期に設
定するとともに、上記第２のサイズの場合には該演算デ
ータが上記演算器へ入力される時間とその次の演算デー
タが上記演算器へ入力される時間との間の周期を上記第
２の周期に設定する制御回路を具備することを特徴とす
る請求頁６記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7269722A JPH09114659A (ja) | 1995-10-18 | 1995-10-18 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7269722A JPH09114659A (ja) | 1995-10-18 | 1995-10-18 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09114659A true JPH09114659A (ja) | 1997-05-02 |
Family
ID=17476260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7269722A Pending JPH09114659A (ja) | 1995-10-18 | 1995-10-18 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09114659A (ja) |
-
1995
- 1995-10-18 JP JP7269722A patent/JPH09114659A/ja active Pending
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