JPH09116016A

JPH09116016A - 改良型埋込コンタクトの形成方法

Info

Publication number: JPH09116016A
Application number: JP8266155A
Authority: JP
Inventors: C Smith Gregory; シー．スミスグレゴリー
Original assignee: SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics lnc USA
Priority date: 1995-10-05
Filing date: 1996-10-07
Publication date: 1997-05-02
Also published as: EP0767491A2; EP0767491A3

Abstract

(57)【要約】【課題】２つの側壁スペーサの間に埋込コンタクトを
形成する方法及びその方法によって製造される半導体装
置を提供する。【解決手段】本発明によれば、半導体本体（１０）内
の第一導電型の活性領域（１２）の表面上に形成した誘
電体（２４）及び第一ポリシリコン（２６）を貫通する
開口（３０）内にイオン注入領域（３６）が形成されて
いる。側壁スペーサ（４０，４２）が開口（３０）の端
部に形成されている。第二導電体（４４）がイオン注入
領域（３６）、側壁スペーサ（４０，４２）、第一ポリ
シリコン（２６）の上に形成されており且つパターン形
成されてゲートを形成している。このゲートとイオン注
入領域との接触部が埋込コンタクト（４６）である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路に関する
ものであって、更に詳細には、集積回路において埋込コ
ンタクト（第一コンタクト）を形成する技術に関するも
のである。

【０００２】

【従来の技術】埋込コンタクトは、ポリシリコン（多結
晶シリコン）から基板への直接的なコンタクトである。
埋込コンタクトは、多結晶シリコンを使用して形成され
るので、メタリゼーションのレベル数を増加させること
なしに２つの領域の間のコンタクト即ち接触を形成する
方法として、過去２０年にわたり半導体業界において使
用されていたものである。このことは、そこには既にポ
リシリコン層が存在しているので、付加的なトポグラフ
ィを必要とすることなしに付加的なコンタクト層を提供
する。

【０００３】埋込コンタクトは、単位面積当たりのコン
ポーネント密度を増加させながらチップの寸法を減少さ
せる傾向が継続して存在する中で益々望ましいものとな
っている。この傾向は、導電体の線幅及びそれらの間の
スペースの両方を減少させており、集積回路装置におい
てより多くの導電体層を使用することを有益的なものと
させているが、各特定のメタリゼーション層においての
ルーチング即ち経路付けの柔軟性を制限している。更
に、装置寸法及び装置コンポーネント間の距離が益々小
さくなると、金属導電体に関連する容量が増加し、回路
の内部ＲＣ遅延を増加させ、従って回路の速度を低下さ
せる。

【０００４】埋込コンタクトは上述したような利点を与
えるものであるが、埋込コンタクトはゲート酸化膜をパ
ターン形成することを必要とするので実現上困難性が存
在していたために所望されるほど広く使用されるもので
はなかった。埋込コンタクトを実現する一方法は、スプ
リットポリ（ｓｐｌｉｔ−ｐｏｌｙ）即ち分割ポリシリ
コンプロセスによるものである。スプリットポリプロセ
スでは、ゲート酸化膜上に薄い第一ポリシリコン層を付
着形成し、次いで開口を形成しそれを介してコンタクト
を形成するものである。これは、開口を形成する場合に
使用するマスキング層がゲート酸化膜と直接接触し且つ
それを汚染することがないように行なわれる。次いで、
該第一ポリシリコン層及び開口を介して露出されている
基板の上に第二ポリシリコン層を付着形成する。

【０００５】埋込コンタクトは、しばしば、交差結合し
たトランジスタのゲートと離れたドレインとの間の接続
を形成するために使用される。この形態は例えば図１に
示したＳＲＡＭ等のメモリ適用場面において特に有用で
ある。この形態は、第一トランジスタＴ₁ のゲートＧ₁
を第二トランジスタＴ₂ のドレインＤ₂ に接続し、且つ
第二トランジスタＴ₂ のゲートＧ₂ を第一トランジスタ
Ｔ₁ のドレインＤ₁ へ接続することによって形成する。
ゲートＧ₁ は、典型的に、ポリシリコンであり且つドレ
インＤ₂ はその上にトランジスタが形成される基板のイ
オン注入領域である。

【０００６】第二トランジスタのドレインＤ₂ 近くの基
板内におけるある領域をイオン注入することによって埋
込コンタクトを形成し、そのことは、該イオン注入領域
を第一トランジスタのゲートＧ₁ から離隔させたものと
させる。ドープしたポリシリコン層をゲート酸化膜上
（またはスプリットポリプロセスにおける第一ポリシリ
コン上）に形成し且つゲート酸化膜における開口を介し
てイオン注入領域と接続させる。該ドープしたポリシリ
コンをパターン形成して第一トランジスタのゲートＧ₁
を形成する。次いで、イオン注入領域を軽度にドープし
たドレイン（ＬＤＤ）領域と接続させ、従って第二トラ
ンジスタのドレインＤ₂ と接続させる。

【０００７】ゲートＧ₁ をパターン形成するために使用
されるマスキング層のエッチバイアス及び整合公差が、
ゲートＧ₁ をパターン形成する場合に、ゲートＧ₁ の端
部がどこに形成されるかを決定する。次いで、ゲートＧ
₁ に対して必要ではないドープしたポリシリコン層をエ
ッチング除去する。

【０００８】図２ａに示したように、従来技術における
問題点は、想像線で示したマスキング層８が不整合とな
る場合があるということである。ゲートをパターン形成
するために使用されるマスキング層の端部９は開口３０
の端部から離れたマスキング層８のエッチバイアス及び
整合公差の範囲内に位置されている。ゲートのために必
要ではないドープしたポリシリコン４４の全てをエッチ
ング除去せねばならないので、かなり過剰なエッチング
が必要とされる。選択的エッチングは誘電体とポリシリ
コンとの間を区別することが可能であるが、基板１０及
びドープしたポリシリコン４４は両方ともシリコンであ
るために、それらの間を区別することは不可能である。
従って、誘電体２４上で停止するが基板上では停止する
ことのない選択的エッチングを使用することが可能であ
る。マスキング層８が完全に整合状態にあるか又はマス
キング層８の端部９、従ってゲート端部４が誘電体２４
の上方に位置しているように不整合状態にある場合に
は、エッチングは誘電体２４において停止する。然しな
がら、マスキング層８の端部９が荷電イオンでイオン注
入されている基板１０であるイオン注入領域２の上方に
位置しているようにマスキング層８が不整合状態にある
場合には、エッチングはオーバーエッチ即ち過剰なエッ
チングの期間の全体にわたって継続して行なわれる。何
故ならば、このエッチングは基板１０とドープしたポリ
シリコン４４との差別を行なうことが不可能だからであ
る。基板１０はポリシリコン４４とほぼ同一の速度でエ
ッチングするので、イオン注入領域２内には大きなトレ
ンチ５が形成される。このトレンチはイオン注入領域２
とＬＤＤ領域５４との間に小さなコンタクトを形成し、
埋込コンタクトの抵抗値を増加させ且つ回路の不適切な
機能を発生させる。そのトレンチが十分に大きなもので
ある場合には、イオン注入領域とＬＤＤ領域との間のコ
ンタクトが全く形成されない場合があり、図１に示した
ように、接続部１において開回路を発生させ、且つ該回
路を使用する装置の機能障害を発生させる。該トレンチ
の形成及びそれによって発生されるより高い埋込コンタ
クトの抵抗値はリーク電流を発生させ、それは不安定
性、回路の不適切な機能、及び電力散逸の増加を発生さ
せる。

【０００９】次に、図２ｂを参照すると、トレンチの形
成を回避するために、ゲート端部１５の位置が常に誘電
体２４の上方にあり且つマスキング層１６が不整合とな
ってゲート端部１５をイオン注入領域１３の上方に形成
させることがないことを確保するエンクロジャ（ｅｎｃ
ｌｏｓｕｒｅ）即ち囲い込み基準を使用する。トレンチ
の形成を回避するために、囲い込み基準は、マスキング
層１６の端部１７が少なくとも開口３０の端部から整合
公差の幅離隔された誘電体２４上の位置と公称的に整合
されることを確保せねばならない。従って、マスキング
層１６が開口３０の方向において整合公差内で不整合で
あった場合に、そのエッチングがトレンチを形成させる
ことはない。然しながら、マスキング層が開口３０と反
対の方向において整合公差内で不整合であった場合に
は、ゲート１５は開口から最大で２つの整合公差離隔さ
れる場合があり、イオン注入領域１３とＬＤＤ領域５４
との間に低ドーパント濃度の区域１４を発生させる。こ
の低ドーパント濃度領域１４は、ＬＤＤ領域５４及びイ
オン注入領域１３等のより高度にドープした区域よりも
一層高い抵抗値を有しており、従って低ドーパント濃度
領域１４を有する埋込コンタクトは、ＬＤＤ領域５４及
びイオン注入領域１３が互いに接触している場合の埋込
コンタクトよりも一層高い埋込コンタクト抵抗値を有す
ることとなる。この一層高い抵抗値は回路の不適切な機
能を発生させ、回路速度を減少させ且つ機能不全のメモ
リとさせる場合がある。この低ドープ領域を介してＬＤ
Ｄ領域５４とイオン注入領域１３との間に良好なコンタ
クトを形成するためには過剰な熱サイクルを必要とす
る。然しながら、このような過剰な熱サイクルはプルダ
ウントランジスタ及びパストランジスタのスレッシュホ
ールド電圧を低下させる場合があり、且つ集積回路にお
けるその他のコンポーネントを劣化させる場合がある。

【００１０】

【発明が解決しようとする課題】本発明は、トレンチを
形成することなしに埋込コンタクトを有する半導体装置
及びその製造方法を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は、半導体装置の
製造方法及びその方法によって製造された半導体装置を
提供しており、その場合に、埋込コンタクトを形成すべ
き領域に側壁スペーサを形成する。これらの側壁スペー
サは、埋込コンタクトを形成するためにイオン注入領域
の上側においてゲートのパターン形成がイオン注入領域
にトレンチを形成することがなく、且つゲートを形成す
るためにポリシリコンのパターン形成における埋込コン
タクトの囲い込み基準を十分に緩和させてイオン注入領
域に隣接して軽度にドープしたドレイン領域を形成する
ことを可能とすることを確保する。従って、軽度にドー
プしたドレインをイオン注入領域へ接続させるために過
剰な熱サイクルを使用することなしに、軽度にドープし
たドレイン領域とイオン注入領域との間に低い抵抗値を
もった良好なコンタクトが形成される。

【００１２】典型的な実施例においては、第一導電型の
活性区域の表面上にゲート誘電体を形成する。そのゲー
ト誘電体の上に薄くドープした第一ポリシリコン保護層
を形成する。そのポリシリコンを貫通して、次いで誘電
体を貫通して開口を形成する。該開口は、半導体基板の
表面の一部を露出させ、且つその開口下側の基板内にイ
オン注入及び／又は拡散領域を形成する。該開口の端部
に側壁スペーサを形成する。該誘電体、側壁スペーサ及
びイオン注入領域の上に第二のドープしたポリシリコン
を形成する。次いで、完全な導電体（第一ポリシリコン
とイオン注入領域と接触するポリシリコンの両方を含
む）をパターン形成してゲートを形成する。ゲートとイ
オン注入領域とのコンタクトが埋込コンタクトである。

【００１３】本発明の利点の１つは、整合公差が側壁ス
ペーサの幅よりも小さい場合に、埋込コンタクトが不整
合であったとしても、埋込コンタクトのイオン注入領域
にトレンチが形成されることがないということである。

【００１４】本発明の別の利点は、埋込コンタクトがよ
り低い抵抗値を有しているということである。

【００１５】本発明の更に別の利点は、イオン注入領域
を埋込コンタクトのＬＤＤ領域へ接続させるために過剰
な熱サイクルが必要とされることはないということであ
る。本発明の更に別の利点は、エンクロージャルール
（ｅｎｃｌｏｓｕｒｅｒｕｌｅｓ）即ち囲い込み基準
が緩和されているということである。

【００１６】本発明の更に別の利点は、コンポーネント
即ち構成要素の密度を増加させることが可能であるとい
うことである。

【００１７】本発明の更に別の利点は、導電体層内にコ
ンタクトを形成するために金属を使用することなしに導
電体層としてポリシリコン層を使用して信頼性のあるコ
ンパクトなＳＲＡＭセルを製造することが可能であると
いうことである。

【００１８】本発明の更に別の利点は、上述した利点が
従来の処理の流れを使用して達成されるということであ
る。

【００１９】

【発明の実施の形態】以下に説明する処理ステップ及び
構成体は集積回路を製造するための完全な処理の流れを
形成するものではない。本発明は、当該技術分野におい
て現在使用されている集積回路製造技術に関連して実施
することが可能なものであり、従って、一般的に実施さ
れる処理ステップは本発明の理解のために必要なものの
みについて説明を行なう。本発明に基づいて製造過程に
おける集積回路の一部を示した概略断面図は縮尺通りの
ものではなく、本発明の重要な特徴をよりよく示すため
に適宜拡縮して示してある。

【００２０】本発明の好適実施例に基づいて集積回路を
製造することの可能な方法について説明する。図４を参
照すると、薄い第一誘電体２４が基板１０の例えばＰ型
である第一導電型の活性領域１２の上側に位置してい
る。現在好適な実施例においては、活性領域１２は約１
０¹⁴／ｃｍ³ の濃度となるようにドープしてある。第一
誘電体２４はゲート酸化膜を形成し、それは、典型的
に、コンフォーマルなドープしていない成長させた二酸
化シリコンであるか、又は６０Å及び１００Åの間の厚
さを有する当該技術分野において公知のその他の酸化物
である。

【００２１】次に、図５を参照すると、第一誘電体２４
の上に薄い第一導電体２６を形成する。この第一導電体
２６は、好適には、ドープした多結晶シリコンであり、
以後第一ポリシリコンと呼称する。この第一ポリシリコ
ンのドーピングレベルは、典型的に、５×１０¹⁹／ｃｍ
³ である。第一ポリシリコン２６は、爾後の処理ステッ
プにおいて使用するマスキング層が第一誘電体２４、即
ちゲート誘電体と接触することを防止し、従ってマスキ
ング層から不純物が第一誘電体２４へ流入し且つ第一誘
電体２４の電気的特性に損傷を与える可能性を回避して
いる。第一ポリシリコン２６は、典型的に、１０００Å
と２０００Åとの間の厚さであり、好適には１５００Å
の厚さである。

【００２２】図６に示したように、誘電体上で停止する
高度に選択性の異方性エッチングを使用して、第一ポリ
シリコン２６を貫通して開口２８をエッチング形成す
る。開口２８は、少なくとも、埋込コンタクト＋図１に
示した交差結合型トランジスタの一方のゲートＧ₁ をパ
ターン形成するために使用されるマスキング層のエッチ
バイアス及び整合公差の２倍と同じ幅である。最近の処
理技術においては、マスキング層のエッチバイアス及び
整合公差は典型的に８００Åである。この埋込コンタク
トの幅は、好適には、最近の０．５μｍ技術においては
５０００Åである典型的なゲート幅と同一である。図７
に示したように、開口２８直下の第一誘電体２４の部分
を除去して開口３０を形成する。次に図８を参照する
と、開口３０下側の基板１０を、典型的には、該基板を
イオン注入することによって、第二導電型、例えばＮ型
のイオンでドープする。Ｎ型イオン注入領域を形成する
ためには、好適には、５０ＫｅＶにおいて３×１０¹⁵／
ｃｍ² の燐のドーズを使用し、典型的に１×１０²⁰／ｃ
ｍ³ 乃至３×１０²⁰／ｃｍ³ の間の濃度を有するイオン
注入領域３６を形成する。

【００２３】図９を参照すると、第一ポリシリコン２６
及びイオン注入領域３６の上に第二誘電体層３８を付着
形成する。この第二誘電体３８は、典型的に、酸化物で
あって、コンフォーマル即ち適合的に付着形成し、次い
で異方性エッチングを行なって、図１０に示したよう
に、開口の端部に側壁スペーサ４０，４２を形成する。
第二誘電体３８は、好適には、第一ポリシリコン２６と
同一の厚さであり、即ち好適には１５００Åの厚さであ
る。側壁スペーサ４０，４２は、少なくとも、ゲートを
パターン形成するために使用したマスキング層のエッチ
バイアス及び整合公差と同一の幅とすべきであり、それ
は、最近の処理技術において約８００Åである。側壁ス
ペーサは、好適には、１５００Åの幅である。

【００２４】埋込コンタクトは、図１に示した交差結合
型トランジスタのうちの一方のゲートＧ₁ とこのゲート
から離れたイオン注入領域３６の接合点に形成する。図
１１に示したように、第二導電型にドープした第二ポリ
シリコン４４を第一ポリシリコン２６、側壁スペーサ４
０，４２及び開口３０を介して露出されているイオン注
入領域３６の部分の上に付着形成させる。最近の処理技
術においては、第二ポリシリコン４４は１０００Åと２
０００Åとの間の厚さであり、好適には１５００Åであ
って、５×１０¹⁹／ｃｍ³ と５×１０²⁰／ｃｍ³ との間
であって、好適には１×１０²⁰／ｃｍ³ へドープさせ
る。第二ポリシリコン４４をパターン形成し且つエッチ
ングしてゲートＧ₁ 又はその他の所望の局所的な相互接
続を形成する。ゲートＧ₁ とイオン注入領域３６との接
合点が埋込コンタクト４６である。次に図１２を参照す
ると、第二ポリシリコン４４の表面上にマスキング層４
８を付着形成する。マスキング層４８の端部５０は、図
１３に示したように、ゲート端部５２の位置を決定す
る。第二ポリシリコン４４をパターン形成し且つエッチ
が該誘電体上で停止するように特に選択されており１０
０：１より大きなエッチ選択性を有する例えばＣｌ₂ 及
びＨＢｒエッチ等の高度に選択性の異方性エッチによっ
てエッチングを行なう。側壁スペーサ４０，４２は、少
なくとも、マスキング層４８のエッチバイアス及び整合
公差と同じ幅であるので、マスキング層４８の端部５
０、従ってゲート端部５２はイオン注入領域３６の露出
部分の上に位置することはない。ゲート端部５２は側壁
スペーサ４２の上か又は第一誘電体２４の上のいずれか
に位置する。エッチが好適には酸化物である誘電体上で
停止することを確保するようにエッチ選択性が選ばれて
いるので、第一誘電体２４か又は側壁スペーサ４２のい
ずれかに到達した場合にエッチバックが停止する。この
ことは、ポリシリコンゲート層、即ち第二ポリシリコン
４４と第一ポリシリコン２６のエッチバック期間中にイ
オン注入領域３６におけるシリコンの迅速なエッチング
によって発生されていた従来技術において一般的なトレ
ンチが形成されることを防止する。このことは、トレン
チの形成によって発生される問題を回避しており、例え
ば、リーク電流の発生を回避し且つイオン注入領域３６
とそのイオン注入領域に隣接して形成したドレイン領域
との間のコンタクトをより小さなものとさせるか又は完
全に欠如させることを回避し、そのことは、装置の不安
定性、埋込コンタクトにおけるより高い抵抗値、又はト
ランジスタの完全な機能障害を発生させる。

【００２５】図１４に示したように、マスキング層を除
去し、第一誘電体２４も除去することが可能であるが、
この第一誘電体は残存させることも可能である。イオン
注入領域３６に隣接して基板１０内に軽度にドープした
ドレイン（ＬＤＤ）領域５４を形成する。このＬＤＤ領
域は、典型的に、０．１×１０¹⁸／ｃｍ³ と３×１０¹⁸
／ｃｍ³ との間の濃度を有し、且つ爾後の加熱ステップ
の後に約５００Åの横方向拡散長を有するように基板１
０を燐でイオン注入することによって形成する。側壁ス
ペーサ４２は、少なくとも、マスキング層４８のエッチ
バック及び整合公差と同じ幅であるので、ゲート端部５
２の位置がトレンチを形成することがないことを確保す
るのに必要な囲い込み部分はゼロである。マスキング層
の端部は埋込コンタクトの端部、即ち開口３０の端部と
整合させることが可能である。従来技術においては、ポ
リシリコンの第二導電体４４に対して、囲い込み基準は
少なくともマスキング層の整合公差とすべきであり、第
二導電体４４に対して異なる物質を使用する場合には、
最小囲い込み基準はエッチバイアスも包含することが必
要な場合がある。最近の処理技術に於いては、囲い込み
基準は典型的に１０００Å乃至１５００Åとすべきであ
るが、本発明においては、マスキング層の端部は開口３
０の端部と整合させることが可能であり、従って囲い込
み部をゼロとさせることを可能としている。マスキング
層が開口３０の方向に不整合であった場合には、ゲート
端部５２は側壁スペーサ４２の上方にあり、且つＬＤＤ
領域５４の端部はＬＤＤ領域５４の形成期間中にイオン
注入領域３６へ接続される。マスキング層が開口３０か
ら離れる方向に不整合である場合には、ゲート端部は、
高々、開口３０から１個の整合公差分離れることとな
る。熱サイクルが付与されると、イオン注入領域３６と
ＬＤＤ領域５２の両方が互いに向かって拡散し且つ接続
状態となる。従って、イオン注入領域及びＬＤＤ領域の
結合した横方向拡散長は、少なくとも、許容可能な熱サ
イクルにおいてマスキング層の１個の整合公差と等しい
ものでなければならない。現在の処理技術においては、
これらの結合した横方向拡散長は約１０００Åに等し
い。

【００２６】従来技術においては、トレンチの形成を回
避するために、少なくとも１個の整合公差＋開口の端部
から離れた安全余裕の幅にわたりマスキング層の端部が
誘電体２４上の位置と整合することを囲い込み基準が確
保せねばならなかった。然しながら、マスキング層が開
口から反対方向に整合公差内において不整合が発生する
と、ゲートは最大で２個の整合公差＋開口からの安全余
裕不整合となる場合があり、図２ｂに示したより低いド
ープ領域１４を発生し、その場合に、より低いドーパン
ト濃度領域１４がイオン注入領域１３とＬＤＤ領域５４
との間に存在することとなる。図１４及び図２ｂを同時
的に参照すると、ＬＤＤ領域５４がイオン注入領域３６
と接触して形成されることを確保することは、より低い
ドーパント濃度領域１４の低ドーパント濃度によって発
生される埋込コンタクトの高抵抗問題を取除いている。
又、本発明においては、イオン注入領域３６とＬＤＤ領
域５４との間の距離が、高々、１個の整合公差分であ
り、一方従来技術におけるイオン注入領域１３とＬＤＤ
領域５４との間の距離は少なくとも１個の整合公差＋安
全余裕であり且つ最大で２個の整合公差＋安全余裕とな
ることが可能であるから、本発明においては、従来技術
におけるよりも、イオン注入領域とＬＤＤ領域との間に
良好なコンタクト即ち接触を発生させるために必要な熱
サイクルは著しく小さなものである。

【００２７】次に、図１５を参照すると、第三誘電体５
５を基板１０と第二ポリシリコン４４との上に形成す
る。この第三誘電体５５は、好適には、コンフォーマル
なドープしてない酸化物か、又は当該技術分野において
公知のその他の誘電体であり、且つ異方性エッチバック
を行なってソース／ドレインをイオン注入するために必
要な側壁スペーサを形成する。第三誘電体５５は、典型
的に、最近の処理技術においては１２００Åの厚さであ
る。図３に示したように、側壁スペーサ５６はゲート端
部５２に隣接して形成する。側壁スペーサ５６は従来の
態様で形成され、且つソース／ドレイン領域５８は側壁
スペーサ５６を使用してイオン注入すべき領域を画定す
る。ソース／ドレイン領域は、典型的に、４０ＫｅＶの
エネルギにおいて、３×１０¹⁵／ｃｍ² のドーズでの砒
素と３×１０¹⁴／ｃｍ² のドーズでの燐でイオン注入す
る。これによって、本回路は従来の更なる処理ステップ
を行なう準備がなされる。

【００２８】図３を参照すると、本発明の好適実施例に
基づいて形成された集積回路の物理的構成が詳細に示さ
れている。コンフォーマルなドープしていないシリコン
酸化物又は当該技術分野において公知のその他の酸化物
からなる誘電体２４が基板１０の例えばＰ型である第一
導電型の活性領域１２の上側に位置している。誘電体２
４の特性及び厚さはゲート酸化膜を形成するのに必要と
されるようなものである。最近の処理技術においては、
誘電体２４は、通常、６０Åと１００Åの間の厚さに付
着形成させた二酸化シリコンである。典型的に１０００
Åと２０００Åとの間であり、好適には１５００Åの薄
い第一導電層２６が誘電体２４の上側に位置している。
第一導電層２６は、好適には、ポリシリコンである。

【００２９】誘電体２４及び第一ポリシリコン２６を貫
通する開口３０が例えばＮ型である第二導電型のイオン
注入領域３６の上側に位置している。開口３０は側壁ス
ペーサ４０，４２を有しており、該スペーサは第二ポリ
シリコン４４とイオン注入領域３６との間に埋込コンタ
クト４６を画定している。側壁スペーサ４０，４２は、
少なくとも、ゲートをパターン形成するために使用する
マスキング層のエッチバイアス及び整合公差と同じ幅と
すべきである。これらの側壁スペーサは、好適にはコン
フォーマルなドープしていない酸化物か又は当該技術分
野において公知のその他の任意の酸化物から形成され、
且つ、好適には、１５００Åの厚さである。

【００３０】埋込コンタクトは、図１に示した交差結合
型トランジスタのうちの一方のゲートＧ₁ とこのゲート
から離れた交差結合型トランジスタの他方のトランジス
タのドレインＤ₂ とのジャンクション即ち接合点であ
る。再度図３を参照すると、第二導電型とすべくドープ
した第二ポリシリコン４４が第一ポリシリコン２６、側
壁スペーサ４０，４２、開口３０を介して露出されたイ
オン注入領域３６の部分の上側に位置している。第二ポ
リシリコン４４は交差結合型トランジスタのうちの一方
のトランジスタのゲートＧ₁ である。第二ポリシリコン
４４とイオン注入領域３６とのジャンクション即ち接合
点は埋込コンタクト４６である。

【００３１】好適にはコンフォーマルなドープしていな
いシリコン酸化物か又は当該技術分野において公知のそ
の他の任意の誘電体からなる側壁スペーサ５６は、第二
ポリシリコン４４のゲート端部５２と隣接している。軽
度にドープしたドレイン（ＬＤＤ）領域５４がイオン注
入領域３６に隣接しており、且つ図１に示した他方のト
ランジスタのドレインＤ₂ であるソース／ドレイン領域
５８がＬＤＤ領域５４に隣接している。

【００３２】図３を参照すると、側壁スペーサ４０，４
２は、少なくとも第二ポリシリコン４４をパターン形成
するために使用するマスキング層のエッチバイアス及び
整合公差と同じ幅であるから、ゲート端部５２はイオン
注入領域３６の露出部分の上に位置することはない。ゲ
ート端部５２は側壁スペーサ４２の上か又は誘電体２４
の上のいずれかに位置する。エッチ選択性は、エッチが
誘電体上で停止することを確保すべく選択される。エッ
チバックは誘電体２４か又は側壁スペーサ４２のいずれ
かに到達した場合に停止し、ポリシリコンゲート層のエ
ッチバック期間中にイオン注入領域３６内のシリコンの
迅速なエッチングによって発生される従来技術において
一般的なトレンチの形成を防止している。このことは、
装置の不安定性、埋込コンタクトにおける一層高い抵抗
値又はトランジスタの完全な機能障害を発生させるよう
なイオン注入領域３６と該イオン注入領域に隣接して形
成したドレイン領域との間の一層小さなコンタクト又は
コンタクトの完全なる欠如及びリーク電流等のトレンチ
形成によって発生される問題を回避している。

【００３３】更に、側壁スペーサ４２は、少なくとも、
第二ポリシリコン４４をパターン形成するために使用さ
れるマスキング層のエッチバイアス及び整合公差と同じ
幅であるので、ゲート端部５２の位置がトレンチ形成を
防止することを確保するのに必要な囲い込み基準を緩和
させることが可能であり、且つゲート端部５２は、従来
技術におけるように、少なくとも、１個の整合公差＋端
部から離れた安全余裕の幅誘電体２４上の位置の代わり
に、公称的に、開口３０の端部と整合される。ゲート端
部５２を開口３０の端部と整合させることは、装置に対
して必要とされる空間の量を減少させ、且つ単位面積内
により多くの装置を製造することを可能とし、単位面積
当たりの装置密度を増加させる。更に、ゲート端部５２
が開口３０の端部と整合することは、ゲート端部５２を
イオン注入領域３６の上方に形成することを可能として
いる。従って、ＬＤＤ領域５４の端部は、イオン注入領
域１３とＬＤＤ領域５２との間により低いドープ領域１
４が存在する図２ｂにおける従来技術と異なり、イオン
注入領域３６へ接続される。ＬＤＤ領域がイオン注入領
域と接触して形成されることを確保することによって、
低ドーパント濃度領域１４の低ドーパント濃度によって
発生される高い埋込コンタクト抵抗値問題を取除いてお
り、且つイオン注入領域とＬＤＤ領域との間に良好なコ
ンタクトを発生させるのに必要とされる熱サイクルを減
少させる。この構成は、特に、図１に示したＳＲＡＭメ
モリセルにおいて有用であり、且つ交差結合型トランジ
スタが普通に使用されるＳＲＡＭメモリにおいて有用で
ある。

【００３４】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、Ｎチャンネルトランジスタを形成する方法
について説明したが、本発明の技術的範囲を逸脱するこ
となしに、Ｐチャンネルトランジスタを形成することも
可能である。ゲートはポリシリコンとして説明したがポ
リサイド又は金属サリサイドを使用することも可能であ
る。更に、側壁スペーサは典型的に二酸化シリコンとし
て説明したが、その他の誘電体を使用することも可能で
ある。更に、本発明を４トランジスタＳＲＡＭメモリセ
ルに関連して説明したが、本発明は技術的範囲を逸脱す
ることなしに６トランジスタＳＲＡＭメモリにおいて使
用することも可能である。

【図面の簡単な説明】

【図１】従来のＳＲＡＭセルを示した概略図。

【図２ａ】従来の埋込コンタクトの一例を示した概略
断面図。

【図２ｂ】従来の埋込コンタクトの別の例を示した概
略断面図。

【図３】本発明に基づいて製造した集積回路の一例を
示した概略断面図。

【図４】図３に示した集積回路を製造する一段階にお
ける状態を示した概略断面図。

【図５】図３に示した集積回路を製造する一段階にお
ける状態を示した概略断面図。

【図６】図３に示した集積回路を製造する一段階にお
ける状態を示した概略断面図。

【図７】図３に示した集積回路を製造する一段階にお
ける状態を示した概略断面図。

【図８】図３に示した集積回路を製造する一段階にお
ける状態を示した概略断面図。

【図９】図３に示した集積回路を製造する一段階にお
ける状態を示した概略断面図。

【図１０】図３に示した集積回路を製造する一段階に
おける状態を示した概略断面図。

【図１１】図３に示した集積回路を製造する一段階に
おける状態を示した概略断面図。

【図１２】図３に示した集積回路を製造する一段階に
おける状態を示した概略断面図。

【図１３】図３に示した集積回路を製造する一段階に
おける状態を示した概略断面図。

【図１４】図３に示した集積回路を製造する一段階に
おける状態を示した概略断面図。

【図１５】図３に示した集積回路を製造する一段階に
おける状態を示した概略断面図。

【符号の説明】

１０基板１２活性領域２４第一誘電体２６第一導電体（ポリシリコン）２８，３０開口３６イオン注入領域３８第二誘電体４０，４２側壁スペーサ４４第二ポリシリコン４６埋込コンタクト４８マスキング層５０端部５２ゲート端部

Claims

【特許請求の範囲】

【請求項１】集積回路の製造方法において、半導体本体内の第一導電型の活性領域上に誘電体を形成
し、前記誘電体上に第一導電体を形成し、前記第一導電体及び前記誘電体を貫通して開口を形成し
て前記活性領域の一部を露出させ、前記活性領域の前記露出部分を介して前記半導体本体内
に第二導電型のイオン注入領域を形成し、前記開口の端部に隣接して前記開口内に側壁スペーサを
形成し、前記誘電体、前記側壁スペーサ及び前記イオン注入領域
の上にトランジスタゲートを構成する第二導電体を形成
し、前記第二導電体をパターン形成し、前記イオン注入領域に隣接して前記第二導電型の軽度に
ドープした領域を形成する、上記各ステップを有するこ
とを特徴とする方法。
【請求項２】請求項１において、前記側壁スペーサ
が、少なくとも、前記第二導電体をパターン形成するた
めのマスキング層のエッチバイアス及び整合公差の幅を
有していることを特徴とする方法。
【請求項３】請求項１において、前記第二導電体をパ
ターン形成するための囲い込み基準が無視可能であるこ
とを特徴とする方法。
【請求項４】請求項１において、前記第一導電体及び
前記第二導電体がドープした多結晶シリコンを有してい
ることを特徴とする方法。
【請求項５】請求項１において、前記第二導電体が金
属シリサイドを有していることを特徴とする方法。
【請求項６】請求項１において、前記各側壁スペーサ
が酸化物を有していることを特徴とする方法。
【請求項７】請求項１において、前記第一導電型がＰ
型であることを特徴とする方法。
【請求項８】請求項１において、更に、前記軽度にド
ープした領域に隣接してソース／ドレイン領域をイオン
注入させることを特徴とする方法。
【請求項９】請求項１の方法にしたがって製造した構
成体。
【請求項１０】請求項１において、前記集積回路がＳ
ＲＡＭであることを特徴とする方法。
【請求項１１】埋込コンタクトの形成方法において、半導体本体内に形成した活性領域上に誘電体を形成し、前記誘電体を貫通して開口を形成し、前記活性領域の一
部を露出させ、前記開口の端部に隣接して前記開口内に側壁スペーサを
形成し、前記誘電体、及び前記側壁スペーサの上に導電体を形成
し、前記導電体をパターン形成する、上記各ステップを有す
ることを特徴とする方法。
【請求項１２】請求項１１において、前記側壁スペー
サが、少なくとも、前記導電体をパターン形成するため
のマスキング層のエッチバイアス及び整合公差の幅を有
していることを特徴とする方法。
【請求項１３】請求項１１において、前記導電体をパ
ターン形成するための囲い込み基準が無視可能であるこ
とを特徴とする方法。
【請求項１４】請求項１１において、前記導電体を形
成するステップが、前記誘電体の上に第一導電体を形成
し、且つ前記第一導電体及び前記側壁スペーサの上に第
二導電体を形成することを特徴とする方法。
【請求項１５】請求項１４において、前記第一導電体
を形成するステップを、前記誘電体を付着形成するステ
ップの後で且つ前記誘電体を貫通して開口を形成するス
テップの前に実行し、且つ、前記誘電体の上に第一導電
体を付着形成し、前記第一導電体を貫通して開口を異方
性エッチングによって形成し、前記第二導電体を形成す
るステップを前記側壁スペーサを形成するステップの後
に実行し、且つ前記第一導電体、前記側壁スペーサ及び
前記拡散領域の上に第二導電体を付着形成することを特
徴とする方法。
【請求項１６】請求項１４において、前記第一導電体
及び前記第二導電体が第二導電型のドープした多結晶シ
リコンを有していることを特徴とする方法。
【請求項１７】請求項１４において、前記第二導電体
が金属シリサイドを有していることを特徴とする方法。
【請求項１８】請求項１１において、前記側壁スペー
サが酸化物を有していることを特徴とする方法。
【請求項１９】埋込コンタクトの形成方法において、半導体本体内に形成した活性領域の上に誘電体を形成
し、前記誘電体を貫通して開口を形成し前記活性領域の一部
を露出させ、前記開口の下側の前記半導体本体内に所定の導電型を持
った第一拡散領域を形成し、前記開口の端部に隣接して前記開口内に側壁スペーサを
形成し、前記誘電体、前記側壁スペーサ及び前記拡散領域の上に
導電体を形成し、前記導電体をパターン形成し、前記第一拡散領域の接続を与えるために前記第一拡散領
域と同一の導電型の第二拡散領域をイオン注入する、上
記各ステップを有することを特徴とする方法。
【請求項２０】請求項１９において、前記側壁スペー
サが、少なくとも、前記導電体をパターン形成するため
のマスキング層のエッチバイアス及び整合公差の幅を有
していることを特徴とする方法。
【請求項２１】請求項１９において、前記導電体をパ
ターン形成するための囲い込み基準が無視可能であるこ
とを特徴とする方法。
【請求項２２】請求項１９において、前記導電体を形
成するステップが、前記誘電体の上に第一導電体を形成
し、且つ前記第一導電体、前記側壁スペーサ及び前記第
一拡散領域の上に第二導電体を形成することを特徴とす
る方法。
【請求項２３】請求項２２において、前記第一導電体
を形成するステップを、前記誘電体を付着形成するステ
ップの後で且つ前記誘電体を貫通して開口を形成するス
テップの前に実行し、且つ前記誘電体の上に第一導電体
を付着形成し、且つ前記第一導電体を貫通して開口を異
方性エッチングによって形成し、且つ前記第二導電体を
形成するステップを前記側壁スペーサを形成するステッ
プの後に実行し、且つ前記第一導電体、前記側壁スペー
サ及び前記第一拡散領域の上に第二導電体を付着形成す
ることを特徴とする方法。
【請求項２４】請求項２２において、前記第一導電体
及び前記第二導電体が第二導電型のドープした多結晶シ
リコンを有していることを特徴とする方法。
【請求項２５】請求項２２において、前記第二導電体
が金属シリサイドを有していることを特徴とする方法。
【請求項２６】請求項１９において、前記側壁スペー
サが酸化物を有していることを特徴とする方法。
【請求項２７】請求項１９において、更に、前記軽度
にドープした領域に隣接してソース／ドレイン領域へ拡
散を行なうことを特徴とする方法。
【請求項２８】半導体装置において、半導体本体における第一導電型の活性領域の表面の上側
に誘電体が設けられており、前記表面の一部は前記誘電
体を貫通する開口を介して露出されており、前記半導体本体の前記表面の露出部分に隣接して第二導
電型の拡散領域が設けられており、前記開口の端部に隣接して側壁スペーサが設けられてお
り、前記誘電体、前記側壁スペーサ及び前記拡散領域の上側
に導電体が設けられており、前記拡散領域が軽度にドープしたドレイン領域と接触し
ており、且つ前記導電体が電界効果トランジスタゲート
を有している、ことを特徴とする半導体装置。
【請求項２９】請求項２８において、前記側壁スペー
サが、少なくとも、前記導電体を形成するためのマスキ
ング層のエッチバイアス及び整合公差の幅を有している
ことを特徴とする半導体装置。
【請求項３０】請求項２８において、前記導電体が、
前記誘電体の上側に存在する第一導電体と、前記第一導
電体、前記側壁スペーサ及び前記拡散領域の上側に存在
する第二導電体とを有することを特徴とする半導体装
置。
【請求項３１】請求項３０において、前記第一導電体
及び第二導電体が、第二導電型のドープした多結晶シリ
コンを有していることを特徴とする半導体装置。
【請求項３２】請求項３０において、前記第二導電体
が金属シリサイドを有していることを特徴とする半導体
装置。
【請求項３３】請求項２８において、前記側璧スペー
サが酸化物を有していることを特徴とする半導体装置。
【請求項３４】請求項２８において、前記第一導電型
がＰ型であることを特徴とする半導体装置。
【請求項３５】請求項２８において、更に、前記軽度
にドープした領域に隣接してソース／ドレイン領域を有
することを特徴とする半導体装置。
【請求項３６】スタティックランダムメモリにおい
て、半導体本体における第一導電型の活性領域の表面の上側
に誘電体が設けられており、前記表面の一部は前記誘電
体を貫通する開口を介して露出されており、前記誘電体の上側に第一導電体が設けられており、前記半導体本体の前記表面の露出部分に隣接して第二導
電型のイオン注入領域が設けられており、前記開口の端部に隣接して側壁スペーサが設けられてお
り、前記第一導電体、前記側壁スペーサ及び前記イオン注入
領域の上側に第二導電体が設けられており、前記イオン注入領域が軽度にドープしたドレイン領域と
接触しており、且つ前記第二導電体が電界効果トランジ
スタゲートを有している、ことを特徴とするメモリ。
【請求項３７】請求項３６において、前記側壁スペー
サが、少なくとも、前記第二導電体を形成するためのマ
スキング層のエッチバイアス及び整合公差の幅を有して
いることを特徴とするメモリ。
【請求項３８】請求項３６において、前記第一導電体
及び前記第二導電体がドープした多結晶シリコンを有し
ていることを特徴とするメモリ。
【請求項３９】請求項３６において、前記第二導電体
が金属シリサイドを有していることを特徴とするメモ
リ。
【請求項４０】請求項３６において、前記側壁スペー
サが酸化物を有していることを特徴とするメモリ。
【請求項４１】請求項３６において、前記第一導電型
がＰ型であることを特徴とするメモリ。
【請求項４２】請求項３６において、更に、前記軽度
にドープした領域に隣接してソース／ドレイン領域が形
成されていることを特徴とするメモリ。