JPH0685082A

JPH0685082A - 半導体装置の製造方法

Info

Publication number: JPH0685082A
Application number: JP23830092A
Authority: JP
Inventors: Osamu Sakamoto; 治坂本; Sachitada Kuriyama; 祐忠栗山
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-09-07
Filing date: 1992-09-07
Publication date: 1994-03-25

Abstract

(57)【要約】【目的】マスク合せずれがあっても確実に多結晶シリ
コン膜と配線用拡散層との電気的接続を行う。【構成】基板１上にゲート酸化膜２と第１の多結晶シ
リコン膜３を形成後、ベリッドコンタクト５を形成し、
このコンタクト５内に接続層７を形成する。次に、マス
ク形成時のマスク合せずれよりも大きな幅を有しかつ多
結晶シリコンの除去時のストッパーとなる枠付け酸化膜
２１ａ，２１ｂを前記コンタクト５内の周りに形成す
る。更に第２の多結晶シリコン膜８を形成後、前記酸化
膜２１ａの上に中心線３１が設定されたレジスト膜４ｂ
をマスクとして形成し、このマスクを用いて不要な多結
晶シリコン膜３，８とゲート酸化膜２を基板表面が露出
されるよう除去する。その後、露出した基板表面に配線
層１０を形成し、熱処理で配線層１０と接続層７を接触
させて両層を接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に拡散層からなる配線層と多結晶シリコン膜を
接続するコンタクトに改良を加えた半導体装置の製造方
法に関するものである。

【０００２】

【従来の技術】従来より半導体装置の製造プロセスにお
いて拡散層と多結晶シリコン膜を接続する方法として
は、いろいろな方法が提案されているが、その中の１つ
にベリッドコンタクト（ゲートコンタクト）技術という
ものがある。例えば「電子材料、１９８９年６月号、３
６頁」にその具体例が示されている。図７及び図８はそ
の製造方法の概要を工程順に示したものであり、これら
の図についてそのベリッドコンタクトの製造方法を説明
する。

【０００３】図７において、まず、Ｐ型シリコン半導体
基板１の一主面上に熱酸化法によって約１５ｎｍの厚さ
のゲート酸化膜２を形成し、次にＬＰＣＶＤ（Low Pres
sureChemical Vapor Deposition）法によってＮ型の導
電性をもった第１多結晶シリコン膜３を堆積する（図７
(a) ）。この第１多結晶シリコン膜３は、後述する図７
(b) に示すような有機材料であるレジスト膜４ａを形成
する際に、このレジスト膜が直接ゲート酸化膜２の上に
形成されてトランジスタとしての性能を低下させること
がないようにするための保護膜としての働きを持ってい
る。

【０００４】次に、フォトリソグラフィ法により、図７
(b) に示すように所望のパターン形状のレジスト膜４ａ
を形成する。このフォトリソグラフィ法とは、未露光の
レジスト膜をシリコン半導体基板の上に回転塗布し、そ
の塗布された未感光のレジスト膜の上に紫外線を通過さ
せないクロムによって形成されたパターンのマスクを置
き、プロジェクションアナラナーやステップアンドリピ
ート機から紫外線を照射し、クロムパターンのない部分
のレジスト膜を感光させ、その後現像し、所望のレジス
ト膜４ａを得る技術である。ただし、このリソグラフィ
技術は、マスクパターンとシリコン半導体基板との相対
的位置がずれることによって、形成したレジスト膜の位
置が正しい位置に対して多少ずれることがあり、これを
マスクの重ね合わせずれ（以下、マスク合せずれと略称
する）という。

【０００５】ところで、半導体装置の微細化が進むにつ
れて要求されるマスク合せずれ（最大値）は益々小さな
値（例えば±０．１μｍ程度）になり、それは露光機で
実現できる重ね合わせずれよりも小さくなっているのが
現状である。さて、この所望のパターン形状に形成され
たレジスト膜４ａをマスクとして、例えばＲＩＥ（Reac
tive Ion Etching）法によって第１多結晶シリコン膜３
を，ゲート酸化膜２をエッチングのストッパーとしてエ
ッチングし、ゲート酸化膜２をＰ型シリコン半導体基板
１をストッパーとしてエッチングし、ベリッドコンタク
ト５を形成する。その後、例えば、レジスト膜４ａをマ
スクとしてイオン注入法により砒素６を注入エネルギー
４０KeV，注入量２．０×１０¹⁵個／ｃｍ²だけ注入し、
Ｎ⁺ 接続層７を形成する（図７(b)）。

【０００６】その後、レジスト膜４ａを除去し、ＬＰＣ
ＶＤ法によりＮ型導電性を持った第２多結晶シリコン膜
８を約１００ｎｍの厚さに堆積する（図７(c) ）。次
に、前述したフォトリソグラフィ法によりレジスト膜４
ｂを所定の位置、つまりレジスト膜４ｂの端を図７(d)
の中心線３０に合わせて形成し、そのレジスト膜４ｂを
マスクとして第２多結晶シリコン膜８及び第１多結晶シ
リコン膜３をゲート酸化膜２をエッチングストッパーと
してエッチングし、次にゲート酸化膜２をＰ型シリコン
半導体基板１をエッチングストッパーとしてエッチング
し、第１多結晶シリコン膜３及び第２多結晶シリコン膜
８を積層してなる第１ゲート９を形成する。

【０００７】その後、レジスト膜４ｂをマスクとしてイ
オン注入法により、例えば、砒素６を注入エネルギー４
０KeV，注入量３．０×１０¹⁵個／ｃｍ² だけ注入して
Ｎ⁺配線層１０を形成する（図７(d)）。最後に、レジス
ト膜４ｂを除去した後、Ｎ⁺接続層７およびＮ⁺配線層１
０を活性化させ拡散させるために熱処理を行い、図８に
示すようにＮ⁺接続層７とＮ⁺配線層１０を接触させる。
これによって、第１ゲート９とＮ⁺ 配線層１０はベリッ
ドコンタクト５を通して電気的に接続される。

【０００８】

【発明が解決しようとする課題】しかしながら、マスク
合せのずれによって、図９に示すようにフォトリソグラ
フィ法により形成されたレジスト膜４ｂが所定の位置、
つまり中心線３０より右に＋ｘ₁（ｘ₁＞０）ずれると、
レジスト膜４ｂをマスクとしてイオン注入されたＮ⁺ 配
線層１０の左端が＋ｘ₁ だけ右にずれてしまう。その結
果、Ｎ⁺ 接続層７とＮ⁺配線層１０の相対的位置が遠く
なり、熱処理を行って両Ｎ⁺層を拡散させてもＮ⁺接続層
７とＮ⁺配線層１０は接触せず、これによって第１ゲー
ト９とＮ⁺ 配線層１０は電気的に接続されなくなるとい
う問題点があった。

【０００９】また、同じくマスク合せのずれによって、
図１０のようにフォトリソグラフィ法により形成された
レジスト膜４ｂが中心線３０より左に−ｘ₂（ｘ₂＞０）
ずれると、レジスト膜４ｂをマスクにして第１ゲート９
をＲＩＥ法によりエッチングするときのエッチングスト
ッパーとなるゲート酸化膜２がないベリッドコンタクト
５内の部分では、Ｐ型シリコン半導体基板１がオーバー
エッチ分だけエッチングされて溝１１ができてしまう。
レジスト膜４ｂをマスクとしてイオン注入すると、Ｎ⁺
配線層１０は半導体基板１の表面と溝１１の底面に形成
される。この結果、図１０のように溝１１の深さがＮ⁺
配線層１０の深さより大きいと、やはりＮ⁺接続層７と
Ｎ⁺配線層１０は溝１１の部分で接続されず、これによ
って第１ゲート９とＮ⁺ 配線層１０が電気的に接続され
なくなる。なお、この溝１１の深さはオーバーエッチの
度合いで決まるが、エッチングする１ゲート９の膜厚に
対して何％のオーバーエッチをするかはエッチングする
膜の下地の段差によって異なるものである。

【００１０】また、このような溝１１が形成されると基
板リーク電流が増加してしまう。すなわち、通常、電流
の通路はＮ⁺ 配線層１０であり、電流はこのＮ⁺ 配線層
１０を通るのでＰ型シリコン基板１へは流れないが、図
１０の場合には、溝１１の側壁にＰ型シリコン基板１が
むき出しになっているので、電流の通路であるＮ⁺ 配線
層１０が途中で切断されたことになり、電流はやむをえ
ず基板に流れ、基板へのリーク電流が増加してしまう。
したがって、このような半導体装置は使用できない。

【００１１】本発明は以上の点に鑑み、上記のような問
題点を解決するためになされたもので、マスク合せずれ
が生じても確実に多結晶シリコン膜と配線用拡散層を接
続することができる半導体装置の製造方法を提供するこ
とを目的とする。

【００１２】

【課題を解決するための手段】上記の目的を達成するた
め、本発明に係る半導体装置の製造方法は、半導体基板
の主表面上にゲート酸化膜，第１の多結晶シリコン膜を
順次形成後、これらに半導体基板表面を露出させるべく
ベリッドコンタクトを開口して、このベリッドコンタク
ト内に接続層を形成する。次いで、マスク重ね合せずれ
の最大値よりも大きな幅を有しかつの多結晶シリコン膜
の除去時のエッチングストッパーとなるサイドウォール
膜をベリッドコンタクトの周りにだけ形成し、さらに接
続層に接して第２の多結晶シリコン膜を形成する。次い
で、エッチングストッパーとなる膜の上にエッチング加
工すべき中心線が設定されたレジストパターンを形成
し、このレジストパターンをマスクとして不必要な第１
及び第２の多結晶シリコン膜とゲート酸化膜を半導体基
板表面が露出されるように順次除去した後、この露出し
た半導体基板表面に配線層を形成し、さらに熱拡散で接
続層と配線層を接触させるようにしたものである。

【００１３】また、本発明の別の発明に係る半導体装置
の製造方法は、半導体基板の主表面上にゲート酸化膜，
第１の多結晶シリコン膜を順次形成した後、レジストパ
ターンをマスクにして不必要な第１の多結晶シリコン膜
とゲート酸化膜を半導体基板表面が露出するまで除去
し、露出した半導体基板表面に配線層を形成した後、全
面に層間絶縁膜を形成しする。次いで、配線層の端から
マスク重ね合せずれの最大値よりも大きな距離離れた位
置に開口端部を持つレジストパターンのマスクを形成す
ることにより、このマスクを用いて層間絶縁膜と第１の
多結晶シリコン膜及びゲート酸化膜を半導体基板表面が
露出するまで順次除去してベリッドコンタクトを開口
し、ベリッドコンタクト内に露出した半導体基板表面に
配線層と重なり合う部分を持つ接続層を形成した後、ベ
リッドコンタクト内の接続層に接して第２の多結晶シリ
コン膜を形成するようにしたものである。

【００１４】

【作用】本発明においては、フォトリソグラフィ法のマ
スク合せずれよりも大きくかつ多結晶シリコンのエッチ
ングに対してエッチングストッパーとなるサイドウォー
ク膜を多結晶シリコン膜と一定の位置関係になるように
ベリッドコンタクト内に形成し、そのサイドウォール膜
の上にレジスト端を位置させるようなレジストパターン
のマスクを用いて配線層を形成するので、そのマスクが
ずれたとしても半導体基板をエッチングして溝を作るよ
うなことはなく、確実に多結晶シリコン膜と配線層を電
気的に接続できる。

【００１５】また、本発明の別の発明においては、接続
されるべき多結晶シリコン膜と配線層を形成し、その配
線層の端からマスク合せずれ以上に離れた位置に開口端
部を持つレジストパターンのマスクを形成し、このマス
クを用いて接続層を形成するので、確実に接続層を介し
て多結晶シリコン膜と配線層を接続できる。

【００１６】

【実施例】以下、本発明を図面に示す実施例に基づいて
詳細に説明する。実施例１図１(a)〜図２(c)は本発明の第１の実施例に係る半導体
装置の主要な製造工程図であり、断面構造図によって示
してある。また、図３(a)〜(c)はこの実施例においてマ
スク合わせのずれが右にずれその結果レジスト膜４ｂが
中心線よりも右にずれた場合の製造工程図であり、図４
(a)〜(c)は同じく本実施例においてマスク合わせのずれ
が左にずれその結果レジスト膜４ｂが中心線よりも左に
ずれた場合の製造工程図である。また、図１(a)〜図４
(c)に示す符号のうち、図７及び図８に示した符号と同
一ものは同一またはそれに相当する部分である。

【００１７】まず、図１(a)は図７(b)に示したものと同
じもので、そこまでの製造方法は前述した従来例の方法
と同様である。即ち、Ｐ型シリコン半導体基板１の一主
面上に熱酸化法により約１５ｎｍのゲート酸化膜２を形
成するとともに、ＬＰＣＶＤ法によって第１多結晶シリ
コン膜３を堆積後、その上面にフォトリソグラフィ法に
より所望パターン形状のレジスト膜４ａを形成したの
ち、このレジスト膜４ａをマスクとしてＲＩＥ法により
多結晶シリコン膜３，ゲート酸化膜２をエッチングして
ベリッドコンタクト５を形成する。次いで、このベリッ
ドコンタクト５内に露出した半導体基板１上にイオン注
入法によってイオン注入を行ってＮ⁺ 接続層７を形成す
る（図１(a)）。

【００１８】次に、このシリコン半導体基板１上に層間
酸化膜２１をＬＰＣＶＤ法によって膜厚ａ（例えばここ
では１５０ｎｍ程度）だけ堆積する（図１(b) ）。その
後、堆積した膜厚分ａつまり約１５０ｎｍの分だけ例え
ばＲＩＥ法によって層間酸化膜２１をエッチングする
と、第１多結晶シリコン膜３の端の部分にだけ幅ｂのサ
イドウォール膜である枠付け酸化膜２１ａおよび２１ｂ
が残る（図１(c) ）。この枠付け酸化膜２１ａおよび２
１ｂの幅ｂは先に堆積した層間酸化膜２１の膜厚ａとほ
ぼ同じであり、この場合は約１５０ｎｍの幅である。ま
た、この方法によれば、枠付け酸化膜２１ａおよび２１
ｂは常に第１多結晶シリコン膜３の端の部分にだけ所望
の幅で形成することができる。次いで、例えばＬＰＣＶ
Ｄ法によってＮ型導電性の第２多結晶シリコン膜８を約
１００ｎｍの厚さに堆積する（図１(d) ）。

【００１９】次にフォトリソグラフィ法によって所望形
状のレジスト膜４ｂを形成する（図２(a)）。ここで、
図２(a)に示すレジスト膜４ｂはマスク合せずれのない
状態で形成されたものであり、また、マスクの中心線３
１の位置は従来の中心線３０より左に寄り、枠付け酸化
膜２１ａ上にあるようにマスクの設定を行っている。

【００２０】その後、レジスト膜４ｂをマスクとして例
えばＲＩＥ法によって、エッチングする。この時、第２
多結晶シリコン膜８と第１多結晶シリコン膜３は枠付け
酸化膜２１ａとゲート酸化膜２をエッチングのストッパ
ーとして、ゲート酸化膜２はＰ型シリコン半導体基板１
をエッチングのストッパーとしてエッチングされる。そ
して、第２多結晶シリコン膜８，第１多結晶シリコン膜
３およびゲート酸化膜２の不必要な部分をエッチング
後、レジスト膜４ｂおよび枠付け酸化膜２１ａをマスク
として、例えばイオン注入により砒素６を注入エネルギ
ー４０KeV ，注入量３．０×１０¹⁵個／ｃｍ²だけ注入
し、基板表面上にＮ⁺配線層１０を形成する（図２
(b)）。

【００２１】最後にレジスト膜４ｂを除去し、Ｎ⁺接続
層７およびＮ⁺配線層１０を熱処理によって活性化し拡
散させ、Ｎ⁺接続層７とＮ⁺配線層１０を接触させる（図
２(c)）。これによって、第１多結晶シリコン膜３と第
２多結晶シリコン膜８の積層膜である第１ゲート９は、
ベリッドコンタクト５内に形成したＮ⁺ 接続層７を介し
てＮ⁺配線層１０と電気的に接続することができる。

【００２２】次に、レジスト膜４ｂが中心線３１よりも
右に＋ｘ₁（ｘ₁＞０）だけずれた場合について図３(a)
〜(c)で説明する。図３(a)はマスク合せずれによって中
心線３１より右に＋ｘ₁だけレジスト膜４ｂがずれて形
成された場合の構造断面図である。このレジスト膜４ｂ
をマスクとして、第２多結晶シリコン膜８及び第１多結
晶シリコン膜３はゲート酸化膜２をエッチングのストッ
パーとして、ゲート酸化膜２はＰ型シリコン半導体基板
１をエッチングのスットパーとして、例えばＲＩＥ法に
よってエッチングされる。

【００２３】この時、レジスト膜４ｂが中心線３１より
右に＋ｘ₁ だけずれ、レジスト膜４ｂの端は枠付け酸化
膜２１ａ上にはないため、第２多結晶シリコン膜８およ
び第１多結晶シリコン膜３のエッチングのストッパーと
してはゲート酸化膜２だけが作用する。このエッチング
後、レジスト膜４ｂをマスクとして、前述と同様に砒素
６を注入し、Ｎ⁺ 配線層１０を形成する（図３(b)）。
この時点ではＮ⁺接続層７とＮ⁺配線層１０は接触してい
ない。

【００２４】その後、熱処理によってＮ⁺ 接続層７とＮ
⁺ 配線層１０を活性化および拡散させ、両Ｎ⁺層を接触
させる（図３(c)）。この場合、上述した従来例と同じ
熱処理によってもＮ⁺接続層７とＮ⁺配線層１０が接触で
きるのは、従来の中心線３０（図２(a) ）よりも左に中
心線３１がある、つまり枠付け酸化膜２１ａ上に中心線
３１があるレジストパターンを用いれば、レジスト膜４
ｂが右に＋ｘ₁ ずれても、このレジスト膜４ｂは従来の
中心線３０の方に近づくため、Ｎ⁺接続層７とＮ⁺配線層
１０の相対的位置がその中心線３１と従来の中心線３０
の差に相当する分だけ近づく。従って、従来と同じ熱処
理であっても両Ｎ⁺層が接触し、ひいては第１ゲート９
とＮ⁺配線層１０を電気的に接続することができる。

【００２５】また、逆にレジスト膜４ｂが中心線３１よ
りも左に−ｘ₂（ｘ₂＞０）ずれた場合について図４(a)
〜(c)で説明する。図４(a) は、マスク合せのずれによ
りレジスト膜４ｂが中心線３１より左に−ｘ₂ ずれた場
合の構造断面図である。そのレジスト膜４ｂをマスクと
して、例えばＲＩＥ法によりエッチングする。まず、第
２多結晶シリコン膜８と第１多結晶シリコン膜３は枠付
け酸化膜２１ａとゲート酸化膜２をエッチングのストッ
パとしてエッチングされるが、レジスト膜４ｂのずれｘ
₂ は枠付け酸化膜２１ａの幅ｂよりも小さい。

【００２６】すなわち、フォトリソグラフィ法における
マスク合せずれは、現在の技術で最大値で０．１μｍ程
度であり、そのずれｘ₂ は最大値であるときには０．１
μｍになる。この実施例の場合は、枠付け酸化膜２１ａ
の幅ｂは前述のように１５０ｎｍつまり０．１５μｍに
設定してあるので、ｘ₂ ＜ｂの関係が成立する。つま
り、ずれｘ₂ が最大値であったとしても、レジスト膜４
ｂの端は枠付け酸化膜２１ａ上にある。また、マスク合
せのずれｘ₂ が０．２μｍ程度あることが予想されると
きには層間酸化膜２１の膜厚ａを０．３μｍにして枠付
け酸化膜２１ａの幅ｂも０．３μｍにすれば、やはりｘ
₂ ＜ｂの関係が成立する。

【００２７】このようにこの実施例では、マスク合せず
れｘ₂ よりも大きな枠付け酸化膜幅ｂ（＝膜厚ａ）にな
っているので、レジスト膜４ｂのずれｘ₂ は枠付け酸化
膜２１ａの幅ｂよりも小さくなり、レジスト膜４ｂの端
が枠付け酸化膜２１ａのないところにかかり、半導体基
板１をエッチングしてしまうようなことがなく、従来例
として図１０に示したように、両Ｎ⁺ 層が溝１１によっ
て隔てられることはなくなる。

【００２８】次に、ゲート酸化膜２をＰ型シリコン半導
体基板１をエッチングのストッパーとしてエッチングす
る。そして、レジスト膜４ｂと枠付け酸化膜２１ａをマ
スクとして、先程と同様に砒素６をイオン注入して基板
上にＮ⁺ 配線層１０を形成する（図４(b)）。しかる
後、レジスト膜４ｂを除去して、熱処理によって両Ｎ⁺
層を接触させ、第１ゲート９とＮ⁺配線層１０をＮ⁺接続
層７を介して電気的に接続させる（図４(c)）。

【００２９】このように本実施例の製造方法によると、
第１のゲート９と配線層１０を接続する際に、ベリッド
コンタクト５内に露出した半導体基板１に接続層７を形
成した後、フォトリソグラフィ法のマスク合せずれの最
大値よりも大きな膜厚の多結晶シリコンのエッチングに
対してのストッパーとなる酸化膜２１を膜厚ａだけ堆積
し、次いでＲＩＥ法によりベリッドコンタクト５の周り
にだけ幅ｂ（膜厚ａにほぼ等しい）の枠付け酸化膜２１
ａ，２１ｂを残す。さらに第２の多結晶シリコン膜８を
堆積後、その枠付け酸化膜２１ａ上に中心線３１が設定
されたマスクを使用してレジスト膜４ｂを形成し、この
レジスト膜４ｂをマスクとして第１及び第２の多結晶シ
リコン膜３，８とゲート酸化膜２を選択的にエッチング
した後、配線層１０を形成する。

【００３０】これにより、マスク合わせのずれが生じて
レジスト膜４ｂが左へずれてもシリコン半導体基板１を
エッチングしてしまいＮ⁺配線層１０とＮ⁺接続層７が隔
てられることはなく、また、マスク合わせのずれが生じ
てレジスト膜４ｂが右へずれても元々の中心線３１の位
置が従来の中心線３０の位置よりも左へ設定されている
から、もとの中心線３０の位置へレジスト膜４ｂが近づ
き、従来通りの熱処理で十分拡散し、両Ｎ⁺ 層７，１０
が接続する。従って、レジスト膜４ｂの重ね合わせずれ
があっても確実に第１のゲート９をベリッドコンタクト
５を通して配線層１０と接続することができる。

【００３１】実施例２図５(a)〜(d)および図６は本発明の第２の実施例に係る
半導体装置の主要な製造工程図であり、それぞれ断面構
造図によって示してある。ただし、これらの図において
図７，図８と同一または相当部分は同一符号を付してあ
る。まず、Ｐ型シリコン半導体基板１に、例えば熱酸化
法により約１５ｎｍのゲート酸化膜２を形成し、次に例
えばＬＰＣＶＤ法によりＮ型導電性の第１多結晶シリコ
ン膜３を堆積する（図５(a)）。ここまでは従来の図７
(a)に示した製造方法と同じである。

【００３２】次に、その上にフォトリソグラフィ法によ
ってレジスト膜４ｃを形成し、これをマスクにして例え
ばＲＩＥ法により不必要な部分の第１多結晶シリコン膜
３，ゲート酸化膜２の順にエッチング除去し、さらにレ
ジスト膜４ｃをマスクとして例えばイオン注入法により
砒素６を注入エネルギー４０KeV ，注入量３．０×１０
¹⁵個／ｃｍ²だけ注入し、Ｎ⁺配線層１０を形成する（図
５(b)）。

【００３３】次いで、例えばＢＰＳＧ膜を常圧ＣＶＤ法
によって堆積させ、それを熱処理によってリフローさ
せ、層間リフロー酸化膜２３を形成する。次いで、Ｎ⁺
配線層１０の端から所定の距離ｙ（ｙ＞０）だけ離れた
位置に開口端部がくるようなパターンのレジスト膜４ｄ
をフォトリソグラフィ法により形成する（図５(c)）。
このレジスト膜４ｄの形成にあたってマスク合せのずれ
が生じるが、そのずれの最大値よりも大きな値にｙは設
定されている。すなわち、このｙの値は、フォトリソグ
ラフィ法によるレジスト膜４ｄの左側へのずれ−ｘ
₂（ｘ₂＞０）よりも大きく、つまりｙ＞ｘ₂ の式を満た
す値に設定する。

【００３４】これについて詳述する。Ｎ⁺ 配線層１０の
位置はレジスト膜４ｃの位置で決定される。これは、図
５(b) に示した通りレジスト膜４ｃをマスクとして第１
多結晶シリコン膜３をエッチングし、その後イオン注入
するからである。次にレジスト膜４ｄの端（図５(c)で
中心線３１と表記したところ）はＮ⁺配線層１０の端、
つまりレジスト膜４ｃの端から距離ｙだけ離れた位置に
設定する。この設定は、フォトリソグラフィ法によって
レジスト膜４ｃやレジスト膜４ｄを形成するのに使用す
る写真製版のマスク上で、距離ｙだけ離れるようにす
る。なお、図５(c)のようにレジスト膜４ｄが形成され
た場合はマスクの重ね合わせずれがない場合である。

【００３５】それ故、図５(c) に示した「−ｘ₂（ｘ₂＞
０）」や「＋ｘ₁（ｘ₁＞０）」はマスクの重ね合わせに
よる中心線３１からのずれになる。従って、マスク合せ
ずれの最大値が、例えば０．１μｍ（＝ｘ₂＝ｘ₁）であ
れば、設計上でｙ＝０．２μｍと設定すれば、必ずｙ＞
ｘ₂ という関係が成立することになる。

【００３６】次に、そのレジスト膜４ｄをマスクとし
て、例えば層間リフロー酸化膜２３と第１多結晶シリコ
ン膜３とゲート酸化膜２のエッチング速度を同じにした
ＲＩＥ法により、レジスト膜４ｄで覆われていない層間
リフロー酸化膜２３と第１多結晶シリコン膜３とゲート
酸化膜２の部分をＰ型シリコン半導体基板１表面が露出
するまでエッチングする。続けて、そのレジスト膜４ｄ
をマスクとして、例えばイオン注入により砒素６を注入
エネルギー４０KeV ，注入量２．０×１０¹⁵個／ｃｍ²
だけ注入し、Ｎ⁺配線層７を形成する（図５(d)）。

【００３７】この時、レジスト膜４ｄの中心線３１はＮ
⁺ 配線層１０の端からｙだけ離れており、そのｙの値は
フォトリソグラフィ法によるレジスト膜４ｄの左側への
ずれ−ｘ₂（ｘ₂＞０）よりも大きい、つまりｙ＞ｘ₂ と
いう関係式を満たすため、たとえレジスト膜４ｄが左側
へ−ｘ₂ ずれたとしても、レジスト膜４ｄをマスクとし
て層間リフロー酸化膜２３と第１多結晶シリコン膜３と
ゲート酸化膜２をＰ型シリコン半導体基板１が見えるま
でエッチングしたときには、表面に表れたＰ型シリコン
半導体基板１の一部には必ずｙ−ｘ₂だけの幅でＮ⁺配線
層１０が露出していることになる。そして、その後、レ
ジスト膜４ｄをマスクとして砒素６を注入しＮ⁺ 接続層
７を形成するので、必ずＮ⁺配線層１０とＮ⁺接続層７は
重なり合うことになる。

【００３８】また、レジスト膜４ｄが逆に右側へ＋ｘ₁
（ｘ₁＞０）だけフォトリソグラフィ法によりマスク合
せずれを起こしたとしても、やはり、露出したＰ型シリ
コン半導体基板１のうち、ｙ＋ｘ₁の幅だけがＮ⁺配線層
１０として表面にでていることになり、同様にＮ⁺配線
層１０とＮ⁺接続層７は重なり合うことになる。最後
に、レジスト膜４ｄを除去して、例えばＬＰＣＶＤ法で
Ｎ型導電性の第２多結晶シリコン膜８を所望の形状に形
成することにより、この多結晶シリコン膜８とＮ⁺配線
層１０とをＮ⁺接続層７を介して電気的に接続すること
ができる。

【００３９】このように本実施例によると、シリコン半
導体基板１上に接続すべき多結晶シリコン膜８と配線層
１０を形成し、この配線層１０の端からマスク合せずれ
以上に離れた位置ｙにレジスト端部を持つレジスト膜４
ｄをマスクとして形成して、その後接続層７を形成する
ので、フォトレジスト膜４ｄの重ね合わせずれがあって
も確実に多結晶シリコン膜８を配線層１０に接続するこ
とができる（図６）。

【００４０】

【発明の効果】以上説明したように本発明によれば、多
結晶シリコン膜をベリッドコンタクトを通して配線層と
接続する際に、接続層を形成後、マスク合せずれの最大
値よりも幅の広い枠付け酸化膜をストッパーとしてベリ
ッドコンタクト内のみに形成して、所望形状のマスク用
レジスト膜の中心線をその枠付け酸化膜上に設定するこ
とにより、レジスト膜のマスク重ね合わせずれがあって
も確実に多結晶シリコン膜と配線層を電気的に接続する
ことが可能になる。

【００４１】また、本発明の別の発明によれば、マスク
用レジスト膜の中心線の位置をマスク合せずれの最大値
よりも大きくして配線層から離すことにより、必ず露出
した半導体基板上に配線層が表出されその接続層と重な
り合うので、レジスト膜のマスク重ね合わせずれがあっ
ても確実に接続層と配線層を接続することができる。そ
の結果、従来例のように半導体基板上に溝が形成されて
特性不良が生じるようなことがなくなり、半導体装置の
性能や歩留りを向上させることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る半導体装置の製造
方法を説明する構造断面図である。

【図２】同じく第１の実施例を説明する図１の工程後の
構造断面図である。

【図３】第１の実施例においてレジスト膜が中心線より
も右にずれた場合の製造工程図である。

【図４】第１の実施例においてレジスト膜が中心線より
も左にずれた場合の製造工程図である。

【図５】本発明の第２の実施例に係る半導体装置の製造
方法を説明する構造断面図である。

【図６】同じく第２の実施例を説明する図５の工程後の
構造断面図である。

【図７】従来例による半導体装置の製造方法を説明する
構造断面図である。

【図８】従来例を説明する図７の工程後の構造断面図で
ある。

【図９】従来例の問題点を説明するための構造断面図で
ある。

【図１０】同じく従来例の問題点を説明するための構造
断面図である。

【符号の説明】１Ｐ型シリコン半導体基板２ゲート酸化膜３第１多結晶シリコン膜４ａ，４ｂ，４ｃ，４ｄレジスト膜５ベリッドコンタクト６砒素７Ｎ⁺接続層８第２多結晶シリコン膜９第１ゲート１０Ｎ⁺配線層２１層間酸化膜２１ａ，２１ｂ枠付け酸化膜２２層間リフロー酸化膜

Claims

【特許請求の範囲】

【請求項１】第２導電型の半導体基板の主表面上にゲ
ート酸化膜と第１導電型の第１の多結晶シリコン膜を順
次形成した後、これらゲート酸化膜，第１の多結晶シリ
コン膜上に半導体基板表面を露出させるためのベリッド
コンタクトを開口する工程と、前記ベリッドコンタクト内に露出した半導体基板表面に
不純物を注入して第１導電型の接続層を形成し、次いで
マスク重ね合せずれの最大値よりも大きな幅を有するサ
イドウォール膜を前記ベリッドコンタクトの周りに形成
する工程と、前記接続層を含む前記半導体基板表面にこの接続層に接
して第１導電型の第２の多結晶シリコン膜を形成する工
程と、前記半導体基板上の全面にレジストを塗布して前記サイ
ドウォール膜の上にエッチングすべき中心線が設定され
たレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記第１及び第２
の多結晶シリコン膜，ゲート酸化膜を半導体基板表面が
露出されるように順次エッチング除去する工程と、前記露出した半導体基板表面に不純物を注入して第１導
電型の配線層を形成した後、熱処理によってこの配線層
と前記配線層を拡散させ接触させる工程とを備えること
を特徴とする半導体装置の製造方法。
【請求項２】第２導電型の半導体基板の主表面上にゲ
ート酸化膜と第１導電型の第１の多結晶シリコン膜を順
次形成した後、前記半導体基板上にレジストパターンを
形成し、これをマスクにして不必要な第１の多結晶シリ
コン膜及びゲート酸化膜を半導体基板表面が露出するま
でエッチング除去する工程と、前記露出した半導体基板表面に不純物を注入して第１導
電型の配線層を形成した後、全面に層間絶縁膜を形成す
る工程と、前記半導体基板上の全面にレジストを塗布して、前記配
線層の端からマスク重ね合せずれの最大値よりも大きな
距離離れた位置に開口端部を持つレジストパターンを形
成する工程と、前記レジストパターンをマスクとして前記層間絶縁膜と
第１の多結晶シリコン膜及びゲート酸化膜を半導体基板
表面が露出するまで順次エッチング除去してベリッドコ
ンタクトを開口する工程と、前記ベリッドコンタクト内に露出した半導体基板表面に
不純物を注入して前記配線層と重なり合う部分を持つ第
１導電型の接続層を形成する工程と、前記ベリッドコンタクト内の前記接続層に接して第１導
電型の第２の多結晶シリコン膜を形成する工程とを備え
ることを特徴とする半導体装置の製造方法。