JPH09116025A - Ｓｏｉ上の多数のマイクロ電子回路の製造方法 - Google Patents

Ｓｏｉ上の多数のマイクロ電子回路の製造方法

Info

Publication number
JPH09116025A
JPH09116025A JP8277264A JP27726496A JPH09116025A JP H09116025 A JPH09116025 A JP H09116025A JP 8277264 A JP8277264 A JP 8277264A JP 27726496 A JP27726496 A JP 27726496A JP H09116025 A JPH09116025 A JP H09116025A
Authority
JP
Japan
Prior art keywords
well
pattern
polysilicon layer
layer
implanted
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8277264A
Other languages
English (en)
Inventor
Karlheinz Mueller
ミユラー カールハインツ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens Corp
Original Assignee
Siemens Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Corp filed Critical Siemens Corp
Publication of JPH09116025A publication Critical patent/JPH09116025A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/041—Manufacture or treatment of thin-film BJTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
    • H10D64/259—Source or drain electrodes being self-aligned with the gate electrode and having bottom surfaces higher than the interface between the channel and the gate dielectric
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 ＳＯＩ上に多数の種々のマイクロ電子および
特にＣＭＯＳパターンおよびバイポーラトランジスタを
製造するのに適している方法を提供する。 【解決手段】 絶縁材料に多数の能動的範囲が画成さ
れ、能動的範囲にそれぞれ形成すべきパターンに関係し
てｎウェルまたはｐウェルが注入され、ゲート酸化物が
形成され、また能動的範囲の部分範囲にパターン化さ
れ、ポリシリコン層が施され、ウェルの上に位置してい
るポリシリコン層の範囲が形成すべきパターンに関係し
てｎ+ またはｐ+ ドープされ、ポリシリコン層が能動的
範囲を画成するためにエッチングされ、酸化がポリシリ
コン層および先に露出エッチングされた能動的範囲の酸
化物層の形成のもとに行われ、形成すべきパターンに関
係してｐ- またはｎ- 注入が行われ、温度処理により注
入されたドーピング物質がその下に位置しているウェル
範囲に拡散され、酸化物層が施され、また接触形成が行
われる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ上に多数の
マイクロ電子回路を製造するための方法に関する。その
際に特にＣＭＯＳトランジスタおよび／またはバイポー
ラトランジスタが製造される。
【０００２】
【従来の技術】マイクロ電子回路およびＣＭＯＳ回路ま
たはバイポーラトランジスタを製造するための一連の種
々の方法が既に知られている。しかしこれらの方法は互
いに少なからず異なっており、また互いに組み合わせる
のが不可能であり、または大きな費用がかかる。
【０００３】
【発明が解決しようとする課題】本発明の課題は、ＳＯ
Ｉ上に多数の種々のマイクロ電子および特にＣＭＯＳパ
ターンおよびバイポーラトランジスタを製造するのに適
している方法を提供することにある。
【０００４】
【課題を解決するための手段】この課題は本発明によれ
ば、絶縁材料に多数の能動的範囲が画成され、能動的範
囲にそれぞれ形成すべきパターンに関係してｎウェルま
たはｐウェルが注入され、ゲート酸化物が形成され、ま
た能動的範囲の部分範囲にパターン化され、ポリシリコ
ン層が施され、ウェルの上に位置しているポリシリコン
層の範囲が形成すべきパターンに関係してｎ+ またはｐ
+ ドープされ、ポリシリコン層が能動的範囲を画成する
ためにエッチングされ、酸化がポリシリコン層および先
に露出エッチングされた能動的範囲の酸化物層の形成の
もとに行われ、形成すべきパターンに関係してｐ- また
はｎ- 注入が行われ、温度処理により注入されたドーピ
ング物質がその下に位置しているウェル範囲のなかに拡
散され、酸化物層が施され、また接触形成が行われるこ
とにより解決される。
【０００５】本発明による方法により、ウェハの上に多
数の能動的範囲を画成し、また等しいプロセス工程の使
用のもとに多数の異なるパターンを製造することが可能
であり、その際に単にドーピングが適合されればよい。
この特に簡単な方法では単に１つのポリシリコン層が使
用される。
【０００６】ｎ‐ＣＭＯＳパターンを製造するために
は、先ずｐウェルが注入され、ｎ+ ソース／ドレインお
よびゲート注入が行われ、また最後の注入ステップで両
面ｎ-ＬＤＤ注入が行われる。それに対してｐ‐ＣＭＯ
Ｓパターンの製造の際には、先ずｎウェルが注入され、
また続いてｐ+ ソース／ドレインおよびゲート注入が行
われ、また最後に両面ｐ- ＬＤＤ注入が行われる。
【０００７】他の好ましい実施態様では、ＮＰＮトラン
ジスタの製造の際に、先ずｎウェルが注入され、また次
いでエミッタおよびコレクタ範囲を製造するためにｎ+
注入が行われ、またその後にベースを形成させるための
片面ｐ- 注入が行われる。ＰＮＰトランジスタを製造す
るためには先ずｐウェルが形成され、また続いてのｐ-
ドーピングによりエミッタおよびコレクタ範囲が形成さ
れ、またその後のｎ-注入によりベースが製造される。
【０００８】１つのウェハの上に多数の等しいパターン
を形成することは特に望ましい。このようにして１つの
プロセス列において多数のマイクロ電子構成要素が形成
され得る。もちろん１つのウェハの上に異なるパターン
を製造することも同じく可能である。そのためには本発
明による標準化されたプロセスにおいて異なる注入が行
われればよい。
【０００９】本発明による方法により低コストのＢｉＣ
ＭＯＳプロセスがＳＯＩ上で実現され、このプロセスで
は単に１つのポリシリコン層がＣＭＯＳトランジスタの
製造の際にゲート、ソースおよびドレインに対して、ま
たバイポーラトランジスタの製造の際にエミッタおよび
コレクタに対して使用される。
【００１０】さらに、最後に施された酸化物層の上に電
気的接触を形成するためホウリンケイ酸ガラス（ＢＰＳ
Ｇ）層を施し、またこの層を通してその下に位置してい
るポリシリコンパターンに至るまでエッチングすると有
利である。これらの接触孔を通して次いで金属接触部が
導かれる。
【００１１】各注入ステップの後に、ドーピング物質を
能動化し、またウェルの単結晶シリコンの範囲内にドー
ピング物質を拡散させるため、回復プロセスが行われ
る。最後の注入の後に行われ、また同時にすべての注入
されたドーピング物質の拡散を保証する単に１つの回復
を行うことは好ましい。
【００１２】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。
【００１３】本発明方法の開始時に基板１３の上にシリ
コン酸化物層（ＳＩＯ2 ）１４が、またその上にシリコ
ン層が施される。能動的範囲１はＭＥＳＡエッチングま
たは酸化によりシリコン層内に画成される。このように
して図１中に示されている能動的範囲１が生ずる。使用
されるウェハの上に多数の能動的範囲１が画成され、そ
れらのなかにそれぞれ以下に説明するパターンが形成さ
れる。図面を簡単にするため、図面中には常にただ１つ
の能動的範囲１が示されている。マスク技術により能動
的範囲１の外側の領域が覆われ、また能動的範囲１にＩ
2 注入によりｎウェル２またはｐウェル２が形成され
る。これらはモノシリコンから成っている。その際にド
ーピング原子の選択は形成すべきパターンに関係する。
すなわちｎ-ＣＭＯＳまたはＰＮＰトランジスタに対し
てはｐウェルが、またｐ-ＣＭＯＳまたはＮＰＮトラン
ジスタに対してはｎウェルが形成される。こうして注入
されたウェルは温度処理により回復される。続いてゲー
ト酸化物３が施され、また別のマスク技術によりパター
ン化され、またＳｉＯ2 がエッチングされ、こうしてゲ
ート酸化物３は能動的範囲１のごく一部の範囲を覆う。
【００１４】図２に示されているすぐ次の工程でポリシ
リコン層４が全面的に施される。このポリシリコン層４
内にｎ- またはｐ- 注入により、形成されたパターンを
接続する役割とそれらの端子としての役割とをする高オ
ーム抵抗が形成される。さらに範囲５および６を有する
レジストマスクが施され、それによりｎ+ またはｐ+注
入が行われる。ＣＭＯＳパターンの製造の際にこれらの
注入はソース／ドレイン注入の役割をし、またトランジ
スタの製造の際にはエミッタおよびコレクタ製造の役割
をする。さらにたとえばｎ+ 注入によりＰＮＰトランジ
スタに対するベース端子が形成され、またはキャパシタ
ンスおよび抵抗が形成され得る。逆に、ｎ- 注入により
ＮＰＮトランジスタに対するベース端子が形成され、ま
たはキャパシタンスおよび抵抗が形成され得る。
【００１５】図３中にはウェル２内のｎ+ またはｐ+ ド
ープされた外側範囲１５が示されている。これらは温度
処理により行われる回復プロセスにより生じ、その際に
ポリシリコン層４に注入されたドーピング物質がその下
に位置しているウェル２の範囲に拡散する。ゲート酸化
物３がウェル２の中央範囲内の拡散ストッパとして作用
するので、そこから先にはドーピング物質は拡散し得な
い。さらにポリシリコン層４のエッチングにより能動的
範囲１６が形成される。エッチングはこの範囲内に存在
しているゲート酸化物３をも除去し、またその下に位置
しているウェル２まで達する。続いて酸化が行われ、そ
の際に酸化物層７がポリシリコン層４の範囲内にも能動
的範囲１６および先に露出エッチングされたウェル範囲
の先に露出エッチングされた側壁にも生ずる。
【００１６】すぐ次の工程は図４に示されている。すな
わちレジストマスク８、９が施され、それらを用いてｐ
- またはｎ- Ｉ2 注入が行われ、それによって回復プロ
セスの後にウェルのなかに図５中に示されている追加的
なパターンが生ずる。回復プロセスの高められた温度は
ポリシリコン層１２からその下に位置しているウェル２
のモノシリコン範囲内へのドーピング物質の拡散に通ず
る。こうして形成される追加的なパターンはウェルの中
央範囲１８と先に形成されたｎ+ またはｐ+ ドープされ
た外側範囲１５との間の中間範囲１９に位置している。
ｐ- Ｉ2 注入によりＮＰＮトランジスタにベースが形成
され、またはｐ‐ＣＭＯＳトランジスタにＬＤＤ注入が
行われ得る。同様にｎ- Ｉ2 注入によりＰＮＰトランジ
スタにベースが形成され、またはｎ-ＣＭＯＳトランジ
スタにＬＤＤ注入が行われ得よう。
【００１７】前記のように、図５には先行の回復プロセ
スで形成された範囲１９が示されている。ここまで形成
されたパターンの上に、その過程で能動的範囲１６内に
これまでに形成されたパターンに続く酸化物層１０が施
される。その上に比較的厚いホウリンケイ酸ガラス層１
７が施され、この層はその下に位置している回路をさら
に保護する役割をする。
【００１８】たとえば図６には、どのようにしてＢＰＳ
Ｇ層１７によりポリシリコン層４の能動的範囲まで構成
されている接触孔１１が構成され得るかが示されてい
る。エッチングされた接触孔１１を通して金属接触部１
２が回路への接続のために設けられる。
【００１９】この方法により製造可能なパターンが図６
ないし図９に示されている。その際に図６にはｎ-ＣＭ
ＯＳトランジスタが、図７にはｐ-ＣＭＯＳトランジス
タが、図８にはＮＰＮトランジスタが、また図９にはＰ
ＮＰトランジスタが示されている。符号Ｓはソース、Ｄ
はドレイン、またＧはゲートを示している。トランジス
タにおける符号Ｅ：ＢおよびＣはエミッタ、ベースおよ
びコレクタを示している。ウェル１９の中央範囲の上に
矢印により、そこに同じく金属接触部が設けられている
ことが示されている。
【図面の簡単な説明】
【図１】本発明方法の一工程における状態を示す断面
図。
【図２】本発明方法の一工程における状態を示す断面
図。
【図３】本発明方法の一工程における状態を示す断面
図。
【図４】本発明方法の一工程における状態を示す断面
図。
【図５】本発明方法の一工程における状態を示す断面
図。
【図６】本発明による方法により形成されたｎ- ＣＭＯ
Ｓトランジスタの概略断面図。
【図７】本発明による方法により形成されたｐ- ＣＭＯ
Ｓトランジスタの概略断面図。
【図８】本発明による方法により形成されたＮＰＮトラ
ンジスタの概略断面図。
【図９】本発明による方法により形成されたＰＮＰトラ
ンジスタの概略断面図。
【符号の説明】
１ 能動的範囲 ２ ウェル ３ ゲート酸化物 ４ ポリシリコン層 ７ 酸化物層 ８、９ レジストマスク １１ 接触孔 １２ 金属接触部 １３ 基板 １４ シリコン酸化物層 １５ 外側範囲 １６ 能動的範囲 １７ ＢＰＳＧ層 １８ 中央範囲 １９ 中間範囲

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 ＳＯＩ上の多数のマイクロ電子回路、特
    にＣＭＯＳトランジスタおよび／またはバイポーラトラ
    ンジスタを製造するための方法において、絶縁材料に多
    数の能動的範囲（１）が画成され、能動的範囲（１）に
    それぞれ形成すべきパターンに関係してｎウェルまたは
    ｐウェル（２）が注入され、ゲート酸化物（３）が形成
    され、また能動的範囲（１）の部分範囲にパターン化さ
    れ、ポリシリコン層（４）が施され、ウェル（２）の上
    に位置しているポリシリコン層（４）の範囲が形成すべ
    きパターンに関係してｎ+ またはｐ+ ドープされ、ポリ
    シリコン層（４）が能動的範囲（８）を画成するために
    エッチングされ、酸化がポリシリコン層（４）および先
    に露出エッチングされた能動的範囲（１６）の酸化物層
    （７）の形成のもとに行われ、形成すべきパターンに関
    係してｐ- またはｎ- 注入が行われ、温度処理により注
    入されたドーピング物質がその下に位置しているウェル
    範囲（１８、１９）に拡散され、酸化物層（１０）が施
    され、また接触形成が行われることを特徴とするＳＯＩ
    上の多数のマイクロ電子回路の製造方法。
  2. 【請求項２】 ｎ-ＣＭＯＳパターンを製造するため、
    先ずｐウェルが注入され、ｎ+ ソース／ドレイン注入お
    よび続いて両面ｎ- ＬＣＤ注入が行われることを特徴と
    する請求項１記載の方法。
  3. 【請求項３】 ｐ-ＣＭＯＳパターンを製造するため、
    先ずｎウェル（２）が注入され、ｐ+ ソース／ドレイン
    注入および続いて両面ｐ- ＬＣＤ注入が行われることを
    特徴とする請求項１記載の方法。
  4. 【請求項４】 ＮＰＮトランジスタを製造するため、先
    ずｎウェル（２）が注入され、エミッタおよびコレクタ
    範囲を製造するためのｎ+ 注入および次いでベースを製
    造するための片面ｐ- ドーピングが行われることを特徴
    とする請求項１記載の方法。
  5. 【請求項５】 ＰＮＰトランジスタを製造するため、先
    ずｐウェル（２）が注入され、エミッタおよびコレクタ
    範囲を製造するためのｐ+ 注入および続いてベースを形
    成するための片面ｎ- ドーピングが行われることを特徴
    とする請求項１記載の方法。
  6. 【請求項６】 多数の等しいパターンが形成されること
    を特徴とする請求項１ないし５の１つに記載の方法。
  7. 【請求項７】 ただ１つのポリシリコン層（４）がパタ
    ーンを形成するために使用されることを特徴とする請求
    項１ないし６の１つに記載の方法。
  8. 【請求項８】 酸化物層（１０）への接触を形成するた
    めＢＰＳＧ被覆（１７）が行われ、接触孔（１１）がエ
    ッチングされ、また接触孔を通してポリシリコン層
    （４）の上を導かれる金属接触部（１２）が形成される
    ことを特徴とする請求項１ないし７の１つに記載の方
    法。
  9. 【請求項９】 ただ１つの回復プロセスが最後の注入が
    行われた後に行われることを特徴とする請求項１ないし
    ８の１つに記載の方法。
JP8277264A 1995-09-28 1996-09-27 Ｓｏｉ上の多数のマイクロ電子回路の製造方法 Pending JPH09116025A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19536262.4 1995-09-28
DE19536262A DE19536262A1 (de) 1995-09-28 1995-09-28 Verfahren zur Herstellung einer Vielzahl von mikroelektronischen Schaltungen auf SOI

Publications (1)

Publication Number Publication Date
JPH09116025A true JPH09116025A (ja) 1997-05-02

Family

ID=7773536

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8277264A Pending JPH09116025A (ja) 1995-09-28 1996-09-27 Ｓｏｉ上の多数のマイクロ電子回路の製造方法

Country Status (6)

Country Link
US (1) US5851858A (ja)
EP (1) EP0766306A1 (ja)
JP (1) JPH09116025A (ja)
KR (1) KR100381554B1 (ja)
DE (1) DE19536262A1 (ja)
TW (1) TW318273B (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5846862A (en) * 1997-05-20 1998-12-08 Advanced Micro Devices Semiconductor device having a vertical active region and method of manufacture thereof
DE19758339C2 (de) * 1997-12-22 2003-09-25 X Fab Semiconductor Foundries Integrationsfähiger vertikaler Bipolartransistor und Verfahren zu seiner Herstellung
US9768254B2 (en) * 2015-07-30 2017-09-19 International Business Machines Corporation Leakage-free implantation-free ETSOI transistors
CN110828426B (zh) * 2018-08-10 2024-03-05 世界先进积体电路股份有限公司 半导体结构以及静电防护装置
US11043486B2 (en) * 2018-11-07 2021-06-22 Vanguard International Semiconductor Corporation ESD protection devices

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4276688A (en) * 1980-01-21 1981-07-07 Rca Corporation Method for forming buried contact complementary MOS devices
US4677735A (en) * 1984-05-24 1987-07-07 Texas Instruments Incorporated Method of providing buried contacts for N and P channel devices in an SOI-CMOS process using a single N+polycrystalline silicon layer
JPH03220775A (ja) * 1990-01-25 1991-09-27 Sharp Corp 半導体装置の製造方法
JPH0831478B2 (ja) * 1990-12-06 1996-03-27 インターナショナル・ビジネス・マシーンズ・コーポレイション バイポーラ・トランジスタおよびその製造方法
US5389561A (en) * 1991-12-13 1995-02-14 Sony Corporation Method for making SOI type bipolar transistor
US5164326A (en) * 1992-03-30 1992-11-17 Motorola, Inc. Complementary bipolar and CMOS on SOI
US5545579A (en) * 1995-04-04 1996-08-13 Taiwan Semiconductor Manufacturing Company Method of fabricating a sub-quarter micrometer channel field effect transistor having elevated source/drain areas and lightly doped drains

Also Published As

Publication number Publication date
US5851858A (en) 1998-12-22
TW318273B (ja) 1997-10-21
DE19536262A1 (de) 1997-04-03
KR100381554B1 (ko) 2003-07-23
KR970017994A (ko) 1997-04-30
EP0766306A1 (de) 1997-04-02

Similar Documents

Publication Publication Date Title
KR0176701B1 (ko) 반도체 장치의 제조방법
JPH05347383A (ja) 集積回路の製法
US5013678A (en) Method of making an integrated circuit comprising load resistors arranged on the field oxide zones which separate the active transistor zones
KR100813389B1 (ko) 반도체 장치의 제조 방법
JPS6187368A (ja) 自己整合多結晶シリコン電極を持つた集積回路用自己整合金属シリサイドプロセス
US5913114A (en) Method of manufacturing a semiconductor device
JPS6153867B2 (ja)
US5128272A (en) Self-aligned planar monolithic integrated circuit vertical transistor process
KR0152098B1 (ko) 반도체 집적 회로의 제조 방법
US4898839A (en) Semiconductor integrated circuit and manufacturing method therefor
US5869380A (en) Method for forming a bipolar junction transistor
KR930005508B1 (ko) 반도체장치 및 그 제조방법
JPH08264557A (ja) 第二のポリ層の形成後に二重ポリバイポーラトランジスタの２つのレベルをドーピングするプロセス
US4155778A (en) Forming semiconductor devices having ion implanted and diffused regions
KR100381554B1 (ko) 다수의마이크로전자회로를soi상에제작하기위한방법
JPH07142419A (ja) 半導体装置の製造方法
KR100416843B1 (ko) Soi에다수의마이크로일렉트로닉회로를제조하기위한방법
KR100367951B1 (ko) 반도체 장치의 제조방법
JPH0251264A (ja) 接合電界効果トランジスタとキャパシタを形成する方法
KR0157119B1 (ko) 반도체 장치 및 그 제조방법
JPH07183462A (ja) 半導体装置の製造方法
GB2250378A (en) Method of forming silicon nitride capacitors
JP3300474B2 (ja) 半導体装置およびその製造方法
JPH09213708A (ja) ラテラル・バイポーラトランジスタおよびその製造方法
KR100935247B1 (ko) 바이폴라 접합 트랜지스터의 제조방법

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050120