JPH0251264A - 接合電界効果トランジスタとキャパシタを形成する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ）ｔ　ｉｔ　を匹■旦ユ１ 本発明は一つの半導体基板に相違する半導体回路装置を
形成することに関連し、詳細には垂直バイポーラ・トラ
ンジスタと接合電界効果トランジスタ（Ｊ　Ｆ　Ｅ下）
を同時に形成する工程と、それにより製造される集積回
路に関連する。

従来の技術及び間　覗 演算増幅為の設計は、それに用いられる従来のＰＮＰ集
積回路トランジスタは約５メガヘルツでしか動作できな
いという点でｌｉ＋１限きれてきた。従来のＮＰＮトラ
ンジスタと組合されたこれらのＰＮＰＩ−ランジスタは
、ｖ４０増幅器の集積回路には一般的な装置である。

最近では従来のす扱ｒ−’　Ｎ　Ｐ　トランジスタより
も優れた、へ周波絶縁垂ＭＰＮＰ　（ＶＰＮＰ）　トラ
ンジスタが開発されている。この絶縁ＶＰＮＰトランジ
スタは４５ボルトでの動作が可能であり、最高約１５０
メガヘルツの周波数で動作する。絶縁ｖＰＮＰトランジ
スタの電流利得とブレークダウン電圧は、標準的な二重
拡散Ｎ　Ｐ　Ｎ　ｔ−ランジスタで得られるものに匹敵
する。最侵に絶縁Ｖ　Ｐ　Ｎ　Ｐは、通常の垂直基板Ｐ
ＮＰトランジスタによりとられるエミッタ・ホロ１ノ形
状に限定されない。

別に、５０ボルトの（ｐ）チャンネルＪＦＥＴが、ゲー
トとドレイン間のブレークダウン電圧を４５ボルト以上
にづるよう開発されている。この種のＪ　ｌ：　Ｅ　Ｔ
は通常は演算増幅鼎入力として利用される。これらのＪ
ＦＥｒはゲート酸化物上に厚く被着された酸化物により
形成され、上部ゲート／ドレインの逆バイアスされたｐ
−ｎ接合におけるｍＷの強化を減少させる。これにより
ゲートとドレイン間のブレークダウン電圧は、３０ボル
トという低い限度からａ３よそ５０ボルトまでにも増加
づる。ゲートとドレイン間とゲートとソース間の酸化物
のオーバラップ・キャパシタンスも、被４された酸化物
により減少される。これにより帯域幅とスルーレートが
より大きくなる。

もう一つの望ましい集積回路要素は、金属／窒化物／ポ
リシリコン・キャパシタである。酸化物の代わりに窒化
物を用いることにより、キャパシタンスが二倍になり、
１００ボルト以上で誘電体のブレークダウンが生じ、ま
たノイールド酸化物にこれらのキャパシタを製造づるこ
とにより、奇生接合キャパシタンスとタンクの漏れ電流
が減少１゛る。

よってこれらの各装置を併せ持つ集積回路を製造する工
程を開発することが望ましい。しかしながら今までこの
様な工程は開発されておらず、回路設計者・は−個の集
積回路において、−個の回路装置しか利用できない。

問題点を解決するための手段及び作用 本発明は特性の一つとして同じ半導体基板を用いて、垂
直バイポーラ・トランジスタと接合電界効果トランジス
タ（ＪトヒＴ）を同時に形成する工程を含む。この工程
によると、第二の８Ｊ電型のＪＦＥＴ埋込み領域が半導
体表面に形成される。

次に第二の導′ｆｉ型のバイポーラ埋込み領域がこの表
面ひ、ＪＦｌ：［埋込み領域から隔てで形成される。第
一の導電型のコレクタ領域は、バイポーラ埋込み領域内
の半導体基板表面で形成される。この後、第二の導電型
の１ピタキシャル半導体層が、半導体基板表面に形成さ
れる。

次に熱拡散段階が行われ、ＪＦＥＴ埋込み領域とバイポ
ーラ・コレクタｆｉｆｉ域を、〕ニピタキシャル層へと
拡張する。第一・の導電型の深いコレクタ領域が、１ビ
タキシャル層表向からコレクタ領域まＣ延びるよう形成
される。第一・の導電型のベース領域が、コレクタ領域
上に距離を聞いてエピタキシャル層表面に形成される。

次にエピタキシャル層表面に、第一の導電型のエミッタ
領域１、ノ１−ヒ「ソース領域、及びＪ　ＦＥＴドレイ
ン領域が同時に形成される。エミッタ領域はベース領域
′内に形成され、一方ＪＦＥｒのソースとドレイン領域
は、Ｊ　Ｆ’　［Ｔ埋込み領域上に距離を置いて形成さ
れる。その後エピタキシャル層表面に、第一の導電型の
バイポーラ・トランジスタのベース・コンタクト領域と
ＪＦＥＴのゲート・コンタクト領域が同時に形成される
。ベース・コンタクト領域はベース領域内゛ぐエミッタ
領域から隔て゛（形成され、一方ゲート・コンタクト領
域はＪ　Ｆ　Ｅ　Ｔ埋込み領域上にソースとドレイン領
域から隔でて形成される。

本発明の他の特性によると金属／誘電体／ポリシリコン
・キャパシタは、Ｊ　Ｆ　Ｅ　’ｌ”　ｔ−ランジスタ
のみの１ニ程内か、またはＪＦＥＴと垂直バイポーラ・
トランジスタの両方の工程内で形成され得る。

史に第一・の導電型の深い接合絶縁領域は、少なくとも
一個の別な深い接合絶縁領域が、形成される装置を電気
的に絶縁するのに用いられる時と同時に形成される。

これらの深い接合絶縁領域からのドーパントは、同時に
エピタキシャル層へ上方向に拡散される。

少なくとも二つの浅い接合絶縁領域が、エピタキシャル
層に形成される。浅い接合絶縁領域からのドーパントは
小方向に拡散され、よって深い接合絶縁領域と浅い接合
絶縁領域は、−続きの接合絶縁ｆｔ４域を形成する。

後続する拡散段階の間、後で上にキャパシタが形成され
る接合絶縁領域上に、フィールド酸化物のへい層が形成
される。ポリシリコン層がフィールド酸化物層上に被着
され、パターン処理され、エツチングされる。またこれ
はＪＦＥＴゲート・コンタクト領域の形成と同時にドー
ピングされるのが好ましい。

一つの工程の流れにこれらの装置の形成段階を組込むこ
とには、各装置を別々に形成するのに必讐であったマス
ク・レベルの数を非常に少なくするという利点がある。

これら三個のｖｊＬｉｉ！を含む集積回路により、集積
回路設計には通常の装置よりし融通性と柔軟性の余地が
与えらえる。ＶＰＮＰトランジスタ、５０ボルトの（０
）チャンネルＪ　Ｆ　Ｅ　Ｔ　、金属／窒化物／ポリシ
リコン・キャパシタ、及び二引拡散接合絶縁を組合わせ
ることにより、（１００）の結晶学的方向のり根に用い
られた場合、人力オノセット電圧制御が厳ルになる。

これらの組合わせにより回路の設計において、５倍のＷ
ｌｉＩａ幅の改良、速い整定時間（２００ナノ秒）、正
確な入力オフセット電圧制御（＋／−１００マイクｌコ
ボルト）、及び他の主要な設計上の向上を可能にする高
性能なυ１１Ｍ１回路を設計する機会が促供される。こ
の工程は、通常の４５ボルトの垂直Ｎ　Ｐ　Ｎ　ｌ−ラ
ンジスタ、高シート抵抗鼎、４５ボルトのしきい値電圧
、及び線形バイポーラ／ＪＦＥＴの製造工程の他の共通
な特性と両立性がある。本発明の装置の製造で好んで用
いられた二重（上方向と下方向）拡散絶縁により、設計
レイアウトがより高密度になり、−回の拡散絶縁に比べ
て最高２５パーセントまでのレイアウト面積を節約プる
ことができる。

本発明の他の特徴やそれらの利点は、図面と共に以下の
詳細な説明から良く理解されるであろう。

実施例 まず第１図では（ｐ−）シリコン基＆１０の拡大された
略図が示される。シリコン基板１０の結晶学的方向は（
１００）または（１１１）であって良いが、（１１１）
方向の方が好ましい。第一の酸化物層１２が基板１０上
に成長され、数回のパターン処理、エツチングが行われ
、酸化物が置き換わって肉び成長される。この後馳囲１
３く略式に区切られて示される）の間の酸化物１２の部
分が、従来のパターン処理とエツチング技術で取除かれ
、参照番号１５で示されるＮＰＮバイポーラ・トランジ
スタ領域のＮＰＮ垂直トランジスタの（ｎ−）埋込みコ
レクタ領域１４の注入マスクを形成する。同時に（ｎ＋
）埋込み領１４１６が、参照番号１９で示される基数の
（Ｄ）チャンネルＪ　Ｆ　Ｅ　ｌ領域で、酸化物層１２
の範囲１７で７スクされる。埋込みコレクタ領域１４と
Ｊ　Ｆ　［Ｔ埋込み領域１６のシート抵抗は約１５オー
ム／スク［アであり、好ましいドーパントはアンチモン
である。

ドーパントの注入の後、基板１０は熱拡散され、図示さ
れるように埋込み領域１４と１６にそれぞれ類似する導
電望の境界１８と２０が設けられる。

これとこれに続く熱拡散段階の間、先の注入段階の前に
露出されたシリコン基１１０の表面２３（−は、部分２
２のような酸化物部分が成長して元に戻る。

次に酸化物１２が範囲２５内で取除かれ、参照番号２７
で示される垂直ＰＮＰトランジスタ領域内に、（ｎ−）
叩込み領域２４が注入され、熱拡散される。埋込み領域
２４を注入するのに用いられるドーパントの濃度は、コ
レクタ領域１４とＪＦＥＴ埋込み領域１６の濃度よりも
かなり簿い。

これは同じドーパント・レベルの使用は、垂直ＰＮＰコ
レクタ領域を圧倒するからである。このｗ４域の形成は
以下で説明される。

１ｉｉ１様に酸化物１２は再び範囲２６内で取除かれ、
ｉｐ）垂直Ｐ　Ｎ　ｌ）　トランジスタ・コレクタ領域
２８を形成する注入段階をマスクする。注入に好ましい
ドーパントの種類はホウ素である。（ｐ）ドーパントは
熱サイクルにより拡散され、（ｐ）型と（ｎ）型物質の
ほぼ最終的な境界は、境界３０により示される。ｖＰＮ
Ｐトランジスタ・コレクタ領［２８の境界３０と、埋込
み領域２４の境界３２の間の距離は、コレクタ領域２８
を（ｐ−）基板１０から絶縁し、最高の動作電圧電位を
はるかに持ちこたえ、突扱け（ｐｕｎｃｈ−ｔｈｒｏｕ
ａｈ）　１！圧ブレークダウンを生じさせないように、
十分な距離でなければならない。

酸化物を範囲２６内で層１２から取除くのと同時に、酸
化物が範囲３４内で取除かれ、領域２８へ注入された（
ｐ）形ドーパントは、複数の深い接合絶縁領域３６にも
注入される。領域３６は装ｄを互いに絶縁するよう設け
られ、よって寄生トランジスタ装置は形成されない。

第２図では酸化物Ｉ！！１１２が取除かれ、半導体基板
１０の表面２３に（ｎ−）エピタキシャル・シリコン層
３８が成長される。第二の酸化物ｌｉｉ！Ｊ４０はエピ
タキシャルｆｆ１３８の表向４２に成長される。

酸化物４０が次に範囲４４から取除かれ、次の注入段階
のマスクを設ける。ここでは条間の（ｐ）形ドーパント
が被着される。（ｐ）形ドーパントは後続する熱サイク
ルで拡散され、浅い（ｐ＋）接合絶縁領域４６と深い（
ｐ＋）：、＋レクタ領域４８を形成する。浅い絶縁領域
４６はそれぞれ深い絶縁領域３６の上にあり、また領域
４８はＶ　Ｐ　Ｎ　ｌ）埋込み領域２８の上にある。深
いコレクタ領域４８は環状であるか、または継目のない
ことが好ましい。

（ｐ）ドーパントの被ガの後は熱拡散ドライブ・イン段
階が続ぎ、よって浅い接合絶縁領域４６は深い接合絶縁
領域３６と−続きになり、また深いコレクタ領域Ａ域４
８は埋込みコレクタ領域２８と−続きになる。この拡散
段階において、エビタギシャル層３８の表面からドーパ
ントが下向きに拡散されるのと同時に、半導体基板１０
からドーパントが」向きに拡散される。この上向きの拡
散により、」レクタ領域１４と埋込み領域１６の上側の
境界５０と、Ｖ　Ｐ　Ｎ　））　：ｊレクタ領域２８の
上側の境界５２が形成される。

様々な拡散段階が行われる中で、適切な量の拡散を行う
ため熱サイクルを調整することが大切である。従っても
し他の全てのパラメータが同じならば、初めの方に形成
された構造は後で形成された構造よりも、軽く熱サイク
ルされるべきである。

これは後の熱サイクルは後に形成された構造同様、初め
に形成された構造の領域と濃度を影１１するからである
。

次に酸化層４０が範囲５７内で取除かれ、（ｎ）形ドー
パントがその中に注入され、〈ｎ・−）ペース領域５８
を■ＰＮＰトランジスタに形成する。

続いて酸化物４０は範囲６０内で取除かれ、アンチモン
のような（ｎ）形ドーパントが注入される。

この注入の侵、熱拡散ドライブ・イン段階がエピタキシ
ャル層３８で行われ、よって範囲５７と笥四６０に注入
された（ｎ）形ドーパントが拡散し、しきい値調節領１
ｉ１６２を形成し、Ｖ　Ｐ　Ｎ　Ｐベース領ｔｉ５８を
定める。しきい値ｒＡ節領領域２は、拡散された領１４
４６と４８のような（ｐ）形拡散の間の、寄生ＰＭＯＳ
トランジスタを防ぐのに望ましい。しきいｍ調節領域６
２は接合ブレークダウン電圧を制御し、よって標準の４
５ボルトの作動電圧を越えられる。

第３図では酸化物層４０の部分が、ＮＰＮトランジスタ
領域１５、ｖＰＮＰトランジスタ領１ａ２７、及びＪＦ
ＥＴ領域１９の範囲６４内で取り除かれる。次に（ｐ）
形ドーパントが被着及び熱拡散され、（ｐ十）ＮＰＮト
ランジスタ・ベース領域６６、ＶＰＮＰトランジスタ（
ｐ＋）エミッタ領域７０、ＶＰＮＰの深いコレクタ領域
４８内の環状または継目のない（ｐ＋）コンタクト領域
７２、（ｐ＋）ＪＦＥＴソース領域７４、及び（ｐ＋）
ＪＦＥ’Ｔ’ドレイン領域７６を形成する。

この段階の後シート抵抗の高い抵抗器（図示されず）が
、酸化物層４０の特定な部分（図示されず）の除去によ
りパターン処理され、後続する酸化と注入により−３８
に抵抗器（図示されず）を形成しても良い。

次に三個の装置領域１５．１９．２７における範囲７８
内で、酸化物が酸化物層４０からエピタキシャル層３８
の表面まで取除かれ、（ｎ）形ドーパントの被着をマス
クする。被着されたドーパントは次に熱拡散され、従来
の垂直ＮＰＮエミッタ領１４８０、従来のＮＰＮトラン
ジスタにコレクタ・コンタクト領域８２、垂直ＰＮＩ’
ベース・コンタクトｆＡ　１Ｉｉ１８４と、埋込み領域
２４へのオーム接触のための埋込み領域コンタクト８６
と、またＪ　Ｆ　Ｅ　Ｔゲート・コンタクト領域８８を
形成する。

図示される実施例において、ベース・コンタクト領域８
４は環状または継目のない状態である。

Ｊ　Ｆ　Ｅ　’ｒの形成段階を更に説明するために、詳
細な断面図が第３ａ図に示される。フィールド酸化物４
０は範囲９０内で取除かれ、薄いゲート酸化物９２がエ
ピタキシャル層３８の露出した表面に成長される。次に
好ましくはリンである（ｎ）型ドーパントが、ゲート酸
化物９２を介して注入され、ゲート・コンタクト領域８
８からソース領域７４とドレイン領域７６の両方に延び
る上部ゲート領域９４を形成する。この注入段階の後フ
ォトレジスト層（図示されず）が、ドレイン領域７６か
らソース領域７４まで延びる窓を除くゲート酸化物９２
の全ての領域をマスクするのに用いられる。残りの露出
された領域はホウ素注入され、ソース領域７４からドレ
イン領域７６に延びるＪ　Ｆ　Ｅ　Ｔチャンネル領域９
６を形成Ｊる。

第４図には好ましい工程の最終段階が示される。

フォトレジスト（よ取除かれ、中間レベル酸化物層９８
が酸化物層４０の表面に被着される。中間レベル酸化物
層９８は次に熱処理段階で高密度にされる。複数のコン
タクト穴１００は次にパターン処理され、中間レベル酸
化物層９８にエツチングされる。中間レベル酸化物層９
８は次にコンタクト穴１００の中でリフローされ、傾斜
する側壁が形成される。各コンタクト穴１００の下で酸
化物層４０の中に穴１０２が設けられ、その下のエピタ
キシＶル１１３８の表面４２を露出する。金属リード線
１０４−１１８は次に通常の方法で被着され、パターン
処理され、エツチングされる。

本発明の重要な特徴の一つは、ＪＦＥＴチャンネル９６
上に残された中間レベル酸化物の部分１２０の存在であ
る。上部ゲート金属リード線１１７はパターン処理され
、エツチングされ、ゲート・コンタクト領域８８に接触
するだけではなく、中間レベル酸化物部分１２０で隔て
られるチャンネル９６上にも延びる。中間レベル酸化物
部分１２０の存在により、作動電圧が最高４５ボルトま
で上がる。中間レベル酸化物部分１２０を持たない標準
（ｐ）チャンネルＪ　Ｆ　Ｅ　Ｔは、約３２乃至３３ボ
ルトまででしか動作しない。これはドレイン／上部ゲー
ト接合における電界の強化と関連する問題のためである
。中間レベル酸化物部分１２０によりそこに生じる電界
強化は減少し、ブレークダウン電圧は約５０ボルトまで
にも大きくなる。

よって中間レベル酸化物部分１２０により、４５ボルト
のデツプが形成され得る。その後、完成した集積回路の
露出された表面を不活性化するように、不活性化窒化物
Ｍ（図示されず）が加えられることが好ましい。

第５図は前述の装置の製造工程中に形成され得る主１１
パシタの拡大断面図であり、構造の同一な部分には同じ
ｌ！！！字が用いられる。（ｐ）形半導体埴板１０の分
離領域では、埋込みコレクタ領１４２８と深い接合絶縁
領域３６（第１図）が注入されるのと同時に、深い絶縁
接合領１４１２１に（ｐ）形ドーパントが注入される。

次にエピタキシャル層３８が半導体基板１０に成長さ°
れ、第二の酸化物層４０が１ビタキシヤル１３Ｂに成長
される。

次に穴（図示されず）が酸化物層４０に設置ノられ、（
ｐ）形の被着が浅い接合絶縁領域４６と深いコレクタ領
１１１４８（第２図）に行われるの同時に、（ｐ）形ド
ーパントが層３８の表面４２に被るされる。次に熱拡散
段階が行われ、領域１２１からドーパントを上向きに１
Ｉ２４＠シ、エピタキシャル層３８の表面４２に被着さ
れたドーパントを下向きに拡散する。このＦ向きと下向
きの拡散の組合わせにより、エピタキシャルの表面４２
からｌｉ＆表面１０の中へと延びる−続きの接合絶縁領
１ｊ１１２２が形成される。

ＮＰＮエミッタ領域８０、ＶＰＮＰベース・コンタクト
ｆｎ　ＶＡ８４及びＪＦＥＴゲート・コンタクト領域８
８（第３図〉を形成するドーピング／拡散シーケンスに
先立ち、多結晶シリコン層が被着され、フォトレジスト
・マスクでパターン処理され、エツチングされ、ポリシ
リニ」ン電ｌ４ｉ１２４を形成Ｊる。を穫１２４はエミ
ッタ領域８０、上部ゲート・コンタクト領域８８、及び
ＶＰＮＰベース・コンタクト領域８４を形成するのに用
いられる（ｎ）形ドーパントの多量の被管により導電性
にされる。エミッタ・ドーパントが領域８０．８４．８
８に拡散される拡散段階により、１４時に酸化物層１２
６がポリシリコン電極１２４の露出された表面から成長
する。

酸化物層１２６はポリシリコン表面の中央領域１２８内
で取り除かれる。中央領域１２８の上に圧縮張力窒化物
誘電体層１３０が被着され、従来のフォトレジス１〜・
マスキング＆％Ｎによりパターン処理され、エツチング
され、図示されるようなｌｌｖ＃１３０の部分を残す。

第４図に示される中間レベル酸化物層９８で行われるの
と同時に、中間レベル酸化物層９８が被着され、ａ密度
にされ、その中にコンタクトが設けられ、リフローされ
る。最後に金属コンタクト１０４−１１８が形成される
のと１ｔ３１時に、外側の金属電極１３２が被着され、
パターン処理され、−丁ツチングされる。

要約すると、垂直Ｐ　Ｎ　Ｐ　ｔ−ランジスタ、（ｐ）
ヂ１？ンネルＪ　Ｆ　Ｅ　”ｒ　トランジスタ、金属／
窒化物／ポリシリコン・キャパシタ、及び線形バイポー
ラ／Ｊ　Ｆ　Ｅ　Ｔｌ！積回路で用いられる通常の垂直
Ｎ　ｌ）　Ｎ　トランジスタと他の？Ｉ単的な装ｒｌｆ
の製造の統合工程が説明されてきた。統合工程により多
数のマスク工程が省かれ、回路股引の柔軟性が増す。

以上が本発明の好ましい実施例の詳細な説明であるが、
本発明はそれに限定されるしのではなく、特拾晶求の笥
囲により定められるものと１６゜以ＬＬＪ）説明に関連
して史に以下の項を開本する。

（１）　　第一の導電型の半導体基板を一個用いて、垂
直バイポーラ・トランジスタと接合電界効果トランジス
タ（Ｊ　Ｆ　Ｅ　’Ｉ−）を形成する工程において、ず
導体基板表面に第二の導電型のＪ　Ｆ　Ｅ　Ｔ埋込み領
域を形成し、 Ｊ　Ｆ　Ｅ　Ｔ埋込み領域から隔てて、表面に第二の導
電型のバイポーラ埋込み領域を形成し、表ｉｔｎにおい
てバイポーラ埋込み領域内に、第一の導電型のコレクタ
領域を形成し、 半導体基板表１ｉｆＩ十に、第二の導電型のエピタキシ
ｔ・ル半導体層を形成し、 ＪＦＥＴｊ！ｌ込み領域とコレクタ領域を、熱拡散によ
りエピタキシャル属の中へ拡張させ、エピタキシャル層
表面からコレクタ領域まで延びる、第一の春雷型の深い
コレクタ領域を形成し、コレクタ領域上に距離を置いて
エピタキシャル隅表面に第一の導電型のベース領域を形
成し、エピタキシャル層表面に、第一の導電型のＪ　Ｆ
　Ｅ　１−ソース領域とＪ　Ｆ　Ｅ　１−ドレイン領域
を同時に形成し、エミッタ領域はベース領域内に形成さ
れ、Ｊ　Ｆ　Ｆ：　Ｔソースとドレイン領域はＪ　ＦＥ
　Ｔ押込み領域上に距離を置いて、また互いに横方向に
距離を置いて形成され、また、 エピタキシャル層表面に、第二の導゛市型のベース・コ
ンタクト領域ゲート・コンタクト領域を形成し、ベース
・コンタクト領域はベース領域内でエミッタから隔てて
形成され、ゲート・コンタクト領域はＪＦＥＴ埋込み領
域上でソースとドレイン領域から隔てて形成されること
を含む■程、。

（２）　　（１）項に記載した工程において、前記第一
の′４！Ｉ電型は（ｐ）である。

（３）　　（１）項に記載した工程は更に、コレクタ領
域を形成する前記段階と同時に、半導体基板に第一の導
電型の少なくとも−・つの深い接合絶縁領域を形成し、
深い接合絶縁領域はコレクタ領域とＪＦＥＴ埋込み領域
の１ｍに形成され、また、 深いコレクタ領域を形成する前記段階と同時に、深い接
合絶縁領域上のエピタキシャル層に、第一の導電型の少
なくとも一つの浅い接合絶縁領域を形成し、よって浅い
接合絶縁領域と深い接合絶縁領域が接続されることを含
む。

（４）　　（３）項に記載した工程は更に、エピタキシ
ｔｒ　／Ｌ／層の表面に第二の導電型のドーパントでフ
ィールド調節領域を形成し、ベース領域と浅い接合絶縁
領域の闇に置くことを含む。

（５）　　（３）項に記載した工程は更に、深い接合絶
縁領域とコレクタ領域からドーパントを、エピタキシャ
ル層の中に同時に上方向に拡散し、また、 浅い接合絶縁領域と深いコレクタ領域からドーパントを
同時に下方向に拡散し、よって深いコレクタ領域はコレ
クタ領域と接触し、また浅い接合絶縁領域と深い接合絶
縁領域は−続きになることを含む。

（６）　　（１１項に記載した工程は史に、深いコレク
タ領域からドーパントをＦ方向に拡散し、深いコレクタ
領域をコレクタ領域と−続きにすることを含む。

（７）　　（１）項に記載した工程は更に、半導体基板
表面に渡って第一の酸化物層を形成し、また、コレクタ
領域、バイポーラ埋込み領域、及びＪＦＥ丁埋込み領域
を形成する前記各段階に先立ら、前記各段階に対して酸
化物層の所定の部分をそれぞれ取除き、よって酸化物層
は１ｖＩｉＳｉ！各段階に対してドーピング・マスクと
して機能づることを含む。

（８）　　（１）項に記載した工程は更に、前記Ｌビタ
キシＶル半導体層の形成段階後に、エピタキシャル層表
面に酸化物層を形成し、また、深い」レクタ領域、ベー
ス領域、及びエミッタ領域を形成する前記各段階に先立
ち、前記各段階のそれぞれのドーパント・マスクとして
機能するよう酸化物層の各部分を取除く段階を含む。

（９）　　（１）項に記載した１程は史に、ベース・コ
ンタクト領域とゲート・コンタクト領域を同時に形成づ
る前記段階の後、ソース領域とドレイン領１ｔｉｌＪ１
１のチャンネル領域上のエピタキシトルｉｔに、ゲート
・コンタクト領域まで横方向に延びるゲート絶縁層を形
成し、 ゲート絶縁層を介して第二の導電型のドーパントを注入
し、ゲート・コンタクト領域からソースとドレイン領域
へ延びる上部ゲートを形成し、また、 ゲート絶縁層を介して第一・のｓｍ型のドーバン１〜を
注入し、チャンネル領域をドーピングすることを含む。

（１０）　　（１１填に記載した工程は更に、前記」レ
クタ領域の形成段階と同時に、基板に第一の導電型の深
い接合絶縁領域を形成し、また、接合絶縁領域上にキャ
パシタを形成する段階を含む。

（１１）　　（１０）］！’ｌに記載した工程は更に、
前記深いコレクタ領域の形成段階と同時に、キャパシタ
に対してエピタキシャル層に、第一の導電型の浅い接合
絶縁領域を形成し、よって深い接合絶縁ｆｒＡ域と浅い
接合絶縁領域は、−続きの接合絶縁領域となることを含
む。

＋１２）　　（１１）項に記載した工程は更に、エピタ
キシャル層上に酸化物層を形成し、絶縁接合領域を覆い
、また、 接合絶縁領域上の酸化物層上にキャパシタを形成する段
階を含む。

（１３）　　（１）頃に記載した工程において、キャパ
シタは垂ｉなトランジスタと横方向のトランジスタから
隔てられたγ導体基板のキせバシタ領域に形成され、前
記工程は更に、 キｔ７パシタ領域のエピタキシャル層上に絶縁するよう
隔てて多結晶シリコン・キャパシタ電樽を形成し、また
、 ベース・コンタクト領域とゲート・コンタクト領域を同
時に形成する前記段階と同時に、多結晶シリコン電極を
ドーピングし、導電性が高くなるようにする段階を含む
。

（１４）　　（１）項に記載した工程は更に、ベース・
コンタクト領域とゲート・コンタクト領域を同時に形成
する前記段階と同時に、バイポーラ埋込み領域−Ｌのエ
ピタキシャル層表面に、また深いコレクタ領域領域から
隔てて、第二の導電型のバイポーラ埋込み領域コンタク
ト領域を形成する段階を含む。

（１５）　　（１）墳に記載した工程に従い形成される
集積回路。

（１６）第一・の導電型の半導体基板を一個用いて、接
合電界効果トランジスタ（ＪＦＥＴ）とキャパシタを形
成づる工程は、 半導体基板表面に第二の導°心型の埋込み領域を形成し
、 表面に第一の導電型の少なくとも二つの深い接合絶縁領
域を同時に形成し、第一の深い接合絶縁領域は基板のＪ
ＦＥＴ領域と基板のコレクタ領域の間に形成され、第一
の接合絶縁ｆＩ４域はキャパシタ領域内に形成され、 表面に第二の８Ｂ電型のエピタキシャル層を形成し、 エピタキシャル■表面に絶縁層を形成し、ドーパントを
上方向に拡散して、埋込み領域と深い接合絶縁領域をエ
ピタキシャル層中へ拡張し、エピタキシャル層表面に、
第一の導電型の少なくとも二つの浅い接合絶縁領域を１
目時に形成し、浅い接合絶縁領域上よそれぞれ深い接合
絶縁領域と・続きにされ、 第二の浅い接合絶縁領域上の絶縁層上にシリコンを含む
多結晶層を形成し、 多結晶層と絶縁層上に中間レベル絶縁層を形成し、 中間レベル絶縁層中に多結晶層までと、ＪＦＥＴ領域の
エピタキシャル層のゲート・コンタクト領域上の絶縁層
の領域まで穴を聞け、絶縁層の領域を取除き、ゲート・
コンタクト領域を露出し、また、 多結晶層とゲート・コンタクトｆｌ’ｌ域を同時にドー
ピングし、導電性のキセバシタ電極と上部ゲート・コン
タクト領域をそれぞれ形成することを含む。

（１７）　　（１６）墳に記載した工程において、前記
絶縁層は二酸化ケイ素を含み、工程は史にドーパントを
上方向に拡散する前記段階の間、絶縁図の少なくとも一
部分を熱成長させる段階を含む。

（１８）　　（１６）項に記載した工程は更に、Ｊ　Ｆ
　Ｅ　Ｔ−とキャパシタ領域から隔てられた、バイポー
ラ・トランジスタ領域内で１ビタキシャル層表面にドー
パントを拡散し、ベース・コンタクトを形成し、 前記ドーパントを拡散する段階と同時に、多結晶層上に
酸化物層を成長させ、 多結晶層の所定の部分から酸化物Ｎを取り除き、また、 多結晶層上にキャパシタ誘電体層を形成する段階を含む
。

（１９）　　（１Ｇ）墳に記載したは更に、前記深い接
合絶縁領域を形成する段階の間、Ｊ　Ｆ　Ｅ　Ｔとキャ
パシタ領域から隔てて、半導体基板のバイポーラ・トラ
ンジスタ領域に、第一の導電型のバイポーラ・トランジ
スタ・コレクタ領域を形成し、 前２ドーパントを１一方向に拡散する段階の間、コレク
タ領域を１ピタキシャル層中に拡張し、前記浅い接合絶
縁領域の形成段階の間、第一の導電型の深いコレクタ領
域を、コレクタ領域と−続きになるように、］コレクタ
領域のエピタキシャル層に形成する段階を含む。

＋２０）　　（１６）項に記載した工程に従い形成され
る集積回路。

（２１）第一の導電型の一個の半導体基板表面に、バイ
ポーラ・トランジスタと接合電界効果トランジスタ（Ｊ
　Ｆ　Ｅ　１−　）を同時に形成する工程に４３いてそ
の方法は、 半導体基板に第二の導電型のエピタキシャル層を形成し
、 エピタキシャル層表面にＪ　Ｆ　Ｅ　Ｔソース領域、Ｊ
ＦＥＴドレイン領域、及びバイポーラ・エミッタ領域を
同時に形成し、これらは全て第一の導電型であり、ソー
スとドレイン領域はエピタキシャル層のＪＦＥＴ領域内
で互いに隔てて形成され、エミッタ領域は１ビタキシャ
ル層のバイポーラ・トランジスタ領域内に、ＪＦＥＴｉ
ｉＥｉ域から隔てて形成され、また、 エピタキシャル層に第二の導電型のベース・コンタクト
領域とゲート・コンタクト領域４域を同時に形成し、ベ
ース・コンタクト領域はバイポーラ・トランジスタ内に
形成され、エミッタ領域からは隔てられ、ゲート・コン
タクト領域はＪＦＥＴ領域内に形成され、ソースとドレ
イン領域からは隔てられることを含む。

（２２）バイポーラ・トランジスタと接合電界効果トラ
ンジスタを持つ集積回路は、 第一の導電型の半導体基板を含み、 前記半導体基板表面に形成された第二のＳｔ型のエピタ
キシャル層を含み、前記エピタキシャル層には表面があ
り、 エピタキシャル層のバイポーラΦトランジスタ領域から
隔てられたエピタキシャル■のＪＦＥＴ領域を含み、前
記ＪＦＥＴ領域内で第一の導電型のソース領域とドレイ
ン領域がηいに隔てて形成され、前記バイポーラ・トラ
ンジスタ領域の前記エピタキシャル層表面に第一の導電
型のバイポーラ・エミッタ領域が形成され、前記ソース
領域、Ｉｙｉ記ドレイン領域及び前記エミッタ領域は１
６１時に形成され、また、 バイポーラ・トランジスタ領域にエミッタ領域から隔て
て形成された前記第二の導電型のベース・コンタクト領
域を含み、前記ＪＦＥＴ領域に前記ソースとドレイン領
域から隔てて形成された第二の導電型のゲート・コンタ
クト領域を含み、前記ベース・コンタクト領域と前記ゲ
ート・コンタクト領域を１ｉｌｉ１時に形成することを
含む。

（２３）接合電界効果トランジスタ（Ｊ　Ｆ　Ｅ　’ｒ
　）とキャパシタを持つ集積回路は、 第一の導電型の半導体基板を含み、 前記半導体基板表面に形成された第二の導電型のエピタ
キシャル層を含み、前記エピタキシャル層には表面があ
り、 前記半導体基板表面に形成された、第一の８Ｉ電型の少
なくとも二つの深い接合絶縁領域を含み、前記基板と前
記エピタキシャル層のＪ　Ｆ　ｔＥ　Ｔ領域は、前記基
板と前記エピタキシャル層のキャパシタ領域から隔てら
れ、前記第一の深い接合絶縁領域は、前記ＪＦＥＴ領域
と前記キャパシタ領域の間に形成され、前記第一の深い
接合絶縁領域は前記キャパシタ領域内に形成され、 前記Ｊ　Ｆ　Ｅ　’ｌ−領域の前記半導体基板表面に形
成された前記第一の導電型の埋込み領域を含み、前記埋
込みｉ！ｉｉ４と前記接合絶縁領域は前記エピタキシャ
ル層に上方向に拡散され、 前記第一と第二の深い接合絶縁領域上で、前記」−ピタ
キシャル層表面にイれぞれ形成され、−続きになるよう
に下方向に拡散された、前記第一の導°市ハリの第一と
第二の浅い接合絶縁Ｗ４域を含み、前記エピタキシ１ｐ
ル層表面に形成された絶縁層を含み、シリコンを含む多
結晶層が前記第二の浅い接合絶縁領域上の前記絶縁層に
形成され、前記多結晶層と前記絶縁層上に形成された中
間レベル絶縁層を含み、前記中間レベル絶縁層に前記多
結晶層への第一の穴が設けられ、前記中間レベル絶縁層
に絶縁層領域への第二の穴が設けられ、゛［ビラ１ニシ
ヤル層のゲート・コンタクト領域が前２　Ｊ　Ｆ　Ｅ　
Ｔ領域の前記絶縁層の下に置かれ、また、前記ゲート・
コンタクト領域を露出するよう、前記絶縁層の前記領域
を介して延びる前記第二の穴を含み、前記ゲート・コン
タクト領域と前記多結晶領域を同時にドーピングするこ
とにより形成される尋電性のキャパシタシタ電極とゲー
ト・コンタクトを含む。

（２４）絶縁垂直ＰＮＰ　（ＶＰＮＰ）　トランジスタ
、接合電界効果トランジスタ（Ｊ　ＦＥＴ）　、及び金
属／窒化物／ポリシリコン・キャパシタのＩｎの統合工
程では、深い接合絶縁領域（３６，１２１）とＶＰＮＰ
埋込みコレクタ（２８）が同時に形成される。接合絶縁
は、深いコレクタ領域（４８）が形成されるのと同時に
、浅い接合絶縁ＷＩ域（４６，１２２＞をドーピングし
、拡散することで完成される。ＪＦＥ’Ｔソース領域（
７４）とドレイン領域（７６）は、ＶＰＮＰエミッタ領
１ａ（７０）と同時に形成される。ＪＦＥＴゲート・コ
ンタクト領域（８８）は、Ｖ　Ｐ　Ｎ　Ｐベースφコン
タクトｆｆｌ域（８４）とＶＰＮＰ埋込み領域コンタク
ト４゜ （８６）と同時に形成され、ま−たこのときキャパシタ
電極（１２４）がドーピングされても良い。

【図面の簡単な説明】

第１図乃至第４図は本発明よるｌ１ｉｋＰＮＰトランジ
スタ、ｐチャンネルＪＦＥＴ、及び垂直ＮＰＮトランジ
スタの一連の製造段階を示す拡大断面図である。 第３ａ図はＪ　Ｆ　Ｅ　Ｔの製造段階を史に示し、第３
図に示される断面図の詳細を示すものである。 第５図は第１図乃至第４図で示される装置と関連して形
成され得る金属／窒化物／ポリシリコン・キャパシタの
拡大断面図である。 ２７：垂直ＰＮＰ？−ランジスタ領域 ２８：！１！直ＰＮＰｔ−ランジスタ・コレクタ領域３
６：深い接合絶縁領域 ３８：エピタキシャル争シリコン層 ４６：浅い接合絶縁領域 ４８：深いコレクタ領域 ９８：中間レベル酸化物層 １２４：ポリシリコン電極 １３０：窒化物誘電体層 主な符号の説明 １０：シリコン基板 １２：第一の酸化物層 １４：埋込みコレクタ領域 １５：ＮＰＮバイ゛ポーラ・トランジスタ領域１６．２
４：埋込み領域 １９：（Ｄ）チャンネルＪＦＥｒ領域

Claims (1)

【特許請求の範囲】
1. （１）第一の導電型の半導体基板を一個用いて、垂直バ
   イポーラ・トランジスタと接合電界効果トランジスタ（
   ＪＦＥＴ）を形成する工程において、半導体基板表面に
   第二の導電型のＪＦＥＴ埋込み領域を形成し、 ＪＦＥＴ埋込み領域から隔てて、表面に第二の導電型の
   バイポーラ埋込み領域を形成し、 表面においてバイポーラ埋込み領域内に、第一の導電型
   のコレクタ領域を形成し、 半導体基板表面上に、第二の導電型のエピタキシャル半
   導体層を形成し、 ＪＦＥＴ埋込み領域とコレクタ領域を、熱拡散によりエ
   ピタキシャル層の中へ拡張させ、 エピタキシャル層表面からコレクタ領域まで延びる、第
   一の導電型の深いコレクタ領域を形成し、コレクタ領域
   上に距離を置いてエピタキシャル層表面に第一の導電型
   のベース領域を形成し、エピタキシャル層表面に、第一
   の導電型の ＪＦＥＴソース領域とＪＦＥＴドレイン領域を同時に形
   成し、エミッタ領域はベース領域内に形成され、ＪＦＥ
   Ｔソースとドレイン領域はＪＦＥＴ埋込み領域上に距離
   を置いて、また互いに横方向に距離を置いて形成され、
   また、 エピタキシャル層表面に、第二の導電型のベース・コン
   タクト領域ゲート・コンタクト領域を形成し、ベース・
   コンタクト領域はベース領域内でエミッタから隔てて形
   成され、ゲート・コンタクト領域は、ＪＦＥＴ埋込み領
   域上でソースとドレイン領域から隔てて形成されること
   を含む工程。