JPH09116827A - 縮小映像信号処理回路 - Google Patents
縮小映像信号処理回路Info
- Publication number
- JPH09116827A JPH09116827A JP7267107A JP26710795A JPH09116827A JP H09116827 A JPH09116827 A JP H09116827A JP 7267107 A JP7267107 A JP 7267107A JP 26710795 A JP26710795 A JP 26710795A JP H09116827 A JPH09116827 A JP H09116827A
- Authority
- JP
- Japan
- Prior art keywords
- video signal
- display
- data
- input
- image size
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 claims abstract description 37
- 238000011946 reduction process Methods 0.000 claims description 2
- 230000004044 response Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
- H04N5/45—Picture in picture, e.g. displaying simultaneously another television channel in a region of the screen
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Controls And Circuits For Display Device (AREA)
- Editing Of Facsimile Originals (AREA)
- Studio Circuits (AREA)
Abstract
(57)【要約】
【課題】 縮小映像をウインドウ表示したまま、縮小率
の変更を可能とする。 【解決手段】 入力処理部２０において縮小率データＫ
に応じて入力映像信号に縮小処理を施し、縮小映像信号
をフィールドメモリ２，３に記憶し、表示処理部２４に
おいてフィールドメモリ２，３から読み出した縮小映像
信号に画像サイズデータＳＩＺ及び画像位置データ
（Ｘ，Ｙ）に応じてウインドウ表示処理を行う縮小映像
信号処理回路において、フィールドメモリ２，３への書
き込みを制御する入力映像クロックジェネレータ２２
で、縮小率データＫから画像サイズデータＳＩＺを算出
し、入力処理部２０を介してこの画像サイズデータＳＩ
Ｚをヘッダとして縮小映像信号と共にフィールドメモリ
２，３に書き込み、書き込まれた画像サイズデータＳＩ
Ｚを読み出して、表示処理部２４及び読み出しを制御す
るための表示映像クロックジェネレータ２３に送出す
る。
の変更を可能とする。 【解決手段】 入力処理部２０において縮小率データＫ
に応じて入力映像信号に縮小処理を施し、縮小映像信号
をフィールドメモリ２，３に記憶し、表示処理部２４に
おいてフィールドメモリ２，３から読み出した縮小映像
信号に画像サイズデータＳＩＺ及び画像位置データ
（Ｘ，Ｙ）に応じてウインドウ表示処理を行う縮小映像
信号処理回路において、フィールドメモリ２，３への書
き込みを制御する入力映像クロックジェネレータ２２
で、縮小率データＫから画像サイズデータＳＩＺを算出
し、入力処理部２０を介してこの画像サイズデータＳＩ
Ｚをヘッダとして縮小映像信号と共にフィールドメモリ
２，３に書き込み、書き込まれた画像サイズデータＳＩ
Ｚを読み出して、表示処理部２４及び読み出しを制御す
るための表示映像クロックジェネレータ２３に送出す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、フィールドメモリ
やフレームメモリ等のバッファメモリを用い、入力映像
画面を縮小してウインドウ表示する縮小映像信号処理回
路に関わり、特に、縮小率が変更可能な同回路に関す
る。
やフレームメモリ等のバッファメモリを用い、入力映像
画面を縮小してウインドウ表示する縮小映像信号処理回
路に関わり、特に、縮小率が変更可能な同回路に関す
る。
【０００２】
【従来の技術】テレビジョンの表示機能として、１画面
を全面表示するだけでなく、複数の画面をウインドウ表
示するいわゆるＰＩＰ機能が一般的に知られている。一
方、マルチメディア時代を迎え、より多彩な表示機能が
要求されるようになってきている。特に、パーソナルコ
ンピュータの操作環境で一般化されつつある「任意の縮
小率でのウインドウ表示機能」は、テレビジョン表示に
おいても求められている。このような別画面をウインド
ウ表示させるためには、親画面と子画面の同期をとるた
めフィールドメモリやフレームメモリ等のバッファメモ
リが必要となる。
を全面表示するだけでなく、複数の画面をウインドウ表
示するいわゆるＰＩＰ機能が一般的に知られている。一
方、マルチメディア時代を迎え、より多彩な表示機能が
要求されるようになってきている。特に、パーソナルコ
ンピュータの操作環境で一般化されつつある「任意の縮
小率でのウインドウ表示機能」は、テレビジョン表示に
おいても求められている。このような別画面をウインド
ウ表示させるためには、親画面と子画面の同期をとるた
めフィールドメモリやフレームメモリ等のバッファメモ
リが必要となる。
【０００３】そこで、図６に従来の縮小映像信号処理回
路のブロック図を示す。まず、ウインドウ表示用の子画
面の入力映像信号は入力処理部１に入力され、内部のフ
ィルタ回路１０を用いて縮小率データＫに応じた縮小処
理が施され、その縮小映像信号がフィールドメモリ２，
３に送出される。一方、制御ブロック４には、フィール
ドメモリ２，３の書き込みを制御するための入力映像ク
ロックジェネレータ５と、読み出しを制御するための表
示映像クロックジェネレータ６が設けられており、入力
映像クロックジェネレータ５に外部から縮小率データＫ
が供給され、ここから入力処理部１に縮小率データＫが
入力される。
路のブロック図を示す。まず、ウインドウ表示用の子画
面の入力映像信号は入力処理部１に入力され、内部のフ
ィルタ回路１０を用いて縮小率データＫに応じた縮小処
理が施され、その縮小映像信号がフィールドメモリ２，
３に送出される。一方、制御ブロック４には、フィール
ドメモリ２，３の書き込みを制御するための入力映像ク
ロックジェネレータ５と、読み出しを制御するための表
示映像クロックジェネレータ６が設けられており、入力
映像クロックジェネレータ５に外部から縮小率データＫ
が供給され、ここから入力処理部１に縮小率データＫが
入力される。
【０００４】また、入力映像クロックジェネレータ５
は、入力映像信号の水平同期信号（入力Ｈ）と垂直同期
信号（入力Ｖ）を入力し、入力Ｈに同期した画素クロッ
クと同一レートの書き込みクロックＷＣＬＫと、入力映
像信号の有効表示期間の間フィールドメモリ２，３をフ
ィールド単位に交互にイネーブル状態とするライトイネ
ーブル信号ＷＥ１，ＷＥ２と、ライトイネーブル信号の
立ち上がり時にフィールドメモリ２，３の書き込みアド
レスをリセットするライトリセット信号ＷＲＳＴを出力
する。フィールドメモリ２，３は、各々、書き込みと読
み出しを独立して指定するためのアドレスカウンタを有
しており、書き込み用のアドレスカウンタが、信号ＷＲ
ＳＴによりリセットされ、イネーブル信号ＷＥ１，ＷＥ
２がＨレベルの期間に書き込みクロックＷＣＬＫをカウ
ントすることにより、書き込みアドレスをインクリメン
トして、入力処理部１からの縮小映像信号をフィールド
メモリ２，３に書き込む。
は、入力映像信号の水平同期信号（入力Ｈ）と垂直同期
信号（入力Ｖ）を入力し、入力Ｈに同期した画素クロッ
クと同一レートの書き込みクロックＷＣＬＫと、入力映
像信号の有効表示期間の間フィールドメモリ２，３をフ
ィールド単位に交互にイネーブル状態とするライトイネ
ーブル信号ＷＥ１，ＷＥ２と、ライトイネーブル信号の
立ち上がり時にフィールドメモリ２，３の書き込みアド
レスをリセットするライトリセット信号ＷＲＳＴを出力
する。フィールドメモリ２，３は、各々、書き込みと読
み出しを独立して指定するためのアドレスカウンタを有
しており、書き込み用のアドレスカウンタが、信号ＷＲ
ＳＴによりリセットされ、イネーブル信号ＷＥ１，ＷＥ
２がＨレベルの期間に書き込みクロックＷＣＬＫをカウ
ントすることにより、書き込みアドレスをインクリメン
トして、入力処理部１からの縮小映像信号をフィールド
メモリ２，３に書き込む。
【０００５】ここで、縮小率データＫが「１」のとき、
即ち、縮小処理を行わないときは、ライトイネーブル信
号ＷＥ１，ＷＥ２は有効映像期間中連続してＨレベルを
維持する。しかしながら、縮小率データＫが「１」より
小さいときは、縮小率データＫに応じてイネーブル信号
ＷＥ１，ＷＥ２のＨレベル期間が制御され、例えば「１
／２」であるときは、図４イ，ウに示すように、１画素
おきにＨレベルとＬレベルを繰り返すように出力され
る。
即ち、縮小処理を行わないときは、ライトイネーブル信
号ＷＥ１，ＷＥ２は有効映像期間中連続してＨレベルを
維持する。しかしながら、縮小率データＫが「１」より
小さいときは、縮小率データＫに応じてイネーブル信号
ＷＥ１，ＷＥ２のＨレベル期間が制御され、例えば「１
／２」であるときは、図４イ，ウに示すように、１画素
おきにＨレベルとＬレベルを繰り返すように出力され
る。
【０００６】更に、入力映像クロックジェネレータ５
は、縮小率データＫに基づいて画像サイズデータＳＩＺ
を演算し、このデータＳＩＺを表示映像クロックジェネ
レータ６に送出する。例えば、入力映像信号の水平画素
数及び垂直画素数が「６４０」及び「４８０」で、縮小
率データＫが「１／２」であれば、画像サイズデータＳ
ＩＺは、水平ＳＩＺ（Ｈ）及び垂直ＳＩＺ（Ｖ）が各々
「３２０」，「２４０」となる。
は、縮小率データＫに基づいて画像サイズデータＳＩＺ
を演算し、このデータＳＩＺを表示映像クロックジェネ
レータ６に送出する。例えば、入力映像信号の水平画素
数及び垂直画素数が「６４０」及び「４８０」で、縮小
率データＫが「１／２」であれば、画像サイズデータＳ
ＩＺは、水平ＳＩＺ（Ｈ）及び垂直ＳＩＺ（Ｖ）が各々
「３２０」，「２４０」となる。
【０００７】一方、フィールドメモリ２，３から縮小映
像信号を読み出すために、表示映像クロックジェネレー
タ６には、親画面である表示映像信号の水平同期信号
（表示Ｈ）及び垂直同期信号（表示Ｖ）と、縮小画像の
ウインドウ表示位置を示す表示位置データ（Ｘ，Ｙ）が
入力され、表示Ｈに同期した画素クロックと同一レート
の読み出しクロックＲＣＬＫと、表示映像信号の有効表
示期間の間フィールドメモリ２，３をフィールド単位に
交互にイネーブル状態とするリードイネーブル信号ＲＥ
１，ＲＥ２と、リードイネーブル信号の立ち上がり時に
フィールドメモリ２，３の読み出しアドレスをリセット
するリードリセット信号ＲＲＳＴを出力する。そして、
フィールドメモリ２，３内の読み出し用のアドレスカウ
ンタが、信号ＲＲＳＴによりリセットされ、イネーブル
信号ＲＥ１，ＲＥ２がＨレベルの期間に読み出しクロッ
クＲＣＬＫをカウントすることにより、読み出しアドレ
スをインクリメントして、フィールドメモリ２，３から
縮小映像信号を読み出す。尚、表示Ｈ及び表示Ｖは、予
めわかっている場合表示映像クロックジェネレータ６で
発生するようにして、これらに基づいて各種信号ＲＲＳ
Ｔ，ＲＣＬＫ，ＲＥ１，ＲＥ２を発生してもよい。
像信号を読み出すために、表示映像クロックジェネレー
タ６には、親画面である表示映像信号の水平同期信号
（表示Ｈ）及び垂直同期信号（表示Ｖ）と、縮小画像の
ウインドウ表示位置を示す表示位置データ（Ｘ，Ｙ）が
入力され、表示Ｈに同期した画素クロックと同一レート
の読み出しクロックＲＣＬＫと、表示映像信号の有効表
示期間の間フィールドメモリ２，３をフィールド単位に
交互にイネーブル状態とするリードイネーブル信号ＲＥ
１，ＲＥ２と、リードイネーブル信号の立ち上がり時に
フィールドメモリ２，３の読み出しアドレスをリセット
するリードリセット信号ＲＲＳＴを出力する。そして、
フィールドメモリ２，３内の読み出し用のアドレスカウ
ンタが、信号ＲＲＳＴによりリセットされ、イネーブル
信号ＲＥ１，ＲＥ２がＨレベルの期間に読み出しクロッ
クＲＣＬＫをカウントすることにより、読み出しアドレ
スをインクリメントして、フィールドメモリ２，３から
縮小映像信号を読み出す。尚、表示Ｈ及び表示Ｖは、予
めわかっている場合表示映像クロックジェネレータ６で
発生するようにして、これらに基づいて各種信号ＲＲＳ
Ｔ，ＲＣＬＫ，ＲＥ１，ＲＥ２を発生してもよい。
【０００８】図３は、入力映像信号Ａをウインドウ表示
した状態を示し、図示したように、表示位置データ
（Ｘ，Ｙ）は親画面（表示映像信号）上での表示位置を
表し、画像サイズデータＳＩＺ（Ｈ，Ｖ）はウインドウ
表示される子画面（入力映像信号）の大きさを表す。そ
して、表示映像クロックジェネレータ６は、図４オ，カ
に示すように、画像サイズデータＳＩＺ（Ｈ，Ｖ）と画
像位置データ（Ｘ，Ｙ）に基づいて、図３の表示を実現
するよう有効表示期間のみにおいて、上述のリードイネ
ーブル信号ＲＥ１，ＲＥ２をＨレベルとする。この場合
は、入力側と異なり連続してＨレベルが出力される。
した状態を示し、図示したように、表示位置データ
（Ｘ，Ｙ）は親画面（表示映像信号）上での表示位置を
表し、画像サイズデータＳＩＺ（Ｈ，Ｖ）はウインドウ
表示される子画面（入力映像信号）の大きさを表す。そ
して、表示映像クロックジェネレータ６は、図４オ，カ
に示すように、画像サイズデータＳＩＺ（Ｈ，Ｖ）と画
像位置データ（Ｘ，Ｙ）に基づいて、図３の表示を実現
するよう有効表示期間のみにおいて、上述のリードイネ
ーブル信号ＲＥ１，ＲＥ２をＨレベルとする。この場合
は、入力側と異なり連続してＨレベルが出力される。
【０００９】また、画像サイズデータＳＩＺ（Ｈ，Ｖ）
及び画像位置データ（Ｘ，Ｙ）は、表示映像クロックジ
ェネレータ４からフィールドメモリ２，３の後段に設け
られた表示処理部７に送出され、ここで、読み出された
縮小映像信号に枠付けや背景データの付加等ウインドウ
表示用の表示処理が施され、その結果が表示映像信号と
して出力される。
及び画像位置データ（Ｘ，Ｙ）は、表示映像クロックジ
ェネレータ４からフィールドメモリ２，３の後段に設け
られた表示処理部７に送出され、ここで、読み出された
縮小映像信号に枠付けや背景データの付加等ウインドウ
表示用の表示処理が施され、その結果が表示映像信号と
して出力される。
【００１０】
【発明が解決しようとする課題】縮小率を任意に変更で
きるようにするためには、縮小率データの入力に応じて
上述した書き込み側と読み出し側の双方において処理内
容を変更する必要がある。しかしながら、書き込み及び
読み出しを実際に行っている最中に処理内容を変更して
しまうと表示映像に乱れを生ずるので、これを防止する
ために縮小率の変更処理は映像の垂直帰線期間に行われ
ていた。
きるようにするためには、縮小率データの入力に応じて
上述した書き込み側と読み出し側の双方において処理内
容を変更する必要がある。しかしながら、書き込み及び
読み出しを実際に行っている最中に処理内容を変更して
しまうと表示映像に乱れを生ずるので、これを防止する
ために縮小率の変更処理は映像の垂直帰線期間に行われ
ていた。
【００１１】ところが、入力Ｖと表示Ｖは同期していな
いために、縮小率の変更処理は書き込み側と読み出し側
で時間のずれを生ずる。例えば、図４のア，エに示すよ
うに、表示Ｖの位相が入力Ｖより遅れている場合に、新
たな縮小率データＫが時刻Ｔ１で入力されると、入力映
像クロックジェネレータ５及び入力処理部１では、Ｔ１
のすぐ後の垂直帰線期間ＮＰ１で縮小率の変更がなさ
れ、それ以後の縮小処理及び書き込み制御は変更された
縮小率に応じて行われる。そして、表示映像クロックジ
ェネレータ６及び表示処理部７では、Ｔ１のすぐ後の垂
直帰線期間ＤＰ１で縮小率の変更がなされ、この変更タ
イミングは入力側での変更タイミングＮＰ１より後であ
るため、変更された縮小率に応じて書き込まれた映像信
号がＤＰ１以降で表示処理されることとなる。
いために、縮小率の変更処理は書き込み側と読み出し側
で時間のずれを生ずる。例えば、図４のア，エに示すよ
うに、表示Ｖの位相が入力Ｖより遅れている場合に、新
たな縮小率データＫが時刻Ｔ１で入力されると、入力映
像クロックジェネレータ５及び入力処理部１では、Ｔ１
のすぐ後の垂直帰線期間ＮＰ１で縮小率の変更がなさ
れ、それ以後の縮小処理及び書き込み制御は変更された
縮小率に応じて行われる。そして、表示映像クロックジ
ェネレータ６及び表示処理部７では、Ｔ１のすぐ後の垂
直帰線期間ＤＰ１で縮小率の変更がなされ、この変更タ
イミングは入力側での変更タイミングＮＰ１より後であ
るため、変更された縮小率に応じて書き込まれた映像信
号がＤＰ１以降で表示処理されることとなる。
【００１２】しかしながら、図５に示すように、入力Ｖ
での垂直帰線期間ＮＰ１の後であって表示Ｖの垂直帰線
期間ＤＰ１の前である時刻Ｔ２に、新たな縮小率データ
が入力されると、入力映像クロックジェネレータ５及び
入力処理部１では、Ｔ２の後の垂直帰線期間ＮＰ２で縮
小率の変更がなされるが、表示映像クロックジェネレー
タ６及び表示処理部７では、入力側の縮小率の変更に先
立ち、ＮＰ２より前の垂直帰線期間ＤＰ１で縮小率の変
更がなされてしまう。このため、縮小率の変更（ＤＰ
１）後の表示期間においては、縮小率が変更される前の
映像信号が表示の対象となってしまい、ウインドウ表示
映像に著しい歪みが生じてしまう。従って、ウインドウ
表示を続行したままでは縮小率の変更ができないという
問題があった。
での垂直帰線期間ＮＰ１の後であって表示Ｖの垂直帰線
期間ＤＰ１の前である時刻Ｔ２に、新たな縮小率データ
が入力されると、入力映像クロックジェネレータ５及び
入力処理部１では、Ｔ２の後の垂直帰線期間ＮＰ２で縮
小率の変更がなされるが、表示映像クロックジェネレー
タ６及び表示処理部７では、入力側の縮小率の変更に先
立ち、ＮＰ２より前の垂直帰線期間ＤＰ１で縮小率の変
更がなされてしまう。このため、縮小率の変更（ＤＰ
１）後の表示期間においては、縮小率が変更される前の
映像信号が表示の対象となってしまい、ウインドウ表示
映像に著しい歪みが生じてしまう。従って、ウインドウ
表示を続行したままでは縮小率の変更ができないという
問題があった。
【００１３】
【課題を解決するための手段】本発明は、縮小率データ
に応じて入力映像信号に縮小処理を施す縮小処理部と、
該縮小された映像信号を記憶するバッファメモリと、前
記縮小率データに従って前記バッファメモリに対する書
き込みの制御を行う書き込み制御部と、前記縮小率デー
タに基づく画像サイズデータと画像位置データに従って
前記バッファメモリからの読み出しを制御する読み出し
制御部と、前記バッファメモリから読み出された縮小映
像信号に前記画像サイズデータ及び画像位置データに応
じてウインドウ表示処理を行う表示処理部とを備え、前
記縮小処理部を介して前記画像サイズデータをヘッダと
して縮小映像信号と共に前記バッファメモリに書き込
み、該書き込まれた画像サイズデータを読み出して前記
表示処理部及び前記読み出し制御部に送出するようにし
たことを特徴とする。
に応じて入力映像信号に縮小処理を施す縮小処理部と、
該縮小された映像信号を記憶するバッファメモリと、前
記縮小率データに従って前記バッファメモリに対する書
き込みの制御を行う書き込み制御部と、前記縮小率デー
タに基づく画像サイズデータと画像位置データに従って
前記バッファメモリからの読み出しを制御する読み出し
制御部と、前記バッファメモリから読み出された縮小映
像信号に前記画像サイズデータ及び画像位置データに応
じてウインドウ表示処理を行う表示処理部とを備え、前
記縮小処理部を介して前記画像サイズデータをヘッダと
して縮小映像信号と共に前記バッファメモリに書き込
み、該書き込まれた画像サイズデータを読み出して前記
表示処理部及び前記読み出し制御部に送出するようにし
たことを特徴とする。
【００１４】
【発明の実施の形態】図１は、本発明の実施形態を示す
ブロック図であり、２０，２１，２２，２３，２４が、
各々、図６に示す従来例における入力処理部１，制御ブ
ロック４，入力映像クロックジェネレータ５，表示映像
クロックジェネレータ６，表示処理部７に対応する。
ブロック図であり、２０，２１，２２，２３，２４が、
各々、図６に示す従来例における入力処理部１，制御ブ
ロック４，入力映像クロックジェネレータ５，表示映像
クロックジェネレータ６，表示処理部７に対応する。
【００１５】この実施形態では、画像サイズデータＳＩ
Ｚの入力側から表示側への受け渡しに特徴を有し、その
他の点は従来例とほぼ同一である。即ち、入力映像クロ
ックジェネレータ２２は、従来と同様、縮小率データＫ
を入力して画像サイズデータＳＩＺを算出するが、この
データＳＩＺを従来のように表示映像クロックジェネレ
ータ２３に送出せず、入力処理部２０に送出する。そし
て、この入力処理部２０では、図２に示すように、画像
サイズデータＳＩＺをヘッダとして縮小処理を施した映
像データに付加して、フィールドメモリ２，３に送出す
る。そして、入力映像クロックジェネレータ２２からの
書き込み制御用の各種信号ＷＣＬＫ，ＷＲＳＴ，ＷＥ
１，ＷＥ２に基づいて、送出された画像サイズデータＳ
ＩＺは縮小映像データと共にフィールドメモリ２，３に
書き込まれる。
Ｚの入力側から表示側への受け渡しに特徴を有し、その
他の点は従来例とほぼ同一である。即ち、入力映像クロ
ックジェネレータ２２は、従来と同様、縮小率データＫ
を入力して画像サイズデータＳＩＺを算出するが、この
データＳＩＺを従来のように表示映像クロックジェネレ
ータ２３に送出せず、入力処理部２０に送出する。そし
て、この入力処理部２０では、図２に示すように、画像
サイズデータＳＩＺをヘッダとして縮小処理を施した映
像データに付加して、フィールドメモリ２，３に送出す
る。そして、入力映像クロックジェネレータ２２からの
書き込み制御用の各種信号ＷＣＬＫ，ＷＲＳＴ，ＷＥ
１，ＷＥ２に基づいて、送出された画像サイズデータＳ
ＩＺは縮小映像データと共にフィールドメモリ２，３に
書き込まれる。
【００１６】書き込まれた画像サイズデータＳＩＺは、
表示映像クロックジェネレータ２３からの読み出し用の
各種制御信号に基づいて、フィールドメモリ２，３から
表示処理部２４に読み出され、そこで保持されると共に
表示映像クロックジェネレータ２３に送出される。表示
映像クロックジェネレータ２３は、従来と同様、画像サ
イズデータＳＩＺ及び外部から入力された表示位置デー
タ（Ｘ，Ｙ）に基づいて読み出し用の制御信号ＲＣＬ
Ｋ，ＲＲＳＴ，ＲＥ１，ＲＥ２を出力し、これによって
フィールドメモリ２，３から縮小映像信号が読み出され
る。表示処理部２４には、画像サイズデータＳＩＺが保
持されていると共に、表示映像クロックジェネレータ２
３から表示位置データ（Ｘ，Ｙ）が入力されているの
で、従来と同様これらデータに基づきウインドウ表示処
理が行われる。そして、処理結果が表示映像信号として
外部の受像機に送出され、ウインドウ表示が実行され
る。尚、書き込み及び読み出しのデータがヘッダ分だけ
増えるので、図４，５に点線で示すように、ライト及び
リードのイネーブル信号ＷＥ１，ＷＥ２，ＲＥ１，ＲＥ
２をその分だけ早く立ち上げるようにすればよい。
表示映像クロックジェネレータ２３からの読み出し用の
各種制御信号に基づいて、フィールドメモリ２，３から
表示処理部２４に読み出され、そこで保持されると共に
表示映像クロックジェネレータ２３に送出される。表示
映像クロックジェネレータ２３は、従来と同様、画像サ
イズデータＳＩＺ及び外部から入力された表示位置デー
タ（Ｘ，Ｙ）に基づいて読み出し用の制御信号ＲＣＬ
Ｋ，ＲＲＳＴ，ＲＥ１，ＲＥ２を出力し、これによって
フィールドメモリ２，３から縮小映像信号が読み出され
る。表示処理部２４には、画像サイズデータＳＩＺが保
持されていると共に、表示映像クロックジェネレータ２
３から表示位置データ（Ｘ，Ｙ）が入力されているの
で、従来と同様これらデータに基づきウインドウ表示処
理が行われる。そして、処理結果が表示映像信号として
外部の受像機に送出され、ウインドウ表示が実行され
る。尚、書き込み及び読み出しのデータがヘッダ分だけ
増えるので、図４，５に点線で示すように、ライト及び
リードのイネーブル信号ＷＥ１，ＷＥ２，ＲＥ１，ＲＥ
２をその分だけ早く立ち上げるようにすればよい。
【００１７】このように、画像サイズデータＳＩＺをフ
ィールドメモリ２，３に書き込み、表示時にこれを利用
するようにしたので、縮小率データＫがどのようなタイ
ミングで入力されても、表示処理側では、縮小率が変更
されたデータから確実に新たな縮小率での表示処理がお
こなわれるようになり、映像に歪みが発生することがな
い。
ィールドメモリ２，３に書き込み、表示時にこれを利用
するようにしたので、縮小率データＫがどのようなタイ
ミングで入力されても、表示処理側では、縮小率が変更
されたデータから確実に新たな縮小率での表示処理がお
こなわれるようになり、映像に歪みが発生することがな
い。
【００１８】
【発明の効果】本発明によれば、縮小率の変更がいつ行
われても確実に対応する表示処理を行えるので、縮小映
像をウインドウ表示したまま縮小率の変更が可能とな
る。
われても確実に対応する表示処理を行えるので、縮小映
像をウインドウ表示したまま縮小率の変更が可能とな
る。
【図１】本発明の縮小映像信号処理回路を示すブロック
図である。
図である。
【図２】書き込みデータフォーマットを示す説明図であ
る。
る。
【図３】ウインドウ表示例を示す図である。
【図４】縮小映像信号処理回路の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図５】縮小映像信号処理回路の他の動作例を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図６】従来の縮小映像信号処理回路を示すブロック図
である。
である。
１ 入力処理部 ２，３ フィールドメモリ ４，２１ タイミング制御回路 ５，２２ 入力映像クロックジェネレータ ６，２３ 表示映像クロックジェネレータ ７，２４ 表示処理部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/36 ５２０ 9377−5Ｈ Ｇ０９Ｇ 5/36 ５２０Ｅ Ｈ０４Ｎ 1/393 Ｈ０４Ｎ 1/393
Claims (1)
- 【請求項１】 縮小率データに応じて入力映像信号に縮
小処理を施す縮小処理部と、該縮小された映像信号を記
憶するバッファメモリと、前記縮小率データに従って前
記バッファメモリに対する書き込みの制御を行う書き込
み制御部と、前記縮小率データに基づく画像サイズデー
タと画像位置データに従って前記バッファメモリからの
読み出しを制御する読み出し制御部と、前記バッファメ
モリから読み出された縮小映像信号に前記画像サイズデ
ータ及び画像位置データに応じてウインドウ表示処理を
行う表示処理部とを備え、前記縮小処理部を介して前記
画像サイズデータをヘッダとして縮小映像信号と共に前
記バッファメモリに書き込み、該書き込まれた画像サイ
ズデータを読み出して前記表示処理部及び前記読み出し
制御部に送出するようにしたことを特徴とする縮小映像
信号処理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26710795A JP3384659B2 (ja) | 1995-10-16 | 1995-10-16 | 縮小映像信号処理回路 |
| US08/730,596 US6008854A (en) | 1995-10-16 | 1996-10-15 | Reduced video signal processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26710795A JP3384659B2 (ja) | 1995-10-16 | 1995-10-16 | 縮小映像信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09116827A true JPH09116827A (ja) | 1997-05-02 |
| JP3384659B2 JP3384659B2 (ja) | 2003-03-10 |
Family
ID=17440167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26710795A Expired - Fee Related JP3384659B2 (ja) | 1995-10-16 | 1995-10-16 | 縮小映像信号処理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6008854A (ja) |
| JP (1) | JP3384659B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6160590A (en) * | 1997-03-31 | 2000-12-12 | Sanyo Electric Co., Ltd. | Video signal processing circuit inhibiting display of distorted images |
| US6407778B1 (en) | 1997-03-31 | 2002-06-18 | Sanyo Electric, Co., Ltd. | Video signal processing |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100548664B1 (ko) * | 1997-11-26 | 2006-02-03 | 소니 가부시끼 가이샤 | 화상처리장치, 화상처리방법 및 텔레비전 수상기 |
| US7106384B1 (en) * | 1999-02-09 | 2006-09-12 | Micronas Gmbh | Method and device for simultaneously representing at least a first and a second sequence of pictures in an overall picture |
| JP2000358193A (ja) * | 1999-06-15 | 2000-12-26 | Matsushita Electric Ind Co Ltd | 画像メモリ機能付き映像装置 |
| TW493159B (en) * | 2001-01-05 | 2002-07-01 | Acer Peripherals Inc | Method and device to detect the full-screen size by data enable signal |
| US20050231637A1 (en) * | 2004-04-16 | 2005-10-20 | Eric Jeffrey | Method for live image display and apparatus for performing the same |
| JP4929584B2 (ja) * | 2004-11-04 | 2012-05-09 | ソニー株式会社 | 信号処理方法および信号処理装置並びに物理量分布検知のための半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270831A (en) * | 1990-09-14 | 1993-12-14 | Eastman Kodak Company | Storage and playback of digitized images in digital database together with presentation control file to define image orientation/aspect ratio |
| JPH04307884A (ja) * | 1991-04-04 | 1992-10-30 | Sony Corp | 映像信号の記録再生方式 |
| JP3395196B2 (ja) * | 1992-01-27 | 2003-04-07 | ソニー株式会社 | 映像信号伝送方法及び再生装置 |
| US5347318A (en) * | 1992-06-16 | 1994-09-13 | Canon Kabushiki Kaisha | Apparatus for processing video signals having different aspect ratios |
-
1995
- 1995-10-16 JP JP26710795A patent/JP3384659B2/ja not_active Expired - Fee Related
-
1996
- 1996-10-15 US US08/730,596 patent/US6008854A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6160590A (en) * | 1997-03-31 | 2000-12-12 | Sanyo Electric Co., Ltd. | Video signal processing circuit inhibiting display of distorted images |
| US6407778B1 (en) | 1997-03-31 | 2002-06-18 | Sanyo Electric, Co., Ltd. | Video signal processing |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3384659B2 (ja) | 2003-03-10 |
| US6008854A (en) | 1999-12-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08202318A (ja) | 記憶性を有する表示装置の表示制御方法及びその表示システム | |
| JP2000284776A (ja) | 画像処理装置 | |
| US6356306B1 (en) | Digital camera capable of converting a progressive scan signal into an interlace scan signal | |
| JPH07104722A (ja) | 画像表示システム | |
| JP3384659B2 (ja) | 縮小映像信号処理回路 | |
| JP3269000B2 (ja) | 映像信号処理回路 | |
| JP4346591B2 (ja) | 映像処理装置、映像処理方法およびプログラム | |
| JP3378710B2 (ja) | 縮小画像の書き込み／読み出し方法及び縮小画像処理回路 | |
| CN1093715C (zh) | Tv同屏幕图形的多层子画面图形显示装置 | |
| JP3268999B2 (ja) | 映像信号処理回路 | |
| JP2001136412A (ja) | 複数映像表示装置のガンマ補正回路 | |
| JP3481913B2 (ja) | 画像処理装置 | |
| JP2011259107A (ja) | 投影装置及びその制御方法 | |
| JP3154741B2 (ja) | 画像処理装置及びその方式 | |
| JPH1153528A (ja) | デジタル画像処理装置及び方法 | |
| JP3432764B2 (ja) | 画像表示装置 | |
| JP2000181440A (ja) | 表示装置 | |
| JP2000125222A (ja) | オンスクリーンディスプレイ装置 | |
| JPH08328542A (ja) | 画像処理方法及び装置 | |
| JP2000250512A (ja) | ディスプレイ装置及び画像データ合成方法 | |
| CN119603418A (zh) | 芯片以及显示设备 | |
| JPH09244595A (ja) | 表示制御方法および装置ならびに表示システム | |
| JP2001069448A (ja) | 画像処理装置 | |
| JPH08190368A (ja) | 映像変換装置と映像変換方法 | |
| JPH06289846A (ja) | 動画像出力装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081227 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081227 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091227 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |