JPH09128263A - Ｂｇａ型リード端子を有するｃｐｕを装備したコンピュータ装置に用いるインサーキットエミュレータ装置のプローブ装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】クロック周波数が特に高いＢＧＡ型ＣＰＵに結
合されるインサーキットエミュレータ装置のプローブ
部。 【解決手段】ＣＰＵの信号を送受するプローブ部を、前
記ＣＰＵと該ＣＰＵを装着するコンピュータ装置の配線
基板との間にフイルム状の配線基板を装着し、該フイル
ム状の配線パターン基板の端部から信号を送受すること
を特長としたインサーキットエミュレータ装置のプロー
ブ部、及びＢＧＡ型接続端子を有するＬＳＩ半導体素子
を装備した装置において、該ＬＳＩ半導体素子の入出力
信号を送受して信号を処理するインサーキットエミュレ
ータ装置のプローブ部を、前記ＬＳＩ半導体素子と配線
基板との間にフイルム状の配線基板を装着し、該フイル
ム状配線基板の端部から入出力信号を送受することを特
長としたインサーキットエミュレータ装置のプローブ
部。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】コンピュータ装置を動作させるた
めの装置、またはそのプログラムが正常に動作している
か否かを解析するために、一般的にインサーキットエミ
ュレータ装置を使用して該装置およびそのプログラムの
内容／実行状態をデバッグする方法が採られている。し
かしコンピュータ装置（インサーキットエミュレータ装
置を接続したコンピュータ装置を技術的には「ターゲッ
トコンピュータ装置」と称されているが、本発明ではこ
の「ターゲットコンピュータ装置」のことを単に「コン
ピュータ装置」と記す）の中央処理制御装置（以下「Ｃ
ＰＵ」と記す）は、最近処理速度の向上を目指して該Ｃ
ＰＵの動作の基本となる信号であるクロック動作周波数
（以下「クロック周波数」と記す）を高くする傾向にあ
る。本発明ではこのクロック周波数が高いＣＰＵである
ＢＧＡ型ＣＰＵを使用したコンピュータ装置に対するイ
ンサーキットエミュレータ装置において、そのコンピュ
ータ装置のプログラム／回路を解析するインサーキット
エミュレータ装置の新しいプローブ装置（以下「プロー
ブ部」と記す）を提供することにある。（ＣＰＵの形状
については後述する）。

【０００２】

【従来の技術】従来からコンピュータ装置のプログラム
の解析には、そのプログラムに仮のデータを与えて試行
させ、初期の目的としたデータまたは結果が得られるか
否かを確認しながらプログラムの実行／解析を行ってい
た。しかし、最近では該プログラムの解析にはインサー
キットエミュレータ装置が多く用いられるようになって
きた。従来コンピュータ装置にインサーキットエミュレ
ータ装置を接続してプログラムのデバッグを行う場合に
は、コンピュータ装置のＣＰＵを引き抜き、図６に示す
ようにインサーキットエミュレータ装置のプローブ部を
該ＣＰＵを抜き取ったソケットに装填し、該プローブ部
に取り付けた同一規格のＣＰＵの動作信号をインサーキ
ットエミュレータ装置の本体内部に入力して、該デバッ
グを実行する手段を採っていた。

【０００３】

【発明が解決しようとする課題】以上の手段により抽出
したコンピュータ装置のＣＰＵの入力信号をインサーキ
ットエミュレータ装置本体内部の各種装置に入力するこ
とによりプログラムデバッグを実行させるが、前記ＢＧ
Ａ型ＣＰＵの場合、それ自身は小型になりつつあるが、
ＣＰＵ内部の機能が増えてきた為に、ＣＰＵと外部回路
を接続するリード端子数が増え、従来のＣＰＵの本体周
辺に埋設した場合の最大端子数（約３ー４００本）では
足りなくなり、よって本体下部全体にピンを立てた型の
ＰＧＡ型（後述）、及び該ピンの代わりに直接プリント
配線板に取り付ける構造のＢＧＡ型（後述）とがある。
該コンピュータ装置のＣＰＵの動作クロック周波数は高
く（概ね１３０ＭＨｚ以上）、さらにＣＰＵ本体下部に
ボール条の接続リードを有するＢＧＡ型ＣＰＵを使用し
たコンピュータ装置において、インサーキットエミュレ
ータ装置への信号抽出部を設ける必要が出てきた。

【０００４】

【課題を解決するための手段】以上の問題を解決するた
めに本発明では、コンピュータ装置のＢＧＡ型ＣＰＵ
と、該コンピュータ装置のＣＰＵ部分にて結合されるイ
ンサーキットエミュレータ装置のプローブ部と、マッピ
ングメモリ素子、並びにエミュレーションメモリと、該
プローブ部からインサーキットエミュレータ装置本体に
接続されるプローブケーブルと、インサーキットエミュ
レータ装置内のトレース格納メモリ、トレースコントロ
ーラ等の各機能で構成される。

【０００５】

【作用】以上の手段を備えた本発明では、前述のとおり
ＢＧＡ型ＣＰＵを使用したコンピュータ装置の動作状況
を解析する場合、インサーキットエミュレータ装置のプ
ローブ部をコンピュータ装置のＣＰＵに装填し、インサ
ーキットエミュレータ装置内にＣＰＵの作動信号を入力
し、さらにインサーキットエミュレータ装置内のコント
ロールバスラインを通じてエミュレーションメインＣＰ
Ｕに入力されると同時に、トレースコントローラを経由
してトレース結果格納メモリに蓄えられる。コンピュー
タ装置のプログラムが終了するか、または実行中のプロ
グラムをインサーキットエミュレータ装置から停止信号
を発して中断させ、それ迄の実行経過を解析する場合、
前記トレース結果格納メモリに蓄えられた前記ＣＰＵの
実行状況をインサーキットエミュレータ装置の解析プロ
グラムにより、人間が判断できる文字／記号に変換しデ
ィスプレイ装置、またはプリンタ装置で出力し解析す
る。

【０００６】

【実施例】本発明の実施例を図面を参照して説明する。
なお、各図に共通とする部分は同一の符号を付す。図１
はＢＧＡ型ＣＰＵの接続端子の外観形状の一例を示す図
で、（イ）は低面図、（ロ）はＡ−Ａ断面図、（ハ）は
Ｂ−Ｂ断面図である（但し、リード端子の数は実際とは
異なる）。図２は本発明の一実施例であるフイルム条の
配線基板との接続状態を示す図で、（イ）は平面図、
（ロ）はＣ−Ｃ断面図、（ハ）は（イ）の部分拡大図で
ある。図３は本発明の一実施例を示すインサーキットエ
ミュレータ装置のプローブ部の形状例を示す平面図であ
る。図４は図３のＤ−Ｄ断面図の一実施例を示す断面図
である。図５は従来のコンピュータ装置に使用されるＱ
ＦＰ型、及びＢＧＡ型ＣＰＵの外観図である（但し、リ
ード端子の数は実際数とは異なる）。図６は従来のＣＰ
Ｕにて使用されるインサーキットエミュレータ装置のプ
ローブ部の形状例を示す図である。

【０００７】図において、従来コンピュータ装置に使用
している主なＣＰＵの形状は、日本電子機械工業会（Ｅ
ＩＡＪ）規格ＥＤ−７４１１で標準的なパッケージの形
状とその名称が決められているが、その一例を図５
（イ）、（ロ）に示す。図５（イ）はクワッド・フラッ
ト・パッケージ（ＱＦＰ）型と称し、厚さ数ｍｍ、一辺
の長さ１０数ｍｍから数十ｍｍの正方形、またはやや長
方形に成形されて、内部にＣＰＵ本体が収められてお
り、その周辺（四辺）に数１０ー数１００本のリード・
ピン（外部電極）が出ている。図５（ロ）はピン・グリ
ッド・アレイ（前記ＥＩＡＪ規格の名称でＰＧＡ）型と
称されている型で、ＣＰＵ本体パッケージは前記ＱＦＰ
型と略同様であるが、パッケージの低面に針状のピンが
２００ー５００余本整列して並んで出ているのが特長で
ある。さらに、近年では図１（イ）に示すようにボール
・グリッド・アレー（前記ＥＩＡＪ規格でＢＧＡ）型が
市場に出回ってきた。図１（ロ）は（イ）のＡ−Ａ断面
図（内部機構省略）、同（ハ）は同（ロ）のＢ−Ｂ断面
図（内部機構省略）である。

【０００８】従来のＱＦＰ型、ＰＧＡ型等のＣＰＵを使
用したコンピュータ装置に用いたインサーキットエミュ
レータ装置のプローブ部は、図６に示すようにＱＦＰ
型、ＰＧＡ型のＣＰＵ１０はＣＰＵソケット１３に挿填
され、該ＣＰＵソケット１３はさらに信号検出用のサブ
・プリント基板を（必要に応じ）１ー２枚２１、２２を
縦に挟んで、コンピュータ装置の本体プリント基板１１
のソケット１２に装填接続されている。この場合、コン
ピュータ装置本体を動作させると、前記ＣＰＵ１０とプ
リント配線基板１１との間に電気信号が往復し動作する
が、該ＣＰＵ１０の電気信号は間に挟んだサブ・プリン
ト基板２１、２２を介してインサーキットエミュレータ
装置に信号が入力され、種々のインサーキットエミュレ
ータ装置としてのプログラム解析が実行される。しかし
ＢＧＡ型ＣＰＵの場合、従来型ＣＰＵのようにコンピュ
ータ装置の本体プリント基板に直接半田付けにて接続さ
れるので、ＣＰＵとプリント基板の間にＣＰＵソケット
は使用されないため、間にＣＰＵソケット、及び信号抽
出用のプリント基板を挟む事が出来ない。よって、従来
のＢＧＡ型ＣＰＵに対するインサーキットエミュレータ
装置への信号検出のプローブ部においては、該プローブ
部の平面図を図３に、断面図を図４に示すように、ＣＰ
Ｕ１を取り付けたプリント配線基板１１は、コンピュー
タ装置本体のプリント基板１１と同一プリント配線基板
１１の別の部分にＣＰＵ１の信号引出し線（概ね３ー４
百本）１２を設けて信号をプローブ部１４に伝送してい
る。

【０００９】この部分をさらに詳しく述べると、ＢＧＡ
型ＣＰＵ１を接続したプリント基板１１はインサーキッ
トエミュレータ装置に送信する必要がある信号線１２を
プリント基板１１の予め設計した他の所定の部分に信号
引き出し部分を設け、該引き出し部はプローブ部１４に
伝送するが、該プリント基板１１の信号線１２と、プロ
ーブ部１４の接続を確実に接触させる為に間に接触端子
１３を介在させている。前記プローブ部１４に導かれた
信号は、プローブケーブル端子１５、プローブケーブル
４（前記プローブケーブル４、プローブケーブル端子１
５はここでは３ケの場合を紹介するが、設計上の必要と
する数となる）を介しインサーキットエミュレータ装置
に信号が出力される。しかし前記接触端子１３はプロー
ブ側とプリント配線基板側とを電気的に確実に接続させ
るための接触端子で、接点ａ、ｂ間をスプリング圧着に
よりネジ１７で止める構造を取っている。以上の構造と
なっているために、取り外し等はネジを外すだけであり
比較的簡単に行えるが、プローブ部１４とプリント配線
基板１１間に圧着端子を使用したり、コンピュータ装置
側のプリント配線基板１１に余分な大きな接続用のラン
ドスペース（場所）を必要とする、等々折角装置を小型
／高性能化させようとする中で大きな隘路となり、時代
に逆向する形となっていた。

【００１０】以上の問題点を改善するために本発明では
以下の手段を採用した。以下本発明を実施例に従って説
明する。まずＢＧＡ型ＣＰＵは、図１に示すように前記
ＰＧＡ型のパッケージの低面に配置された数百のリード
・ピンの代わりに、数百の半円ボール状のハンダ（半
田）の端子６がアレー（整列）状に並べられ（引き出さ
れ）、該ＣＰＵの外部リード接続電極となっている。し
かし、前記ＢＧＡ型のＣＰＵを使用したコンピュータ装
置の場合には、前記ボール状のハンダ（半田）をコンピ
ュータ装置のプリント配線基板に直接半田付けする構造
となっているので、図６に示すようにプリント配線基板
１１とＣＰＵ１０をソケットから取り外してインサーキ
ットエミュレータ装置のプローブ部（図６）を装着する
ことが出来ない。よって、本発明では図２に示すとお
り、前記ＰＧＡ型のＣＰＵを使用するコンピュータ装置
の場合には、コンピュータ装置の製造時（プリント配線
基板にＣＰＵを半田付けする前に）に、予め図２に示す
ようにマイラー状のプリント配線基板に信号引出し線を
設けたプローブ部用としてのマイラー状の配線基板を、
コンピュータ装置のプリント配線基板と該ＢＧＡ型ＣＰ
Ｕとの間に挟んで半田付けすることで本発明を実現して
いる。すなわち、図２において（ハ）はマイラー状のプ
リント配線基板の同図（イ）の真中のＢＧＡと記載して
ある部分の部分拡大図で、マイラー状のプリント配線基
板４（の一部）二重丸の部分が（図２ーハでは）横に７
個、縦に６個並んでいるが、該二重丸の真中は中空とな
り、二重丸の内外の中間部はプリント配線板の銅箔接続
部分で外部の引出し線７に接続されている。前記二重丸
真中の中空部分は、図２（ロ）のＣＰＵ１をプリント配
線基板５に半田付けするとき、ＣＰＵ１の半田ボール６
を挟んで半田付けし、さらにプリント配線基板５はスル
ーホール型の基板で構成され、該プリント配線基板の上
下にスルーホール部６に接続され、コンピュータ装置の
装置基板となる。なお、本発明は上記実施例に限定され
るのものではなく、本発明の要旨を逸脱しない範囲で種
々変形可能であることは勿論である。

【００１１】

【発明の効果】以上説明したとおり、従来非常に難しか
ったＢＧＡ型ＣＰＵを使用したコンピュータ装置に対す
るプログラム・デバッグを、本発明を実施することで簡
単にインサーキットエミュレータ装置に接続され、外Ｃ
ＰＵの動作解析及びプログラムのデバッグに充分なイン
サーキットエミュレータ装置のプローブ部としての機能
を満足させることが出来る。さらに、本発明を実施する
ことによって、既にインサーキットエミュレータ装置用
のプローブとしての接続ターミナルが設置されているの
で、従来のようにコンピュータ装置のＣＰＵを抜き取っ
てインサーキットエミュレータ装置のプローブ部を装填
する等の面倒な機械的接続が簡単になるとともに、ＢＧ
Ａ型ＣＰＵの様に高速のクロック周波数で動作するコン
ピュータ装置のプログラムに対してもデバッグが可能な
インサーキットエミュレータ装置を提供することができ
る。

【図面の簡単な説明】

【図１】ＢＧＡ型ＣＰＵの接続端子の外観形状の一例を
示す図で、（イ）は低面図、（ロ）はＡ−Ａ断面図、
（ハ）はＢ−Ｂ断面図である（但し、リード端子の数は
実際とは異なる）。

【図２】本発明の一実施例であるフイルム条の配線板と
接続状態を示す図で、（イ）は平面図、（ロ）はＣ−Ｃ
断面図、（ハ）は（イ）の部分拡大図である。

【図３】本発明の一実施例を示すインサーキットエミュ
レータ装置のプローブ部の形状例を示す平面図である。

【図４】図３のＤ−Ｄ断面図の一実施例を示す断面図で
ある。

【図５】従来のコンピュータ装置に使用されるＱＦＰ
型、及びＢＧＡ型ＣＰＵの外観図である（但し、リード
端子の数は実際数とは異なる）。

【図６】従来のＣＰＵにて使用されるインサーキットエ
ミュレータ装置のプローブ部の形状例を示す図である。

【符号の説明】

１、ＢＧＡ型ＣＰＵを使用したコンピュータ装置の中央
処理制御装置（ＣＰＵ） ４、マイラー状の配線基板 ５、１１、コンピュータ装置の配線基板 ６、ボール状のリード端子 ８、コンピュータ装置の配線基板のスルーホール部分 １２、プリント配線基板の銅箔配線部分 １３、圧着端子 １４、プローブ部 １５、プローブケーブル接続端子 １７、圧着端子を係止するネジ

Claims (3)

【特許請求の範囲】
1. 【請求項１】ＢＧＡ型リード端子を有するＣＰＵを装備
   したコンピュータ装置に用いるインサーキットエミュレ
   ータ装置において、該ＣＰＵの信号を授受するプローブ
   装置を、フイルム状の配線基板をＣＰＵと該ＣＰＵを装
   着するコンピュータ装置の配線基板との間に装着し、該
   フイルム状の配線基板の端部から信号を送受することを
   特長としたインサーキットエミュレータ装置のプローブ
   装置。
2. 【請求項２】前記請求項１のインサーキットエミュレー
   タ装置のプローブ装置において、前記フイルム状の配線
   基板の端部に接続用のソケットを設け、該ソケットにイ
   ンサーキットエミュレータ装置のプローブ装置、または
   プローブケーブルを接続した事を特長とする請求項１の
   インサーキットエミュレータ装置のプローブ装置。
3. 【請求項３】ＢＧＡ型リード端子を有するＬＳＩ半導体
   素子を装備した装置において、該ＬＳＩ半導体素子の入
   出力信号を授受して信号処理するインサーキットエミュ
   レータ装置のプローブ装置を、前記ＬＳＩ半導体素子と
   該半導体素子を装着する配線基板との間にフイルム状の
   配線基板を装着し、該フイルム状配線基板の端部から入
   出力信号を授受することを特長としたインサーキットエ
   ミュレータ装置のプローブ装置。