JPH09135268A - データ交換装置 - Google Patents

Abstract

(57)【要約】 【課題】 回路構成の簡素化と入力に対する遅延時間の
短縮とができるデータ交換装置を提供することである。 【解決手段】 入力するｍビットのシリアルビット列が
シフトレジスタ１内でシフトする間、フラグ検出部２に
より監視され、入力する伝送速度に基づいてビット符号
がシフトする時間内にビット符号の同期パターンに応じ
て１段動作で同期フラグが検出された際、アドレスラッ
チ部３がこの同期フラグに続く所定位置のｎビットのシ
リアルビット列を宛先アドレスとして引き込んで次の同
期フラグを検出するまで格納ラッチし、宛先アドレスの
ｎビットに対応するｎ段の宛先選択スイッチ４がアドレ
スラッチ部３にラッチされた宛先アドレスのビット符号
値に応じて１段動作で宛先の出力チャネルを一意に選択
している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、所定の固定ビット
長ｍを有する同期フラグを前後に配し、該同期フラグに
続く所定の固定ビット長ｎを有する宛先アドレスおよび
該宛先アドレスに続くデータで構成されるシリアルビッ
ト列からなるフレームを入力し、該フレームを入力して
前記宛先アドレスに対応する出力チャネルに出力するデ
ータ交換装置に関し、特に、同期フラグおよび宛先アド
レス等、フレームパターンの検出、並びに出力チャネル
の選択における回路構成を簡素化したデータ交換装置に
関する。

【０００２】

【従来の技術】従来、この種のデータ交換装置では、図
４および図５に示されるように、シリアルビット列のデ
ータを入力するラッチ部９１が、入力するシリアルデー
タを、同期ビット数“ｍ＝８”に基づくパラレルデータ
に変換してラッチすると共に同期信号検出部“１”〜
“８”を有するフレーム同期信号検出部９２に送ってい
る。フレーム同期信号検出部９２は、ラッチされた（２
ｍ−１＝１５）個のビット符号から同期信号検出部
“１”〜“８”により所定のビットパターンとの一致を
検出して、続く宛先アドレスのビット符号を識別情報検
出部９３に送る。識別情報検出部９３は、ｎビットの宛
先アドレスから、通常、論理回路により宛先を検出し、
データ分離部９４に通知する。データ分離部９４は通知
された宛先に基づいた出力チャネルにラッチ部９１から
取り出したビット符号を送出している。

【０００３】フレーム同期についての技術が、例えば、
特開平１−２３３８４５号公報に記載されている。この
方式では、ｎ多重化されてシリアルに伝送されてくるフ
レーム同期信号（同期フラグ）および識別信号（宛先ア
ドレス）を受信する際、図４におけるラッチ部９１が受
信したシリアル信号をパラレル信号に変換してラッチ
し、フレーム同期信号検出部９２がラッチされた信号に
おける順次１ビットずつ異なる位置の信号から、ｎ多重
化されている内のいずれかのフレーム同期信号を検出
し、このフレーム同期信号の検出後、識別情報検出部９
３がこの識別信号を検出し、データ分離部９４が検出さ
れたこれらフレーム同期信号および識別信号に基づき受
信信号を対応する出力チャネルに分離している。

【０００４】この方式では、ｎ多重化されている内のい
ずれかのフレーム同期信号を検出することにより、同期
信号検出部が多重化に応じたフレームパターン数だけ増
加するのを回避し、回路規模の大型化を招かない目的が
達成されている。

【０００５】

【発明が解決しようとする課題】上述した従来のデータ
交換装置では、上記公開公報にも記載されているよう
に、フレームパターンの検出が低速で行なえるように、
シリアルに伝送されてくるビット列をｍビットのパラレ
ルに変換して各ビットの伝送時間間隔のｍ倍のラッチ時
間が確保されており、かつ、続いて入力されるビット列
から対応する出力チャネルを検出している。この構成で
は、入力するシリアルビット列をパラレルに変換する変
換手段と、ラッチしたビット符号をｍ倍時間保持してパ
ターン検出するｍ段又はｍ回の検出手段とが必要であ
り、これら手段を構成する論理回路が複雑であると共
に、動作による遅延時間が大きいという問題点がある。

【０００６】本発明の課題は、変換をなくし、検出およ
び選択を１段動作で行なう手段を講じることによって、
フレームパターンの検出および出力チャネルの選択にお
ける回路構成を簡素化できると共に動作による遅延時間
を短縮できるデータ交換装置を提供することである。

【０００７】

【課題を解決するための手段】本発明によるデータ交換
装置は、所定の固定ビット長ｍを有する同期フラグを前
後に配し、該同期フラグに続く所定位置に所定の固定ビ
ット長ｎを有する宛先アドレスおよび該宛先アドレスに
続くデータで構成されるシリアルビット列からなるフレ
ームを入力し、該フレームを前記宛先アドレスに対応す
る出力チャネルに出力するデータ交換装置において、入
力するｍビットのシリアルビット列を監視し、入力する
伝送速度によりビット符号がシフトする時間内にビット
符号に応じて１段動作で前記同期フラグを検出した際、
該同期フラグに続く所定位置のシリアルビット列を前記
宛先アドレスとして引き込んで次の前記同期フラグを検
出するまでラッチし、ラッチされた宛先アドレスのビッ
ト符号に応じて１段動作で宛先の出力チャネルを選択す
ることにより前記入力フレームをシリアルビット列のま
ま出力している。

【０００８】また、本発明によるデータ交換装置の具体
的な手段の一つは、少なくとも前記同期フラグおよび前
記宛先アドレス両者の合計ビット数の格納領域を有し、
入力するフレームのビット列をビットの伝送速度に基づ
いてシフトするシフトレジスタと、該シフトレジスタの
連続するｍ個のビット列を監視して所定の同期フラグを
検出した際、ラッチ指示を出力するフラグ検出部と、該
フラグ検出部が監視するビット列に続くｎ個のビット列
を読み込み、該フラグ検出部からラッチ指示を受けた
際、次のラッチ指示を受けるまで、読み込んだビット符
号をラッチして出力するアドレスラッチ部と、該アドレ
スラッチ部から出力されるｎ個の２値のビット符号に基
づいて出力先を選択するｎ段の宛先選択回路を有し、前
記シフトレジスタから入力するビット列を、該宛先選択
回路のｎ段を介して一意の出力チャネルに出力する宛先
選択スイッチとを備えている。

【０００９】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００１０】図１は本発明の実施の一形態を示す機能ブ
ロック図である。図１に示されたデータ交換装置は、従
来例として示した図４と異なる、シフトレジスタ１、フ
ラグ検出部２、アドレスラッチ部３、宛先選択スイッチ
４、出力バッファ５、および動作クロック発生器６を備
えている。ここで、フレームは、前後をｍビットの同期
フラグにより挟まれており、同期フラグに続くｎビット
の宛先アドレス、およびデータにより構成されているも
のとする。

【００１１】シフトレジスタ１は、同期フラグおよび宛
先アドレスの合計ビット数“ｎ＋ｍ”のビット格納領域
を有するものとし、入力するシリアルビット列のビット
符号を到着順に１ビットずつ記憶格納し、次の１ビット
を入力する毎に入口から出口方向へ順次シフトして最後
に宛先選択スイッチ４へ出力する。したがって、シフト
レジスタ１内を通過するビットの速度は入力するシリア
ルビット列の伝送速度と同一であり、ビット符号は変化
しない。

【００１２】フラグ検出部２は、シフトレジスタ１の出
口側にある先頭のｍビットを取り込み監視しており、予
め定められている同期フラグパターンを検出した際、ラ
ッチ指示をアドレスラッチ部３に送出する。フラグ検出
部２は、図２に示されるように、シフトレジスタ１に格
納されているビット符号の“０”で閉に、または“１”
で閉になる２種類の１回路２接点のバッファ機能を持た
ないｍ個のスイッチを、ｍビット長の同期フラグの検出
をするために、直列に接続しているものとする。ｍ個の
スイッチは、同期フラグパターンのビット列と一致した
際、全てのスイッチが閉になるような順序で直列に接続
された構造を有しているものとし、この構造のため、全
てのスイッチが閉になることによりラッチ指示が出力さ
れる。

【００１３】例えば、同期フラグパターンが“１００
１”の場合には、符号“１”で閉になるスイッチ、符号
“０”で閉になるスイッチ、符号“０”で閉になるスイ
ッチ、および符号“１”で閉になるスイッチの順で、４
つのスイッチが直列に接続されており、シフトレジスタ
のビット列が先頭から“１００１”と並んだ際、フラグ
検出部２のスイッチが全て閉じた状態になり、ラッチ指
示が出力される。

【００１４】アドレスラッチ部３は、シフトレジスタ１
の出口側にある先頭のｍビットに続くｎビットを取り込
み監視しており、フラグ検出部２からラッチ指示を受け
た際、取り込み中のｎ個のビット符号を記憶ラッチする
と共に、ｎ個のビット符号を同時に宛先選択スイッチ４
へ出力する。ラッチされたｎ個のビット符号は、宛先ア
ドレスであり、次のラッチ指示まで保持される。

【００１５】宛先選択スイッチ４は１回路２接点のバッ
ファ機能を持たないスイッチをｎ段、ツリー状に接続し
た構造を有している。各段のスイッチは、入口から出口
方向に最大で、それぞれ“２の０乘”から“２の（ｎ−
１）乘”までの個数を有しており、アドレスラッチ部３
のｎ個のビット符号格納領域と宛先アドレスの順序で接
続されている。ｎ個のビット符号は、ラッチ指示があっ
た際、ｎ段それぞれで、アドレスラッチ部３から同時に
受けてスイッチを開閉し、宛先アドレスのビットパター
ンに応じて一意の経路を形成し、１つの出力チャネルを
選択する。

【００１６】例えば、宛先アドレスがｎ個の“１”の連
続の場合には、図１に示されるように、シフトレジスタ
１のビット出力Ｘは、最も上に示された出力チャネルに
現われる。

【００１７】出力バッファ５は、宛先選択スイッチ４の
各出力に接続する一時記憶回路で、宛先選択スイッチ４
から受けたビットの出力タイミングを調節している。

【００１８】動作クロック発生器６は、上記構成回路に
動作タイミングを与えるクロック信号を発生送出するも
ので、データビットの７倍の伝送速度のクロック信号を
発生するものとする。

【００１９】次に、図１および図２に図３を併せ参照し
て、図１に示された機能ブロックの動作手順について説
明する。上述したように、一連の動作は動作クロック発
生器６によって生成されるクロック信号に基づくタイミ
ングに従っている。

【００２０】まず、シフトレジスタ１内では、データビ
ットが、先頭位置にビット［１］、ビット［２］、…の
順でデータビットの伝送速度をもってシフトされている
ものとする。このシフトタイミングは、動作クロック発
生器６から出力されるデータビットの７倍の伝送速度の
クロック信号に基づいて７番目毎に生成され、このシフ
トタイミングのパルス間にシフトレジスタ１のレジスタ
ラッチ期間があり、シフトレジスタ１内の各ビットが格
納ラッチされる。フラグ検出部２のフラグ検出期間は、
レジスタラッチ期間に対して１つのクロック信号だけ遅
れて開始し、または終了している。

【００２１】ここで、シフトレジスタ１で、先頭位置か
ら順に、ビット［１］［２］〜［ｍ］［ｍ＋１］〜［ｍ
＋ｎ］が格納ラッチされ、ビット［１］［２］〜［ｍ］
が同期フラグパターンであるとすれば、フラグ検出部２
は、シフトレジスタ１内のビット［１］［２］〜［ｍ］
を取り込んでいるので、これを同期フラグとして検出す
る。この場合、上記前提では、次に続くビット［ｍ＋
１］〜［ｍ＋ｎ］は宛先アドレスである。

【００２２】この結果、フラグ検出部２は、ラッチ指示
をフラグ検出期間終了まで、アドレスラッチ部３に送出
するので、アドレスラッチ部３は、シフトレジスタ１か
ら取り込み中のビット［ｍ＋１］〜［ｍ＋ｎ］を１つ遅
れのクロック信号によりラッチすると共に、宛先アドレ
スとして宛先選択スイッチ４に出力する。アドレスラッ
チ部３により宛先アドレスをラッチされるアドレスラッ
チ期間は次のラッチ指示の出力と同時に終了し、宛先ア
ドレスの出力も同時に停止する。

【００２３】宛先選択スイッチ４は、宛先アドレスのビ
ット［ｍ＋１］〜［ｍ＋ｎ］を受けた際、１つ遅れのク
ロック信号により宛先アドレスの確定として各スイッチ
を各ビット符号値に基づいて動作させる。この動作によ
るスイッチ確定期間は、宛先アドレスの入力消滅と共に
消滅し、スイッチ動作は復旧する。

【００２４】このスイッチ確定期間の開始と同時のタイ
ミングにより、シフトレジスタ１は最初のビット［１］
から出力を開始する一方、宛先選択スイッチ４の出力ビ
ットを受ける出力バッファ５はシフトレジスタ１の出力
開始から１つ遅れのクロック信号に基づき受けたビット
をデータビット長だけラッチして出力チャネルに送出し
ている。

【００２５】上記説明では、シフトレジスタの大きさを
最小にするためシフトレジスタに（ｍ＋ｎ）個のビット
の格納領域を有すると説明したが、この数を超える数で
もよい。また、同期フラグに対する位置が固定されてい
るならば、宛先アドレスの位置は、同期フラグに続く位
置に限定されなくてもよい。また、フラグ検出部および
宛先選択スイッチの１回路２接点スイッチの素子は、ビ
ット符号値の“０／１”に基づいてデータビットの伝送
時間に追従して開閉動作できるものであればどの様な素
子でもよい。更に、宛先選択スイッチは、“２の０乘”
から“２のｎ乘”までの１回路２接点スイッチと説明し
たが、アドレスに含まれないパターンに対するスイッチ
は削除されてもよい。

【００２６】

【発明の効果】以上説明したように本発明によれば、入
力するｍビットのシリアルビット列がシフトレジスタ内
でシフトする間、フラグ検出部により監視され、入力す
る伝送速度に基づいてビット符号がシフトする時間内に
ビット符号の同期パターンに応じて１段動作で同期フラ
グが検出された際、アドレスラッチ部がこの同期フラグ
に続くｎビットの所定位置のシリアルビット列を宛先ア
ドレスとして引き込んで次の同期フラグを検出するまで
格納ラッチし、宛先アドレスのｎビットに対応するｎ段
の宛先選択スイッチがアドレスラッチ部にラッチされた
宛先アドレスのビット符号に応じて１段動作で宛先の出
力チャネルを一意に選択するデータ交換装置が得られ
る。

【００２７】この構成によって、入力フレームをシリア
ルビット列のまま出力チャネルへ出力すると共に、同期
フラグ検出および宛先選択それぞれをビット符号値に基
づく１段動作で同時に行なっているので、パラレル変換
のための回路を不要にし、かつ、スイッチ動作を含む伝
送遅延を最小にできると共に、同期フラグおよび宛先選
択の複雑な回路を単純な構成に簡素化できるデータ交換
装置を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態を示す機能ブロック図で
ある。

【図２】図１の部分詳細の一形態を示す機能説明図であ
る。

【図３】図１に基づく動作の一形態を示す波形図であ
る。

【図４】従来の一例を示す機能ブロック図である。

【図５】図４の同期信号検出の一例を示す説明概念図で
ある。

【符号の説明】

１ シフトレジスタ ２ フラグ検出部 ３ アドレスラッチ部 ４ 宛先選択スイッチ ５ 出力バッファ ６ 動作クロック発生器

Claims (3)

【特許請求の範囲】
1. 【請求項１】 所定の固定ビット長ｍを有する同期フラ
   グを前後に配し、該同期フラグに続く所定位置に所定の
   固定ビット長ｎを有する宛先アドレスおよび該宛先アド
   レスに続くデータで構成されるシリアルビット列からな
   るフレームを入力し、該フレームを前記宛先アドレスに
   対応する出力チャネルに出力するデータ交換装置におい
   て、入力するｍビットのシリアルビット列を監視し、入
   力する伝送速度によりビット符号がシフトする時間内に
   ビット符号に応じて１段動作で前記同期フラグを検出し
   た際、該同期フラグに続く所定位置のシリアルビット列
   を前記宛先アドレスとして引き込んで次の前記同期フラ
   グを検出するまでラッチし、ラッチされた宛先アドレス
   のビット符号に応じて１段動作で宛先の出力チャネルを
   選択することにより前記入力フレームをシリアルビット
   列のまま出力することを特徴とするデータ交換装置。
2. 【請求項２】 請求項１において、同期フラグを検出す
   る回路は、ビットの２値符号“０／１”に基づいて動作
   するｍ個の２接点回路を直列に設け、所定の同期フラグ
   を形成するビット符号の組み合わせで、前記アドレスの
   ビット符号をラッチするラッチ指示を出力することを特
   徴とするデータ交換装置。
3. 【請求項３】 所定の固定ビット長ｍを有する同期フラ
   グを前後に配し、該同期フラグに続く所定の固定ビット
   長ｎを有する宛先アドレスおよび該宛先アドレスに続く
   データで構成されるシリアルビット列からなるフレーム
   を入力し、該フレームを入力して前記宛先アドレスに対
   応する出力チャネルに出力するデータ交換装置におい
   て、少なくとも前記同期フラグおよび前記宛先アドレス
   両者の合計ビット数の格納領域を有し、入力するフレー
   ムのビット列をビットの伝送速度に基づいてシフトする
   シフトレジスタと、該シフトレジスタの連続するｍ個の
   ビット列を監視して所定の同期フラグを検出した際、ラ
   ッチ指示を出力するフラグ検出部と、該フラグ検出部が
   監視するビット列に続くｎ個のビット列を読み込み、該
   フラグ検出部からラッチ指示を受けた際、次のラッチ指
   示を受けるまで、読み込んだビット符号をラッチして出
   力するアドレスラッチ部と、該アドレスラッチ部から出
   力されるｎ個の２値のビット符号に基づいて出力先を選
   択するｎ段の宛先選択回路を有し、前記シフトレジスタ
   から入力するビット列を、該宛先選択回路のｎ段を介し
   て一意の出力チャネルに出力する宛先選択スイッチとを
   備えることを特徴とするデータ交換装置。