JPH09139734A - フレーム同期回路 - Google Patents
フレーム同期回路Info
- Publication number
- JPH09139734A JPH09139734A JP7318522A JP31852295A JPH09139734A JP H09139734 A JPH09139734 A JP H09139734A JP 7318522 A JP7318522 A JP 7318522A JP 31852295 A JP31852295 A JP 31852295A JP H09139734 A JPH09139734 A JP H09139734A
- Authority
- JP
- Japan
- Prior art keywords
- unique word
- address
- ring buffer
- synchronization
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- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 37
- 230000009977 dual effect Effects 0.000 claims abstract description 6
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】バースト誤り等によってＵＷと同一のビットパ
ターンが発生したとき同期確立と誤認する確率を小さく
する。 【解決手段】ＵＷ検出器１で検出した受信データのＵＷ
検出情報をデュアルポートラムに記録するリングバッフ
ァ２を設ける。リングバッファ２にＵＷを記録する際の
アドレスを指定するアドレススキャナ３の値をアドレス
ラッチ４でラッチしＣＰＵ５に与える。ＣＰＵ５はＵＷ
検出時に、２フレーム前にわたって検出され記録されて
いるＵＷ検出情報のすべてが一致したとき同期確立と判
定するように構成した。
ターンが発生したとき同期確立と誤認する確率を小さく
する。 【解決手段】ＵＷ検出器１で検出した受信データのＵＷ
検出情報をデュアルポートラムに記録するリングバッフ
ァ２を設ける。リングバッファ２にＵＷを記録する際の
アドレスを指定するアドレススキャナ３の値をアドレス
ラッチ４でラッチしＣＰＵ５に与える。ＣＰＵ５はＵＷ
検出時に、２フレーム前にわたって検出され記録されて
いるＵＷ検出情報のすべてが一致したとき同期確立と判
定するように構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、フレーム単位でパ
ルス信号を伝送する場合に必要な送受間のフレーム同期
確立のために、特に、受信側で使用されるフレーム同期
回路に関するものである。
ルス信号を伝送する場合に必要な送受間のフレーム同期
確立のために、特に、受信側で使用されるフレーム同期
回路に関するものである。
【０００２】
【従来の技術】この種のフレーム同期回路として、従来
は同期検知のために各フレームの先頭位置に挿入されて
いるユニークワード（以下ＵＷと略称する）を単に連続
して２回検出したときに同期確立がなされたとする方法
がとられている。
は同期検知のために各フレームの先頭位置に挿入されて
いるユニークワード（以下ＵＷと略称する）を単に連続
して２回検出したときに同期確立がなされたとする方法
がとられている。
【０００３】
【発明が解決しようとする課題】しかしこのような従来
の方法では、バースト誤り等によってＵＷと同一のビッ
トパターンが発生した場合に「同期確立」と誤認すると
いう問題が生じている。
の方法では、バースト誤り等によってＵＷと同一のビッ
トパターンが発生した場合に「同期確立」と誤認すると
いう問題が生じている。
【０００４】本発明の目的は、従来技術における前記の
如き欠点を解消し、同期確立と誤認する確率を小さく
し、信頼性の高い同期確立を行うことができるフレーム
同期回路を提供することにある。
如き欠点を解消し、同期確立と誤認する確率を小さく
し、信頼性の高い同期確立を行うことができるフレーム
同期回路を提供することにある。
【０００５】
【課題を解決するための手段】この目的を達成するため
に、本発明によるフレーム同期回路は、フレームデータ
を受信した際に、該フレームデータに含まれているユニ
ークワードの検出を行ったときにユニークワード検出パ
ルスを出力するユニークワード検出器と、該ユニークワ
ード検出器が出力したユニークワード検出情報をデュア
ルポートラムに記録するリングバッファと、前記リング
バッファが前記ユニークワードを記録する際の前記デュ
アルポートラムのアドレスの指定を行うアドレススキャ
ナと、前記アドレススキャナの値をユニークワード検出
時にラッチしておくアドレスラッチ回路と、前記ユニー
クワードの検出時に前記リングバッファと前記アドレス
ラッチの値を参照して同期が確立しているか否かを判別
するＣＰＵとを備え、上記ＣＰＵは前記ユニークワード
検出時に前記リングバッファにおいて当該ユニークワー
ド検出前ｎ（ｎは２以上の整数）フレームにわたり少な
くともｋフレーム前（ｋ＝ｎ−１）の前記ユニークワー
ド検出時に相当するアドレスに記録されているユニーク
ワード検出情報の照合を行い、すべてが一致している場
合に同期確立と判別するように構成されている。
に、本発明によるフレーム同期回路は、フレームデータ
を受信した際に、該フレームデータに含まれているユニ
ークワードの検出を行ったときにユニークワード検出パ
ルスを出力するユニークワード検出器と、該ユニークワ
ード検出器が出力したユニークワード検出情報をデュア
ルポートラムに記録するリングバッファと、前記リング
バッファが前記ユニークワードを記録する際の前記デュ
アルポートラムのアドレスの指定を行うアドレススキャ
ナと、前記アドレススキャナの値をユニークワード検出
時にラッチしておくアドレスラッチ回路と、前記ユニー
クワードの検出時に前記リングバッファと前記アドレス
ラッチの値を参照して同期が確立しているか否かを判別
するＣＰＵとを備え、上記ＣＰＵは前記ユニークワード
検出時に前記リングバッファにおいて当該ユニークワー
ド検出前ｎ（ｎは２以上の整数）フレームにわたり少な
くともｋフレーム前（ｋ＝ｎ−１）の前記ユニークワー
ド検出時に相当するアドレスに記録されているユニーク
ワード検出情報の照合を行い、すべてが一致している場
合に同期確立と判別するように構成されている。
【０００６】
【発明の実施の形態】本発明では、ＵＷ検出器が検出し
たＵＷ検出情報は少なくとも予め定めたＫ（２以上の整
数）個がリングメモリに順次記録されており、この記録
されたＵＷ検出情報が同期確立の判定に用いられる。
たＵＷ検出情報は少なくとも予め定めたＫ（２以上の整
数）個がリングメモリに順次記録されており、この記録
されたＵＷ検出情報が同期確立の判定に用いられる。
【０００７】
【実施例】図１は、本発明の実施例を示すもので、１は
受信データ０からユニークワード（ＵＷ）を検出するユ
ニークワード（ＵＷ）検出回路、２はデュアルポートラ
ムの如きリングバッファ、３はアドレススキャナ、４は
アドレスラッチ、５はＣＰＵ、６は同期確立判定出力で
ある。ＵＷ検出器１が検出したＵＷ検出情報は、図３に
示すように順次リングバッファ２に記録される。このリ
ングバッファ２に記録されたＵＷ検出情報は、アドレス
スキャナ３とアドレスラッチ４の制御をうけて、ＣＰＵ
５において同期確立判定を行うために使用される。
受信データ０からユニークワード（ＵＷ）を検出するユ
ニークワード（ＵＷ）検出回路、２はデュアルポートラ
ムの如きリングバッファ、３はアドレススキャナ、４は
アドレスラッチ、５はＣＰＵ、６は同期確立判定出力で
ある。ＵＷ検出器１が検出したＵＷ検出情報は、図３に
示すように順次リングバッファ２に記録される。このリ
ングバッファ２に記録されたＵＷ検出情報は、アドレス
スキャナ３とアドレスラッチ４の制御をうけて、ＣＰＵ
５において同期確立判定を行うために使用される。
【０００８】以下に、図２の処理フロー及び図３，図４
の信号のタイムチャートを参照して、この実施例の動作
をｎ＝２の場合について説明する。 ａ）図３ので受信データ０１からＵＷ検出パルス１１
が検出され、ＣＰＵ５は割り込み処理を実行する（ステ
ップ５０）。 ｂ）アドレスラッチ４はＵＷ検出パルス１１によってア
ドレススキャナ３の値をアドレスＡとしてラッチする
（ステップ５１）。 ｃ）図３のでは、リングバッファ２の現在のアドレス
の１フレーム分前のアドレス３１のデータ２１をサーチ
し、ＵＷ検出があるかを調べる（ステップ５２）。この
場合には、Ｋ＝ｎ−１＝１として１フレーム前が採用さ
れていることになる。 ｄ）図３のでもし１フレーム前のアドレスのデータに
ＵＷ検出を表わすデータがあれば同期を確立する（ステ
ップ５３，５５）。しかし、１フレーム前のアドレスの
データにＵＷ検出を表すデータがなければ同期を確立し
ない（ステップ５３，５４）。 以上の処理を行うことによって同期確立の判定出力６１
を出力する。
の信号のタイムチャートを参照して、この実施例の動作
をｎ＝２の場合について説明する。 ａ）図３ので受信データ０１からＵＷ検出パルス１１
が検出され、ＣＰＵ５は割り込み処理を実行する（ステ
ップ５０）。 ｂ）アドレスラッチ４はＵＷ検出パルス１１によってア
ドレススキャナ３の値をアドレスＡとしてラッチする
（ステップ５１）。 ｃ）図３のでは、リングバッファ２の現在のアドレス
の１フレーム分前のアドレス３１のデータ２１をサーチ
し、ＵＷ検出があるかを調べる（ステップ５２）。この
場合には、Ｋ＝ｎ−１＝１として１フレーム前が採用さ
れていることになる。 ｄ）図３のでもし１フレーム前のアドレスのデータに
ＵＷ検出を表わすデータがあれば同期を確立する（ステ
ップ５３，５５）。しかし、１フレーム前のアドレスの
データにＵＷ検出を表すデータがなければ同期を確立し
ない（ステップ５３，５４）。 以上の処理を行うことによって同期確立の判定出力６１
を出力する。
【０００９】一方、バースト誤り等によって、ＵＷ誤検
出を行った場合を図４に示す。アドレス３２のｔx で受
信データ０２からＵＷ検出パルス１２が得られ、Ａ−ｎ
x のデータ２２と１フレーム前のＡ−ｎ(x-1) のデータ
２２の比較を行うが、一致しないので同期は確立しな
い。また、上記の１フレーム前のアドレスデータサーチ
を、図２のステップ５２に示すように、２フレーム前、
３フレーム前のＵＷ検出データの比較を行うように処理
を拡張すれば、同期確立の信頼度を上げることができる
利点がある。
出を行った場合を図４に示す。アドレス３２のｔx で受
信データ０２からＵＷ検出パルス１２が得られ、Ａ−ｎ
x のデータ２２と１フレーム前のＡ−ｎ(x-1) のデータ
２２の比較を行うが、一致しないので同期は確立しな
い。また、上記の１フレーム前のアドレスデータサーチ
を、図２のステップ５２に示すように、２フレーム前、
３フレーム前のＵＷ検出データの比較を行うように処理
を拡張すれば、同期確立の信頼度を上げることができる
利点がある。
【００１０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ＵＷ誤検出による同期確立の誤検出の問題を解消
することができる。
れば、ＵＷ誤検出による同期確立の誤検出の問題を解消
することができる。
【図１】本発明の実施例を表すブロック図である。
【図２】本発明における処理動作を示すフローチャート
である。
である。
【図３】本発明の動作を示すタイムチャートである。
【図４】本発明の動作を示すタイムチャートである。
０ 受信データ １ ユニークワード検出器 ２ リングバッファ ３ アドレススキャナ ４ アドレスラッチ ５ ＣＰＵ ６ 同期確立判定出力 ５１〜５５ ＣＰＵの割り込み処理のステップ番号 ０１ 受信データ（誤検出なし時） １１ ＵＷ検出パルス（誤検出なし時） ２１ リングバッファデータ（誤検出なし時） ３１ リングバッファアドレス（誤検出なし時） ６１ 同期確立判定出力（誤検出なし時） ０２ 受信データ（誤検出あり） １２ ＵＷ検出パルス（誤検出あり） ２２ リングバッファデータ（誤検出あり） ３２ リングバッファアドレス（誤検出あり） ６２ 同期確立判定出力（誤検出あり）
Claims (1)
- 【請求項１】 フレームデータを受信した際に、該フレ
ームデータに含まれているユニークワードの検出を行っ
たときにユニークワード検出パルスを出力するユニーク
ワード検出器と、 該ユニークワード検出器が出力したユニークワード検出
情報をデュアルポートラムに記録するリングバッファ
と、 前記リングバッファが前記ユニークワードを記録する際
の前記デュアルポートラムのアドレスの指定を行うアド
レススキャナと、 前記アドレススキャナの値をユニークワード検出時にラ
ッチしておくアドレスラッチ回路と、 前記ユニークワードの検出時に前記リングバッファと前
記アドレスラッチの値を参照して同期が確立しているか
否かを判別するＣＰＵとを備え、 上記ＣＰＵは前記ユニークワード検出時に前記リングバ
ッファにおいて当該ユニークワード検出前ｎ（ｎは２以
上の整数）フレームにわたり少なくともｋフレーム前
（ｋ＝ｎ−１）の前記ユニークワード検出時に相当する
アドレスに記録されているユニークワード検出情報の照
合を行い、すべてが一致している場合に同期確立と判別
するように構成されたフレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7318522A JPH09139734A (ja) | 1995-11-14 | 1995-11-14 | フレーム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7318522A JPH09139734A (ja) | 1995-11-14 | 1995-11-14 | フレーム同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139734A true JPH09139734A (ja) | 1997-05-27 |
Family
ID=18100057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7318522A Pending JPH09139734A (ja) | 1995-11-14 | 1995-11-14 | フレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139734A (ja) |
-
1995
- 1995-11-14 JP JP7318522A patent/JPH09139734A/ja active Pending
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