JPH09179803A - シリアルデータ転送装置 - Google Patents
シリアルデータ転送装置Info
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- JPH09179803A JPH09179803A JP7341642A JP34164295A JPH09179803A JP H09179803 A JPH09179803 A JP H09179803A JP 7341642 A JP7341642 A JP 7341642A JP 34164295 A JP34164295 A JP 34164295A JP H09179803 A JPH09179803 A JP H09179803A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
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Abstract
(57)【要約】
【課題】低速度のシリアル通信データの通信管理をハー
ドウェアやソフトウエア規模の増大なしに実行可能とす
ると共に通信データのイベント管理との切替可能とす
る。 【解決手段】制御回路３が、通信の終了毎にタイムベー
スカウント値を受信バッファ１の入力データ対応の記憶
領域に書込むよう制御する信号ＳＥＬＴＢＣを発生する
ラッチ３４を備える。モード信号Ｍの供給に応答しクロ
ックＣＬＫと信号ＳＥＬＴＢＣ対応の信号ＩＮＣ／ＷＲ
とのいずれか一方を選択してカウントクロックとしてタ
イムベースカウンタ８に供給するマルチプレクサ７を備
える。
ドウェアやソフトウエア規模の増大なしに実行可能とす
ると共に通信データのイベント管理との切替可能とす
る。 【解決手段】制御回路３が、通信の終了毎にタイムベー
スカウント値を受信バッファ１の入力データ対応の記憶
領域に書込むよう制御する信号ＳＥＬＴＢＣを発生する
ラッチ３４を備える。モード信号Ｍの供給に応答しクロ
ックＣＬＫと信号ＳＥＬＴＢＣ対応の信号ＩＮＣ／ＷＲ
とのいずれか一方を選択してカウントクロックとしてタ
イムベースカウンタ８に供給するマルチプレクサ７を備
える。
Description
【０００１】
【発明の属する技術分野】本発明はシリアルデータ転送
装置に関し、特にマイクロコンピュータ等に内蔵される
シリアルデータ転送装置に関する。
装置に関し、特にマイクロコンピュータ等に内蔵される
シリアルデータ転送装置に関する。
【０００２】
【従来の技術】シリアルデータ通信においては、シリア
ルデータを予め定めた定義すなわちプロトコルにしたが
って転送する。またシリアルデータ通信を利用したシス
テムにおいてマイクロコンピュータを多数使用したシス
テムいわゆるマルチプロセッサシステムが増加している
が、このようなシステムではシステム全体の同期をとっ
て動作させる必要があるので、各マイクロコンピュータ
間ではデータ通信が頻繁にかつ緊密に行なわれている。
一般に緊密に複数のマイクロコンピュータを効率良く動
作させる場合は、リアルタイムデータの通信量が増大す
る。ここでリアルタイムデータとは、時間に対し変化す
るデータのことである。したがってデータの通信に時間
管理が必要となってきている。
ルデータを予め定めた定義すなわちプロトコルにしたが
って転送する。またシリアルデータ通信を利用したシス
テムにおいてマイクロコンピュータを多数使用したシス
テムいわゆるマルチプロセッサシステムが増加している
が、このようなシステムではシステム全体の同期をとっ
て動作させる必要があるので、各マイクロコンピュータ
間ではデータ通信が頻繁にかつ緊密に行なわれている。
一般に緊密に複数のマイクロコンピュータを効率良く動
作させる場合は、リアルタイムデータの通信量が増大す
る。ここでリアルタイムデータとは、時間に対し変化す
るデータのことである。したがってデータの通信に時間
管理が必要となってきている。
【０００３】この種の時間管理を行う特開平０５−２６
５９３号公報（文献１）記載の従来のシリアルデータ転
送装置の受信回路部分をブロックで示す図３を参照する
と、この従来のシリアルデータ転送装置は、通信データ
を記憶する受信バッファ１と、シフトクロックＳＣＫに
同期してシフトしデータを入力するシフトレジスタ２
と、通信の制御を行う制御回路３と、受信バッファ１の
アドレスを指定するポインタ４と、Ｒ×Ｄ端子からの入
力データを受け内部に転送する入力バッファ５と、マル
チプレクサ６と、クロックＣＬＫの一定周期毎にタイム
ベースカウント値ＴＢＣをカウントアップするタイムベ
ースカウンタ（ＴＢＣ）８と、マルチプレクサ９とを備
える。
５９３号公報（文献１）記載の従来のシリアルデータ転
送装置の受信回路部分をブロックで示す図３を参照する
と、この従来のシリアルデータ転送装置は、通信データ
を記憶する受信バッファ１と、シフトクロックＳＣＫに
同期してシフトしデータを入力するシフトレジスタ２
と、通信の制御を行う制御回路３と、受信バッファ１の
アドレスを指定するポインタ４と、Ｒ×Ｄ端子からの入
力データを受け内部に転送する入力バッファ５と、マル
チプレクサ６と、クロックＣＬＫの一定周期毎にタイム
ベースカウント値ＴＢＣをカウントアップするタイムベ
ースカウンタ（ＴＢＣ）８と、マルチプレクサ９とを備
える。
【０００４】制御回路３の詳細な構成をブロックで示す
図６を参照すると、この制御回路３は入力バッファ５か
ら供給を受けた入力データの立下がりエッジを検出しエ
ッジ検出信号Ｅを出力するする立下がりエッジ検出回路
３１と、信号Ｅの供給に応答して初期化され入力データ
のビットを計数し８ビット計数毎にキャリーＣを出力す
るビットカウンタ３２と、キャリーＣの３回計数毎にキ
ャリーＦＣを出力するフレームカウンタ３３と、キャリ
ーＦＣの供給に応答してＴＢＣ選択信号ＳＥＬＴＢＣと
割込み要求信号ＩＮＴとを出力するラッチ３４と、ＡＮ
Ｄ回路３５と、ＡＮＤ回路３６と、ＯＲ回路３７とを備
える。
図６を参照すると、この制御回路３は入力バッファ５か
ら供給を受けた入力データの立下がりエッジを検出しエ
ッジ検出信号Ｅを出力するする立下がりエッジ検出回路
３１と、信号Ｅの供給に応答して初期化され入力データ
のビットを計数し８ビット計数毎にキャリーＣを出力す
るビットカウンタ３２と、キャリーＣの３回計数毎にキ
ャリーＦＣを出力するフレームカウンタ３３と、キャリ
ーＦＣの供給に応答してＴＢＣ選択信号ＳＥＬＴＢＣと
割込み要求信号ＩＮＴとを出力するラッチ３４と、ＡＮ
Ｄ回路３５と、ＡＮＤ回路３６と、ＯＲ回路３７とを備
える。
【０００５】次に、図５及び図６を参照して、従来のシ
リアルデータ転送装置の動作について説明すると、ま
ず、処理対象のシリアルデータのプロトコルとしてシリ
アルデータ通信の開始をデータの立下がりエッジとす
る。この立下がりエッジに続いて１フレーム８ビットの
データが３フレーム分続いて転送され、１つ分の通信が
終了する。このとき、制御回路３は、ＲＸＤ端子に入力
され入力バッファ５を経由して供給されたシリアルデー
タの立下がりを検出して通信制御を初期化し、受信バッ
ファ１のアドレスを指定するポインタ４を初期化するＣ
ＬＲ信号を出力する。次にシフトレジスタ２はシフトク
ロックＳＣＫに同期してシフトし最初のデータＤ１を入
力していく。同時に制御回路３はデータＤ１のビット数
を計算し、８ビット分計数したタイミングの最後でシフ
トレジスタ２の内容であるデータＤ１を選択状態にある
マルチプレクサ９を介して受信バッファ１に書込ませる
と共に、ポインタ４を更新するポインタ信号ＩＮＣ／Ｗ
Ｒを出力する。
リアルデータ転送装置の動作について説明すると、ま
ず、処理対象のシリアルデータのプロトコルとしてシリ
アルデータ通信の開始をデータの立下がりエッジとす
る。この立下がりエッジに続いて１フレーム８ビットの
データが３フレーム分続いて転送され、１つ分の通信が
終了する。このとき、制御回路３は、ＲＸＤ端子に入力
され入力バッファ５を経由して供給されたシリアルデー
タの立下がりを検出して通信制御を初期化し、受信バッ
ファ１のアドレスを指定するポインタ４を初期化するＣ
ＬＲ信号を出力する。次にシフトレジスタ２はシフトク
ロックＳＣＫに同期してシフトし最初のデータＤ１を入
力していく。同時に制御回路３はデータＤ１のビット数
を計算し、８ビット分計数したタイミングの最後でシフ
トレジスタ２の内容であるデータＤ１を選択状態にある
マルチプレクサ９を介して受信バッファ１に書込ませる
と共に、ポインタ４を更新するポインタ信号ＩＮＣ／Ｗ
Ｒを出力する。
【０００６】タイムベースカウンタ８のタイムベースカ
ウント値ＴＢＣはクロックＣＬＫの一定周期毎にカウン
トアップされる。マルチプレクサ９は制御回路３のＳＥ
ＬＴＢＣ出力の供給に応答してタイムベースカウンタ８
を選択し、信号ＩＮＣ／ＷＲの供給に応答してタイムベ
ースカウンタ８の出力を受信バッファ１に書込む。この
ときマルチプレクサ９はデータＤ１を選択しない。
ウント値ＴＢＣはクロックＣＬＫの一定周期毎にカウン
トアップされる。マルチプレクサ９は制御回路３のＳＥ
ＬＴＢＣ出力の供給に応答してタイムベースカウンタ８
を選択し、信号ＩＮＣ／ＷＲの供給に応答してタイムベ
ースカウンタ８の出力を受信バッファ１に書込む。この
ときマルチプレクサ９はデータＤ１を選択しない。
【０００７】制御回路３において、立下がりエッジ検出
回路３１は、入力バッファ５から供給を受けたＲＸＤ端
子の入力データのレベルの立下がりを検出して検出信号
Ｅとして’１’を出力し、ビットカウンタ３２，フレー
ムカウンタ３３，ラッチ３４をそれぞれ初期化すると共
に動作を開始させる。ビットカウンタ３２は通信レート
を示すシフトクロックＳＣＫによりカウントアップさ
れ、８カウントする毎に最終タイミングでキャリＣか
ら’１’を出力する。フレームカウンタ３３は、ビット
カウンタ３２のキャリＣの出力毎にカウントアップし、
３カウントすると最終タイミングでキャリＦＣから’
１’を出力する。フレームカウンタ３３のキャリＦＣは
ラッチ３４に供給されると共にフレームカウンタ３３，
ビットカウンタ３２の動作を停止させる。ラッチ３４は
キャリＦＣの供給に応答してＴＢＣ選択信号ＳＥＬＴＢ
Ｃ及びＣＰＵの割り込み要求信号ＩＮＴとなるキャリＦ
Ｃ出力後の基本クロック１周期間’１’を出力する。
回路３１は、入力バッファ５から供給を受けたＲＸＤ端
子の入力データのレベルの立下がりを検出して検出信号
Ｅとして’１’を出力し、ビットカウンタ３２，フレー
ムカウンタ３３，ラッチ３４をそれぞれ初期化すると共
に動作を開始させる。ビットカウンタ３２は通信レート
を示すシフトクロックＳＣＫによりカウントアップさ
れ、８カウントする毎に最終タイミングでキャリＣか
ら’１’を出力する。フレームカウンタ３３は、ビット
カウンタ３２のキャリＣの出力毎にカウントアップし、
３カウントすると最終タイミングでキャリＦＣから’
１’を出力する。フレームカウンタ３３のキャリＦＣは
ラッチ３４に供給されると共にフレームカウンタ３３，
ビットカウンタ３２の動作を停止させる。ラッチ３４は
キャリＦＣの供給に応答してＴＢＣ選択信号ＳＥＬＴＢ
Ｃ及びＣＰＵの割り込み要求信号ＩＮＴとなるキャリＦ
Ｃ出力後の基本クロック１周期間’１’を出力する。
【０００８】ビットカウンタ３２のキャリＣが’１’
で、基本クロックの１つであるクロックＣ２が’１’の
時、オア回路３７，アンド回路３６の出力するポインタ
信号ＩＮＣ／ＷＲが’１’となり、ポインタ４の内容を
変更するとともに受信バッファ１へシフトレジスタ２か
ら受信データを書込む。同様にラッチ３４の出力信号Ｓ
ＥＬＴＢＣが’１’のときクロックＣ２の’１’のタイ
ミングで信号ＩＮＣ／ＷＲが’１’になる。立下がりエ
ッジ検出信号Ｅが’１’でクロックＣ２が’１’のとき
アンド回路３５はＣＬＲ信号’１’を出力し、ポインタ
４を初期化する。
で、基本クロックの１つであるクロックＣ２が’１’の
時、オア回路３７，アンド回路３６の出力するポインタ
信号ＩＮＣ／ＷＲが’１’となり、ポインタ４の内容を
変更するとともに受信バッファ１へシフトレジスタ２か
ら受信データを書込む。同様にラッチ３４の出力信号Ｓ
ＥＬＴＢＣが’１’のときクロックＣ２の’１’のタイ
ミングで信号ＩＮＣ／ＷＲが’１’になる。立下がりエ
ッジ検出信号Ｅが’１’でクロックＣ２が’１’のとき
アンド回路３５はＣＬＲ信号’１’を出力し、ポインタ
４を初期化する。
【０００９】次に動作を示すタイムチャートである図７
を参照して動作の詳細について説明すると、端子ＲＸＤ
に入力データが供給され立下がりエッジが検出されると
ＣＬＲ信号が発生し、ポインタ４が初期化されると共に
ビットカウンタ３２，フレームカウンタ３３が動作を始
める。８ビットの最初のデータＤ１の受信の最終タミン
グで信号ＩＮＣ／ＷＲが出力され、データＤ１がシフト
レジスタ２から受信バッファ１のポインタ４の指す番地
に書込まれる。続くデータＤ２，データＤ３についても
同様に受信し、シフトレジスタ２から受信バッファ１へ
書込まれる。データＤ３の受信の最終タイミングでフレ
ームカウンタ３３からキャリーＦＣ’１’が出力され、
次にラッチ３４の出力すなわちＴＢＣ選択信号ＳＥＬＴ
ＢＣが’１’となりＩＮＴ／ＷＲが’１’となるので、
システムに同期しているクロックＣＬＫでカウントアッ
プしたタイムベースカウンタ８のタイムベースカウント
値ＴＢＣが受信バッファ１のデータＤ３に続いた番地に
書込まれる。
を参照して動作の詳細について説明すると、端子ＲＸＤ
に入力データが供給され立下がりエッジが検出されると
ＣＬＲ信号が発生し、ポインタ４が初期化されると共に
ビットカウンタ３２，フレームカウンタ３３が動作を始
める。８ビットの最初のデータＤ１の受信の最終タミン
グで信号ＩＮＣ／ＷＲが出力され、データＤ１がシフト
レジスタ２から受信バッファ１のポインタ４の指す番地
に書込まれる。続くデータＤ２，データＤ３についても
同様に受信し、シフトレジスタ２から受信バッファ１へ
書込まれる。データＤ３の受信の最終タイミングでフレ
ームカウンタ３３からキャリーＦＣ’１’が出力され、
次にラッチ３４の出力すなわちＴＢＣ選択信号ＳＥＬＴ
ＢＣが’１’となりＩＮＴ／ＷＲが’１’となるので、
システムに同期しているクロックＣＬＫでカウントアッ
プしたタイムベースカウンタ８のタイムベースカウント
値ＴＢＣが受信バッファ１のデータＤ３に続いた番地に
書込まれる。
【００１０】以上の様に、シリアルデータの受信完了時
のタイミングのタイムベースカウント値ＴＢＣが受信デ
ータと共に受信バッファに書込まれることにより、ＣＰ
Ｕ（図示省略）は上記受信時のＴＢＣの値を知ることが
できる。
のタイミングのタイムベースカウント値ＴＢＣが受信デ
ータと共に受信バッファに書込まれることにより、ＣＰ
Ｕ（図示省略）は上記受信時のＴＢＣの値を知ることが
できる。
【００１１】ＣＰＵは、受信シリアルデータの処理時
に、現在のカウント値ＴＢＣ及び受信バッファ１に格納
したデータ受信時のカウント値ＴＢＣをデータバスＤＢ
を用いて読出し両カウン値ＴＢＣを比較することで、受
信シリアルデータの処理時点までの時間差を検出できる
ので受信データの時間管理が可能になる。
に、現在のカウント値ＴＢＣ及び受信バッファ１に格納
したデータ受信時のカウント値ＴＢＣをデータバスＤＢ
を用いて読出し両カウン値ＴＢＣを比較することで、受
信シリアルデータの処理時点までの時間差を検出できる
ので受信データの時間管理が可能になる。
【００１２】この種の複数のマイクロコンピュータ間の
データの通信を行うシステムにおいて、使用分野やマイ
クロコンピュータの動作速度に応じて種々のシリアル通
信速度を用いるので、これら異なる通信速度に対応した
シリアル通信データの時間管理を行なわなければならな
い。
データの通信を行うシステムにおいて、使用分野やマイ
クロコンピュータの動作速度に応じて種々のシリアル通
信速度を用いるので、これら異なる通信速度に対応した
シリアル通信データの時間管理を行なわなければならな
い。
【００１３】一般的に、非常に高速な通信速度に対して
は、リアルタイムデータによる時間管理を行なう必要が
ある。さらに、リアルタイムな時間の管理ではなくシリ
アル通信データの転送以前に通信を行ない、マイクロコ
ンピュータが処理済通信データか未処理の通信データで
あるかを判断する更新管理や、通信データの優先順位を
管理させる処理を行なう必要もある。
は、リアルタイムデータによる時間管理を行なう必要が
ある。さらに、リアルタイムな時間の管理ではなくシリ
アル通信データの転送以前に通信を行ない、マイクロコ
ンピュータが処理済通信データか未処理の通信データで
あるかを判断する更新管理や、通信データの優先順位を
管理させる処理を行なう必要もある。
【００１４】ところが、上述の従来のシリアルデータ転
送装置では、シリアルデータ転送装置がマイクロコンピ
ュータシステムと同期を取っているので、リアルタイム
データによる時間管理を行なう場合に、通信速度が低速
となりタイムベースカウンタがカウント可能な時間範囲
を越えてしまうような長い時間を必要とする場合には、
システム全体の速度を低速にするか、カウンタの回路規
模を増大するか、あるいはカウンタの回路規模はそのま
までカウンタのオーバフローをソフトウエア等で管理さ
せることを行なうなどの必要がある。
送装置では、シリアルデータ転送装置がマイクロコンピ
ュータシステムと同期を取っているので、リアルタイム
データによる時間管理を行なう場合に、通信速度が低速
となりタイムベースカウンタがカウント可能な時間範囲
を越えてしまうような長い時間を必要とする場合には、
システム全体の速度を低速にするか、カウンタの回路規
模を増大するか、あるいはカウンタの回路規模はそのま
までカウンタのオーバフローをソフトウエア等で管理さ
せることを行なうなどの必要がある。
【００１５】カウンタのオーバフローをソフトウエア等
で管理させることを行なうと、カウンタのオーバフロー
を判断する回路と、発生するオーバフロー毎に割込み処
理を起動させるソフトウエアカウンタも必要になり、ソ
フトウエアのオーバヘッドとなってしまう。
で管理させることを行なうと、カウンタのオーバフロー
を判断する回路と、発生するオーバフロー毎に割込み処
理を起動させるソフトウエアカウンタも必要になり、ソ
フトウエアのオーバヘッドとなってしまう。
【００１６】
【発明が解決しようとする課題】上述した従来のシリア
ルデータ転送装置は、シリアルデータ転送装置がマイク
ロコンピュータのシステムと同期を取っているため、通
信速度が低速でタイムベースカウンタのカウント可能時
間範囲を越えるような長時間を必要とする場合には、シ
ステム全体の速度を低速にするか、カウンタの回路規模
を増大するか、あるいはカウンタの回路規模はそのまま
でカウンタのオーバフローをソフトウエア等で管理する
等の機能を有しない場合には通信データの更新管理が行
なえず、通信データの優先順位管理なども行なえないと
いう欠点があった。
ルデータ転送装置は、シリアルデータ転送装置がマイク
ロコンピュータのシステムと同期を取っているため、通
信速度が低速でタイムベースカウンタのカウント可能時
間範囲を越えるような長時間を必要とする場合には、シ
ステム全体の速度を低速にするか、カウンタの回路規模
を増大するか、あるいはカウンタの回路規模はそのまま
でカウンタのオーバフローをソフトウエア等で管理する
等の機能を有しない場合には通信データの更新管理が行
なえず、通信データの優先順位管理なども行なえないと
いう欠点があった。
【００１７】また、タイムベースカウンタの回路規模を
そのままでカウンタのオーバフローをソフトウエア等で
管理させることを行なうと、カウンタのオーバフローの
判断用の回路と、発生するオーバフロー毎に割込み処理
を起動させるソフトウエアカウンタも必要になり、ソフ
トウエアのオーバヘッドとなってしまうという欠点が
そのままでカウンタのオーバフローをソフトウエア等で
管理させることを行なうと、カウンタのオーバフローの
判断用の回路と、発生するオーバフロー毎に割込み処理
を起動させるソフトウエアカウンタも必要になり、ソフ
トウエアのオーバヘッドとなってしまうという欠点が
【課題を解決するための手段】本発明のシリアルデータ
転送装置は、１つの通信が所定のビット数の所定数のフ
レームから成る通信データを記憶する記憶手段と、前記
通信データをシフトして前記記憶手段に入力するシフト
レジスタと、カウントクロックの供給に応答してカウン
ト値をアップカウントしてタイムベースカウント値を出
力するタイムベースカウンタと、前記通信データを予め
定められた手順にしたがって通信するよう制御する制御
手段とを備え、前記通信データを前記手順にしたがって
ビット毎に通信するシリアルデータ転送装置において、
前記制御手段が、前記通信の終了毎に前記タイムベース
カウント値を前記記憶手段の前記通信データ対応の記憶
領域に書込むよう制御する書込制御信号を発生する書込
制御信号発生手段を備え、制御信号の供給に応答してタ
イムベースの基準となる第１のクロックと前記書込制御
信号対応の第２のクロックとのいずれか一方を選択して
前記カウントクロックとして前記タイムベースカウンタ
に供給する選択回路を備えて構成されている。
転送装置は、１つの通信が所定のビット数の所定数のフ
レームから成る通信データを記憶する記憶手段と、前記
通信データをシフトして前記記憶手段に入力するシフト
レジスタと、カウントクロックの供給に応答してカウン
ト値をアップカウントしてタイムベースカウント値を出
力するタイムベースカウンタと、前記通信データを予め
定められた手順にしたがって通信するよう制御する制御
手段とを備え、前記通信データを前記手順にしたがって
ビット毎に通信するシリアルデータ転送装置において、
前記制御手段が、前記通信の終了毎に前記タイムベース
カウント値を前記記憶手段の前記通信データ対応の記憶
領域に書込むよう制御する書込制御信号を発生する書込
制御信号発生手段を備え、制御信号の供給に応答してタ
イムベースの基準となる第１のクロックと前記書込制御
信号対応の第２のクロックとのいずれか一方を選択して
前記カウントクロックとして前記タイムベースカウンタ
に供給する選択回路を備えて構成されている。
【００１８】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図５と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図１を参照すると、この図に
示す本実施の形態のシリアルデータ転送装置は、従来と
共通の受信バッファ１と、シフトレジスタ２と、制御回
路３と、ポインタ４と、入力バッファ５と、マルチプレ
クサ６，９と、タイムベースカウンタ８とに加えて、モ
ード信号Ｍの供給に応答してクロックＣＬＫとポインタ
信号ＩＮＣ／ＷＲとのいずれか一方を選択してタイムベ
ースカウンタ８に供給するマルチプレクサ７をを備え
る。
を図５と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図１を参照すると、この図に
示す本実施の形態のシリアルデータ転送装置は、従来と
共通の受信バッファ１と、シフトレジスタ２と、制御回
路３と、ポインタ４と、入力バッファ５と、マルチプレ
クサ６，９と、タイムベースカウンタ８とに加えて、モ
ード信号Ｍの供給に応答してクロックＣＬＫとポインタ
信号ＩＮＣ／ＷＲとのいずれか一方を選択してタイムベ
ースカウンタ８に供給するマルチプレクサ７をを備え
る。
【００１９】次に、図１を参照して本実施の形態の動作
について説明すると、まず、シリアル通信の実行手順に
ついては従来と同様であり、シリアルデータはＲＸＤ端
子から入力され、そのプロトコルも同様に、シリアルデ
ータ通信の開始をデータの立下がりエッジとする。この
立下がりエッジに続いて１フレーム８ビットのデータが
３フレーム分続いて転送され１つ分の通信が終了する。
以下この１つ分の通信をメッセージと呼ぶ。
について説明すると、まず、シリアル通信の実行手順に
ついては従来と同様であり、シリアルデータはＲＸＤ端
子から入力され、そのプロトコルも同様に、シリアルデ
ータ通信の開始をデータの立下がりエッジとする。この
立下がりエッジに続いて１フレーム８ビットのデータが
３フレーム分続いて転送され１つ分の通信が終了する。
以下この１つ分の通信をメッセージと呼ぶ。
【００２０】マルチプレクサ７は予めシリアルデータ転
送装置の通信管理用のマイクロコンピュータ（図示省
略）の設定するモード信号Ｍが’０’のときクロック信
号ＣＬＫを’１’のときポインタ信号ＩＮＣ／ＷＲをそ
れぞれ選択してタイムベースカウンタ８に供給する。こ
こでモード信号Ｍが’０’でクロック信号ＣＬＫを選択
した場合は前述した従来技術と同様な動作を行なうの
で、ここでは、図２を参照してモード信号Ｍが’１’で
あり信号ＩＮＣ／ＷＲを選択した場合について説明す
る。
送装置の通信管理用のマイクロコンピュータ（図示省
略）の設定するモード信号Ｍが’０’のときクロック信
号ＣＬＫを’１’のときポインタ信号ＩＮＣ／ＷＲをそ
れぞれ選択してタイムベースカウンタ８に供給する。こ
こでモード信号Ｍが’０’でクロック信号ＣＬＫを選択
した場合は前述した従来技術と同様な動作を行なうの
で、ここでは、図２を参照してモード信号Ｍが’１’で
あり信号ＩＮＣ／ＷＲを選択した場合について説明す
る。
【００２１】本実施の形態の動作をタイムチャートで示
す図２（Ａ）及び制御回路３の細部を示す従来と共通の
図６を参照すると、端子ＲＸＤに立下がりエッジが入力
されるとＣＬＲ信号が発生し、ポインタ４が初期化され
ると共にビットカウンタ３２，フレームカウンタ３３が
動作を開始する。最初の８ビットデータＤ１の受信の最
終タイミングで信号ＩＮＣ／ＷＲが出力され、このデー
タＤ１がシフトレジスタ２から転送され受信バッファ１
のポインタ４の示す番地に書込まれる。またＡＮＤ回路
３６を介して信号ＩＮＣ／ＷＲを出力してタイムベース
カウンタ８のタイムベースカウント値ＴＢＣをカウント
アップする。続くデータＤ２，Ｄ３についても同様に受
信フトレジスタ２から受信バッファ１に転送・書込がな
されると共にカウント値ＴＢＣをカウントアップする。
データＤ３の受信の最終タイミングでフレームカウンタ
１２はキャリーＦＣとして’１’を出力し、次にラッチ
３４は出力であるＴＢＣ選択信号ＳＥＬＴＢＣを’１’
に、また、ＯＲ回路１７，ＡＮＤ回路１６を介して信号
ＩＮＣ／ＷＲを’１’にそれぞれ設定するので、カウン
ト値ＴＢＣが受信バッファ１に転送されデータＤ３に続
いた番地に書込まれる。すなわち、１メッセージ分のデ
ータ毎にその時点のカウント値ＴＢＣを書込む。
す図２（Ａ）及び制御回路３の細部を示す従来と共通の
図６を参照すると、端子ＲＸＤに立下がりエッジが入力
されるとＣＬＲ信号が発生し、ポインタ４が初期化され
ると共にビットカウンタ３２，フレームカウンタ３３が
動作を開始する。最初の８ビットデータＤ１の受信の最
終タイミングで信号ＩＮＣ／ＷＲが出力され、このデー
タＤ１がシフトレジスタ２から転送され受信バッファ１
のポインタ４の示す番地に書込まれる。またＡＮＤ回路
３６を介して信号ＩＮＣ／ＷＲを出力してタイムベース
カウンタ８のタイムベースカウント値ＴＢＣをカウント
アップする。続くデータＤ２，Ｄ３についても同様に受
信フトレジスタ２から受信バッファ１に転送・書込がな
されると共にカウント値ＴＢＣをカウントアップする。
データＤ３の受信の最終タイミングでフレームカウンタ
１２はキャリーＦＣとして’１’を出力し、次にラッチ
３４は出力であるＴＢＣ選択信号ＳＥＬＴＢＣを’１’
に、また、ＯＲ回路１７，ＡＮＤ回路１６を介して信号
ＩＮＣ／ＷＲを’１’にそれぞれ設定するので、カウン
ト値ＴＢＣが受信バッファ１に転送されデータＤ３に続
いた番地に書込まれる。すなわち、１メッセージ分のデ
ータ毎にその時点のカウント値ＴＢＣを書込む。
【００２２】以上の様に、シリアルデータの受信完了時
のタイミングのタイムベースカウント値ＴＢＣがシリア
ルデータのフレーム単位毎に更新され、この更新したカ
ウント値ＴＢＣを受信データと共に受信バッファ１に書
込むことにより、マイクロコンピュータシステムとの同
期動作速度と無関係に、ＣＰＵはシリアル通信速度に応
じたシリアルデータの受信完了時対応の時間管理データ
を知ることができる。
のタイミングのタイムベースカウント値ＴＢＣがシリア
ルデータのフレーム単位毎に更新され、この更新したカ
ウント値ＴＢＣを受信データと共に受信バッファ１に書
込むことにより、マイクロコンピュータシステムとの同
期動作速度と無関係に、ＣＰＵはシリアル通信速度に応
じたシリアルデータの受信完了時対応の時間管理データ
を知ることができる。
【００２３】ＣＰＵによる受信シリアルデータの処理を
タイムチャートで示す図２（Ｂ）を参照すると、ＣＰＵ
は受信シリアルデータの処理時に現在のタイムベースカ
ウンタ８のタイムベースカウント値ＴＢＣをデータバス
ＤＢを用いて読出し、以前受信した最初のの通信データ
すなわちメッセージＦＭ１対応のタイムベースカウント
値ＴＢＣ’０６’と、次のメッセージＦＭ２の受信後に
再度受信した現在のメッセージＦＭ１Ａ対応のカウント
値ＴＢＣ’０Ｃ’とを比較することにより、これら両受
信シリアルデータの差を検出できるので、受信データの
更新管理が可能となる。
タイムチャートで示す図２（Ｂ）を参照すると、ＣＰＵ
は受信シリアルデータの処理時に現在のタイムベースカ
ウンタ８のタイムベースカウント値ＴＢＣをデータバス
ＤＢを用いて読出し、以前受信した最初のの通信データ
すなわちメッセージＦＭ１対応のタイムベースカウント
値ＴＢＣ’０６’と、次のメッセージＦＭ２の受信後に
再度受信した現在のメッセージＦＭ１Ａ対応のカウント
値ＴＢＣ’０Ｃ’とを比較することにより、これら両受
信シリアルデータの差を検出できるので、受信データの
更新管理が可能となる。
【００２４】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図３を参照すると、この実施の形態の
前述の第１の実施の形態との相違点は、制御回路３の代
りにフレームカウンタ３２の出力のキャリーＦＣが外部
に出力するようにした制御回路３Ａと、マルチプレクサ
７の代りにクロックＣＬＫとキャリーＦＣとをモード信
号Ｍの値により選択的に出力するマルチプレクサ７Ａと
を備えることである。
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図３を参照すると、この実施の形態の
前述の第１の実施の形態との相違点は、制御回路３の代
りにフレームカウンタ３２の出力のキャリーＦＣが外部
に出力するようにした制御回路３Ａと、マルチプレクサ
７の代りにクロックＣＬＫとキャリーＦＣとをモード信
号Ｍの値により選択的に出力するマルチプレクサ７Ａと
を備えることである。
【００２５】図３及び本実施の形態の動作をタイムチャ
ートで示す図４（Ａ）を参照して動作における第１の実
施の形態との相違点について説明すると、モード信号Ｍ
が’１’のときは、タイムベースカウンタ８のカウント
クロック信号としてキャリーＦＣを選択する。シリアル
通信データＤ１，Ｄ２，Ｄ３の受信の最終タイミンング
でフレームカウンタ３２はキャリーＦＣ’１’を出力す
る。このキャリーＦＣの’１’に応答して、タイムベー
スカンタ８のタイムベースカウント値ＴＢＣをカウント
アップすると共に、次のラッチ３３の出力ＳＥＬＴＢＣ
を’１’に、したがって信号ＩＮＣ／ＷＲを’１’とす
るのでタイムベースカウント値ＴＢＣが受信バッファの
データＤ３の続き番地に書込まれる。
ートで示す図４（Ａ）を参照して動作における第１の実
施の形態との相違点について説明すると、モード信号Ｍ
が’１’のときは、タイムベースカウンタ８のカウント
クロック信号としてキャリーＦＣを選択する。シリアル
通信データＤ１，Ｄ２，Ｄ３の受信の最終タイミンング
でフレームカウンタ３２はキャリーＦＣ’１’を出力す
る。このキャリーＦＣの’１’に応答して、タイムベー
スカンタ８のタイムベースカウント値ＴＢＣをカウント
アップすると共に、次のラッチ３３の出力ＳＥＬＴＢＣ
を’１’に、したがって信号ＩＮＣ／ＷＲを’１’とす
るのでタイムベースカウント値ＴＢＣが受信バッファの
データＤ３の続き番地に書込まれる。
【００２６】以上の様にシリアルデータの受信の完了タ
イミングのカウント値ＴＢＣがシリアルデータのメッセ
ージ単位で更新され、その更新されたカウント値ＴＢＣ
を受信データと共に受信バッファに書込むことによりＣ
ＰＵがシリアルデータの受信完了時における通信順序を
知ることができる。
イミングのカウント値ＴＢＣがシリアルデータのメッセ
ージ単位で更新され、その更新されたカウント値ＴＢＣ
を受信データと共に受信バッファに書込むことによりＣ
ＰＵがシリアルデータの受信完了時における通信順序を
知ることができる。
【００２７】ＣＰＵによる受信シリアルデータの処理を
タイムチャートで示す図４（Ｂ）を参照すると、ＣＰＵ
は受信シリアルデータの処理時に現在のタイムベースカ
ウンタ８のタイムベースカウント値ＴＢＣをデータバス
ＤＢを用いて読出し、以前受信した最初のメッセージＦ
Ｍ１対応のタイムベースカウント値ＴＢＣ’０１’と、
次のメッセージＦＭ２の受信後に再度受信したメッセー
ジＦＭ１Ａ対応のタイムベースカウント値ＴＢＣ’０
３’とを比較することにより、これら両受信シリアルデ
ータの差を検出する。この検出結果からＣＰＵは、カウ
ント値ＴＢＣ’０３’対応のメッセージＦＭ１Ａの方が
後で受信されたメッセージであることを判断し、受信バ
ッファ１に格納したメッセージＦＭ１Ａの通信データを
最新データと認識する受信データの優先順位管理を行な
うことが可能となる。
タイムチャートで示す図４（Ｂ）を参照すると、ＣＰＵ
は受信シリアルデータの処理時に現在のタイムベースカ
ウンタ８のタイムベースカウント値ＴＢＣをデータバス
ＤＢを用いて読出し、以前受信した最初のメッセージＦ
Ｍ１対応のタイムベースカウント値ＴＢＣ’０１’と、
次のメッセージＦＭ２の受信後に再度受信したメッセー
ジＦＭ１Ａ対応のタイムベースカウント値ＴＢＣ’０
３’とを比較することにより、これら両受信シリアルデ
ータの差を検出する。この検出結果からＣＰＵは、カウ
ント値ＴＢＣ’０３’対応のメッセージＦＭ１Ａの方が
後で受信されたメッセージであることを判断し、受信バ
ッファ１に格納したメッセージＦＭ１Ａの通信データを
最新データと認識する受信データの優先順位管理を行な
うことが可能となる。
【００２８】
【発明の効果】以上説明したように、本発明のシリアル
データ転送装置は、制御信号の供給に応答してタイムベ
ースクロックと書込制御信号対応の第２のクロックとの
いずれか一方を選択してカウントクロックとしてタイム
ベースカウンタに供給する選択回路を備えているので、
上記タイムベースカウンタがシステムと同期して動作し
たときにカウント可能な時間範囲を超過してしまう低速
度のシリアル通信に対しても、カウンタ回路を増大させ
たりソフトウエアなどのオーバーヘッドを持たせること
なく通信データの更新管理及び通信データの優先順位管
理を行なうことを可能とするという効果がある。
データ転送装置は、制御信号の供給に応答してタイムベ
ースクロックと書込制御信号対応の第２のクロックとの
いずれか一方を選択してカウントクロックとしてタイム
ベースカウンタに供給する選択回路を備えているので、
上記タイムベースカウンタがシステムと同期して動作し
たときにカウント可能な時間範囲を超過してしまう低速
度のシリアル通信に対しても、カウンタ回路を増大させ
たりソフトウエアなどのオーバーヘッドを持たせること
なく通信データの更新管理及び通信データの優先順位管
理を行なうことを可能とするという効果がある。
【００２９】さらに、従来のリアルタイムの通信データ
時間管理の実行手段をイベント管理から切替えて使用す
ることにより、従来と同一の通信データ管理も行なうこ
とができるという効果を有する。
時間管理の実行手段をイベント管理から切替えて使用す
ることにより、従来と同一の通信データ管理も行なうこ
とができるという効果を有する。
【図１】本発明のシリアルデータ転送装置の第１の実施
の形態を示すブロック図である。
の形態を示すブロック図である。
【図２】本実施の形態のシリアルデータ転送装置におけ
る動作の一例を示すタイムチャートである。
る動作の一例を示すタイムチャートである。
【図３】本発明のシリアルデータ転送装置の第２の実施
の形態を示すブロック図である。
の形態を示すブロック図である。
【図４】本実施の形態のシリアルデータ転送装置におけ
る動作の一例を示すタイムチャートである。
る動作の一例を示すタイムチャートである。
【図５】従来のシリアルデータ転送装置の一例を示すブ
ロック図である。
ロック図である。
【図６】図５の制御部の構成を示すブロック図である。
【図７】従来のシリアルデータ転送装置における動作の
一例を示すタイムチャートである。
一例を示すタイムチャートである。
１ 受信バッファ ２ シフトレジスタ ３，３Ａ 制御回路 ４ ポインタ ５ 入力バッファ ６，７，９，７Ａ マルチプレクサ ８ タイムベースカウンタ
Claims (4)
- 【請求項１】 １つの通信が所定のビット数の所定数の
フレームから成る通信データを記憶する記憶手段と、前
記通信データをシフトして前記記憶手段に入力するシフ
トレジスタと、カウントクロックの供給に応答してカウ
ント値をアップカウントしてタイムベースカウント値を
出力するタイムベースカウンタと、前記通信データを予
め定められた手順にしたがって通信するよう制御する制
御手段とを備え、前記通信データを前記手順にしたがっ
てビット毎に通信するシリアルデータ転送装置におい
て、 前記制御手段が、前記通信の終了毎に前記タイムベース
カウント値を前記記憶手段の前記通信データ対応の記憶
領域に書込むよう制御する書込制御信号を発生する書込
制御信号発生手段を備え、 制御信号の供給に応答してタイムベースの基準となる第
１のクロックと前記書込制御信号対応の第２のクロック
とのいずれか一方を選択して前記カウントクロックとし
て前記タイムベースカウンタに供給する選択回路を備え
ることを特徴とするシリアルデータ転送装置。 - 【請求項２】 前記書込制御信号発生手段が、前記シリ
アルデータの各々のビットをカウントし前記フレーム単
位を成す所定のビット数毎にフレーム信号を発生するビ
ットカウンタと、 前記フレーム信号の数が前記所定数に達したとき通信終
了信号を発生するフレームカウンタと、 前記通信終了信号の供給に応答して前記書込制御信号を
発生するラッチ回路とを備えることを特徴とする請求項
１記載のシリアルデータ転送装置。 - 【請求項３】 前記制御信号が前記タイムベースカウン
タをタイムベースの計数とイベントの計数とに切替るモ
ード切替信号であり、 前記第２のクロックが前記フレーム信号であることを特
徴とする請求項１及び２記載のシリアルデータ転送装
置。 - 【請求項４】 前記制御信号が前記タイムベースカウン
タをタイムベースの計数とイベントの計数とに切替るモ
ード切替信号であり、 前記第２のクロックが前記通信終了信号であることを特
徴とする請求項１及び２記載のシリアルデータ転送装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7341642A JP2776785B2 (ja) | 1995-12-27 | 1995-12-27 | シリアルデータ転送装置 |
| EP96120847A EP0782082A3 (en) | 1995-12-27 | 1996-12-23 | Serial data transfer apparatus |
| US08/777,290 US5802595A (en) | 1995-12-27 | 1996-12-27 | Serial data transfer apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7341642A JP2776785B2 (ja) | 1995-12-27 | 1995-12-27 | シリアルデータ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09179803A true JPH09179803A (ja) | 1997-07-11 |
| JP2776785B2 JP2776785B2 (ja) | 1998-07-16 |
Family
ID=18347678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7341642A Expired - Lifetime JP2776785B2 (ja) | 1995-12-27 | 1995-12-27 | シリアルデータ転送装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5802595A (ja) |
| EP (1) | EP0782082A3 (ja) |
| JP (1) | JP2776785B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002247141A (ja) * | 2001-02-21 | 2002-08-30 | Aisin Seiki Co Ltd | シリアル通信装置 |
| DE60218530T2 (de) * | 2001-12-11 | 2007-11-15 | Koninklijke Philips Electronics N.V. | System mit getakteter schnittstelle |
| US20260089039A1 (en) * | 2024-09-25 | 2026-03-26 | Infineon Technologies Ag | Flexible adaptations of short pulse width modulation (pwm) code (spc) communication |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4375676A (en) * | 1979-12-26 | 1983-03-01 | Varian Associates, Inc. | Feedback FIFO for cyclic data acquisition and instrument control |
| US4347582A (en) * | 1980-04-23 | 1982-08-31 | Siemens Corporation | Central timer unit for buffering control data in a telecommunications system |
| JPS59180871A (ja) * | 1983-03-31 | 1984-10-15 | Fujitsu Ltd | 半導体メモリ装置 |
| US4952367A (en) * | 1988-08-19 | 1990-08-28 | Motorola, Inc. | Timer channel for use in a multiple channel timer system |
| GB9012436D0 (en) * | 1990-06-04 | 1990-07-25 | Plessey Telecomm | Sdh rejustification |
| US5530901A (en) * | 1991-11-28 | 1996-06-25 | Ricoh Company, Ltd. | Data Transmission processing system having DMA channels running cyclically to execute data transmission from host to memory and from memory to processing unit successively |
| JPH05265943A (ja) * | 1992-03-17 | 1993-10-15 | Nec Corp | シリアルデータ転送装置 |
| JP2679540B2 (ja) * | 1992-07-15 | 1997-11-19 | ヤマハ株式会社 | メモリ制御装置 |
| US5644787A (en) * | 1993-08-03 | 1997-07-01 | Seiko Epson Corporation | Apparatus for controlling data transfer between external interfaces through buffer memory using table data having transfer start address transfer count and unit selection parameter |
-
1995
- 1995-12-27 JP JP7341642A patent/JP2776785B2/ja not_active Expired - Lifetime
-
1996
- 1996-12-23 EP EP96120847A patent/EP0782082A3/en not_active Withdrawn
- 1996-12-27 US US08/777,290 patent/US5802595A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0782082A2 (en) | 1997-07-02 |
| EP0782082A3 (en) | 1999-06-09 |
| JP2776785B2 (ja) | 1998-07-16 |
| US5802595A (en) | 1998-09-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980407 |