JPH02276333A - 同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は同期回路に関し、特に、ディジタルデータ伝送
Ｋｊ？ける同期回路に関する。

〔従来の技術〕

ディジタルデータ伝送ｆｓ？いては送受信間のデータ同
期を確保する九めに種種のバタン形式の同期ビットが付
与されている。

従来、この種の回路構成は第２図のようＫＺっていた。

第２図において、入力端子１は同期ビット検出回路１６
の第１の入力■に接続されるとともＫｒビット遅延回路
２０入力に接続される。ｒビット遅延回路２の出力は同
期ビット検出回路１６の第２の入力■に接続されるとと
もにｒビット遅延回路３０入力に接続される。ｒビット
遅延回路３の出力は同期ビット検出回路１６の第３の入
力■に接続されるとともにｒビット遅延回路４０入力に
接続される。ｒビット遅延回路４の出力は同期ビット検
出回路１６の第４の入力■に接続される。後述する同期
ビット検出回路１６の出力する一致信号１５は判定回路
１８に供給され、また判定回路１８にはパルス生成回路
１４の出力１７も供給され、パルス生成回路１４の入力
としては判定回路１８の出力が接続される構成となって
いる。

第２図の入力端子１には、第３図に示すように、ｒビッ
トごとに同期ビットａｌ　（ｉ＝１〜４）が現われ、４
ｒビツト周期でａｌ　ｌ　ａ２　ｔ　ａｓ　、ａ４の繰
返しからなる同期ビットを有するデータフレームｆのデ
ータ列が入力される。

同期ビット検出回路１６の第１．２．３．４の入力■、
■、■、■にはそれぞれ、第４図の（ω。

（ｂ）　、　（ｃ）　、　（ｄ）の並列データ列が現わ
れる。

第４図のｊで示す状態がデータ配列上の正しいシーケン
スを示す同期ビット列ａｌ〜ａ４　の順番を示す相であ
り、このｊで示す相の同期ビット順で入力されるときに
同期ビット検出回路１６から（→に示す一致信号１５の
パルスが出力される。ま之、第４図のに、ｊ、ｍで示す
同期ビット出現順はデータ配列上のランダムな相であり
、一致信号１５は出力されない。

パルス生成回路１４は４ｒビツト周期のカウンタとして
構成され、判定回路１８を介して入力に加えられるパル
ス信号によって初期値設定され、４ｒビツトごとにパル
スを出力１７として判定回路１８に出力する。

判定回路１８は、同期ビット検出回路１６の出力する一
致信号１５と、パルス生成回ｌＮ５１４の出力１７号と
を比較し、一定期間以上、両人力信号のパルス位置が一
致している場合には同期状態を保持しているとみなして
初期値設定信号は出力せず、一定期間以上両人力信号の
パルス位置が不一致である場合には同期外れ状態とみな
して初期値設定信号を出力する。

〔発明が解決しようとする課題〕

上述した従来の同期回路は、同期外れ状態から、同期ビ
ット検出回路が同期ビットを見つけるのに要する時間は
、＠４図に見る如く、ｔ＝ＴＩの直後から始まったよう
な場合には、少くとも４ｒビツト分、−船釣には（ｎ＋
１）ｒビット、（ｎは遅延回路の数）分必要となり、こ
のため同期捕捉に長時間を要するという欠点がある。

本発明の目的は上述した欠点を除去し、同期捕捉に要す
る時間を著しく削減しつる同期回路を提供することにあ
る。

〔課題を解決するための手段〕

本発明の同期回路は、データフレームごとに同期ビット
を付与した同期ビットパタン付与形式で入力する直列デ
ータを同期ビットごとにフレームシフトした並列データ
に展開する複数の遅延回路と、前記遅延回路による並列
データをアドレス入力とし前記アドレス入力における同
期ビットパタンかデータ配列上のランダムな相で入力さ
れたときには最初に検出した同期ビットのタイミングで
ロードパルスと検出した同期ビットの位相に対応した大
きさのロード値とを出力しかつ前記同期ビットパターン
がデータ配列上の正しい相で入力されたときには同期パ
ルスを出力するＲＯＭと、前記ロードパルスを受けると
前記ロード値に一旦リセットしてからカウントを再開す
るカウンタを備え前記正しい相の同期ビットパターン入
力のタイミングでその位相情報を示すパルスを出力する
パルス生成回路と、前記ＲＯＭの出力する同期パルスと
パルス生成回路の出力する位相情報との比較を行ない両
者が合致すれば同期状態にあり合致しないときには非同
期状態にあるとの判定を下す判定回路と、前記判定回路
が同期状態の判定を下したときには前記ＲＯＭから出力
するロードパルスが前記パルス生成回路に供給されるこ
とを禁止し非同期状態の判定を下したときのみロードパ
ルスを前記パルス生成回路に供給するロードパルス禁止
回路とを備えて構成される。

〔実施例〕

次に１図面を参照して本発明を説明する。

第１図は本発明の同期回路の一実施例の構成図である。

第１図に示す実施例の同期回路は、データフレームとと
に同期ビットを付与した同期ビットパタン付与形式で入
力する直列データを同期ビットごとにフレームシフトし
た並列データに展開する３個の遅延回路２．３．４と、
遅延回路２゜３．４による並列データをアドレス入力と
しこのアドレス入力における同期ビットパタンかデータ
配列上のランダムな相で入力されたときには最初に検出
した同期ビットのタイミングでロードパルスと検出した
同期ビットの位相に対応したロード値とを出力しかつ同
期ビットパターンがデータ配列上の正しい相で入力され
たときには同期パルスを出力するＲＯＭ５と、ロードパ
ルスを受けるとロード値に一旦リセットしたのちカウン
トを再開するカウンタを備え正しい相の同期ビットハタ
ーン入力のタイミングでその位相情報を示すパルスを出
力するパルス生成回路６と、ＲＯＭ５の出力する同期パ
ルスとパルス生成回路６の出力する位相情報との比較を
行ない両者が合致すれば同期状態にあり合致しないとき
には非同期状態にあるとの判定を下す判定回路８と、判
定回路８が同期状態の判定を下したときにはＲＯＭ５か
ら出力するロードパルスがパルス生成回路６に供給され
ることを禁止し非同期状態の判定を下したときのみロー
ドパルスをパルス生成回路６に供給するロードパルス禁
止回路８を備えて成る。

次に、本実施例の動作について説明する。

入力端子ｌはＲＯＭ５の第１アドレス入力■に接続され
るとともにｒビット遅延回路２０入力に接続される。ｒ
ビット遅延回路２の出力はＲＯＭの第２アドレス人力■
に接続されるとともにｒビット遅延回路３０入力に接続
される。ｒビット遅延回路３の出力はＲＯＭ５の第３の
アドレス人力３に接続されるとともにｒビット遅延回路
４の入力に接続される。ｒビット遅延回路４の出力はＲ
ＯＭ５第４アドレス入力４に接続される。

ＲＯＭ５の第１の出力は、１″Ｏ・−ニド：値９として
パルス生成回路６に入力される。ＲＯＭ５の第２の出力
はロードパルス禁止回路７を通してロードパルス１０と
してパルス生成回路６１Ｃ入力される。

また、ＲＯＭ５の第３の出力は同期パルス１１として判
定回路８に入力されてパルス生成回路６から判定回路８
に入力されたパルス生成回路位相情報１３と比較され、
ロードパルス禁止回路制御情報１２としてロードパルス
禁止回路７に提供され、その動作が制御される。

第１図の回路構成において、同期ビットパターンが正し
い相に保持されてＲＯＭ５から同期パルス１１が出力さ
れているとき、判定回路８は、パルス生成回路６から出
力するパルス生成回路位相情報１３とＲＯＭ５から出力
する同期パルス１１とを比較して両者の位相が一致して
いるときは同期状態１ｃありと判定し、判定回路８から
はロードパルス禁止回路制御情報１２がロードパルス禁
止回路１０に供給され、ＲＯＭ５からパルス生成回路６
に対するロードパルスの供給を停止させ、この場合、パ
ルス生成回路６は直前のロードパルス１０とロード値９
によってリセットされたのち再開したカウント動作で４
ｒビツトの周期ごとのパルスを出力する動作を行なって
いる。この出力パルスがパルス生成回路位相情報１３で
あり、同期保持が行なわれている限り同期パルス１１と
位相が一致し、この状態が同期保持状態でロードパルス
１０のパルス生成回路に対する供給は停止されたままと
なっている。

なお、ＲＯＭ５から出力する同期パルス１１は、第４図
のｊの順番で同期ビットがデータ配列上の正しい相で供
給されている場合に出力する（ｅ）一致信号１５１Ｃ対
応するものである。

さて、同期保持状態が崩れて判定回路８の判定が非同期
状態を示すとき、ロードパルス禁止回路制御情報１２は
出力されず、従って、ＲＯＭ５からパルス生成回路６に
対するロードパルス１０の供給を可能としてパルス生成
回路６はロードパルス１０とロード値９を受け、−旦リ
セットされたのちロード値９で指定されるカウント値か
ら再びカウントを開始する。この場合、ロード値９は、
ロードパルス１０が発生した同期ビットの位相によって
異り、第４図のｊ、に、１９ｍのいずれの同期ビットの
タイミングで得られたかく対応して正しい同期パルス検
出までの時間が同一となるように設定される。

たとえば、第４図で各データフレームが１０ビツト構成
であるとすれば、ｊのタイミングに対してｋのタイミン
グの場合は１０ビット良く設定するようにし、リセット
後の同期捕捉までのカウント時間を同期ビットの位置に
かかわらず一定とする。

この場合、同期外れ状態から始まって同期位置を見つけ
るまでの時間は第４図のｔ＝Ｔ、の直後から始まった場
合を例とすればｒビット分の時間でよくこれは従来の技
術に比し一！−に短縮されることとなる。

〔発明の効果〕

以上説明したように本発明は、ディジタルデータの送受
信を行なう場合のデータ同期を確保する同期回路におい
て、直列入力データを並列展開した各並列データに含ま
れる同期ビット検出の位相に対応した値のロード値にリ
セットしてデータ配列上止しい同期ビットの状態を捕捉
することにより、同期外れの状態から同期位置を捕捉す
るまでの時間を著しく短縮できるという効果がある。

【図面の簡単な説明】

第１図は本発明の同期回路の一実施例の構成図、第２図
は従来の同期回路の構成図、第３図は直列データの一例
を示すデータ構成図、第４図は第３図の直列データを並
列展開した並列データのタイムチャートである。 １・・・・・・入力端子、２，３．４・・・・・・ｒビ
ット遅延回路、５・・・・・・ＲＯＭ、６・・・・・・
パルス生成回路、７・・・・・・ロードパルス禁止回路
、８・・・・・・判定回路、９・・・・・ロードＭ、１
０・・・・・・ロードパルス、１１・・・・・・同期パ
ルス、１２・・・・・・ロードパルス禁止回路′制御情
報、１３・・・・・・パルス生成回路位相情報、１４・
・・・・・パルス生成回路、１５・・・・・・一致信号
、１６・・・・・・同期ビット検出回路。 代理人　弁理士　　　内　原　　　晋 メ７ボ刀 蘂４図

Claims (1)

【特許請求の範囲】
1. データフレームごとに同期ビットを付与した同期ビット
   パタン付与形式で入力する直列データを同期ビットごと
   にフレームシフトした並列データに展開する複数の遅延
   回路と、前記遅延回路による並列データをアドレス入力
   とし前記アドレス入力における同期ビットパタンがデー
   タ配列上のランダムな相で入力されたときには最初に検
   出した同期ビットのタイミングでロードパルスと検出し
   た同期ビットの位相に対応した大きさのロード値とを出
   力しかつ前記同期ビットパターンがデータ配列上の正し
   い相で入力されたときには同期パルスを出力するＲＯＭ
   と、前記ロードパルスを受けると前記ロード値に一旦リ
   セットしてからカウントを再開するカウンタを備え前記
   正しい相の同期ビットパターン入力のタイミングでその
   位相情報を示すパルスを出力するパルス生成回路と、前
   記ＲＯＭの出力する同期パルスとパルス生成回路の出力
   する位相情報との比較を行ない両者が合致すれば同期状
   態にあり合致しないときには非同期状態にあるとの判定
   を下す判定回路と、前記判定回路が同期状態の判定を下
   したときには前記ＲＯＭから出力するロードパルスが前
   記パルス生成回路に供給されることを禁止し非同期状態
   の判定を下したときのみロードパルスを前記パルス生成
   回路に供給するロードパルス禁止回路とを備えて成るこ
   とを特徴とする同期回路。