JPS6238953A - 部分書込みアクセスを圧縮する主記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 部分書込みアクセス機能を有する主記憶装置において、
先行する部分書込みアクセスによりアクセスされるメモ
リブロックと、後続する部分書込みアクセスのメモリブ
ロックとが一致しており。

上記先行アクセスのメモリデータの読出し中であれば、
後続アクセスを先行アクセスに重ね合わせることにより
５部分書込みアクセスの圧縮が行われるようにし、メモ
リアクセスに関するシステムのスループットを向上させ
ている。

〔産業上の利用分野〕

本発明は計算機システムにおける主記憶装置。

特に主記憶装置内において、同じメモリブロソクに対す
る部分書込みアクセスを重ね合わせ、スループットを向
」ニさせた部分書込みアクセスを圧縮する上記４．１装
置に関するものである。

〔従来の技術と問題点〕

最近の計算機システムでは、そのシステムに含まれる周
辺装置数が増加する一方であり、各入出力のデータ転送
速度も、高速になってきている。

そのため、上記４．０装置周りのスループットが問題に
なってきている。

一般に、上記１０装置の記憶部に対するアクセスには２
次の３種類のものがある。読出しアクセス。

全書込みアクセス、部分書込みアクセスである。

全書込めアクセスは、記ｆａ部が一度に処理するデータ
単位１例えば８ハイドのデータ全部を書き換えるのに対
し５部分書込みアクセスは、その単位の一部分のみを書
き換える。読出しアクセス、全書込みアクセスが、主記
憶装置に要求されたとき。

記１９部に対するアクセスは、１メモリサイクルでよい
。しかし２部分書込みアクセスの場合、データの読出し
と書込みとが必要となるため、２メモリサイクル必要と
なる。それ故、主記憶装置に対するアクセスのスループ
ット向上を図ろうとすると１部分書込みアクセスが大き
なネックとなる。

従来２部分書込みアクセスによるメモリ使用時間を減少
させるため、記↑ａ部に送出する書込みアクセスを溜め
ておく、いわゆるストアバソファにおいて１部分書込み
アクセスを重ねて、なるべく部分書込みアクセスを主記
憶装置へ送出しないようにしていた。しかし、処理装置
により、高速性が要求されるようになると、ストアバッ
ファにおいて重ねる制御は困難になってきている。

ｃ問題点を解決するための手段〕 本発明は上記問題点の解決を図り、主起↑ａ装置におい
て１部分書込みアクセスの書込みデータを重ね合わせ１
部分書込みアクセスによるメモリ使用時間を減少させる
手段を提供する。

第１図は本発明の原理ブロック図を示す。

第１図において、１０は主記憶装置、１１は制御計レジ
スタ、１２はストアデータレジスタ、１３はアドレスレ
ジスタ、１４は部分書込みアクセスによりデータ読出し
中であるメモリブロックのアドレスをパイプラインの各
ステージに対応して保持する続出し中バンクア「ルス保
持回路、１５は部分書込みアクセスについて先行アクセ
スのメモリブロックとｉ＆　ｋアクセスのメモリブロッ
クとが一致するか否かを判定する圧縮可否判定回路、１
６は先行する部分書込みアクセスの書込みデータと後続
する部分書込みアクセスの書込みデータとを重ね合わせ
るマージ回路、１７および１８はエラー検出・訂正用の
チェックビットを生成するチェックビット生成回路、１
９は各々独立して動作可能なメモリブロック、２０はメ
モリブロック内アドレスレジスク、２１はデータを記憶
する記憶部、２２はデータが読み出されるリードデータ
レジスタ、２３１才書込みデータが設定されるライトデ
ータレジスフ、２４はデータに付されるチェックビット
によりエラー検出・エラー訂正を行うエラー検出訂正回
路、２５はフェッチデータレジスタを表す。

制御レジスタ１１には、リクエスｉ−要求やリクエスト
種別情報が格納される。また、メモリブロック１９のア
ドレスを示すバンクアドレスが設定される。記憶部２１
からのデータ読出しには、所定の時間がかかるため、制
御レジスタ１１の制御情報は、パイプラインにより、順
次シフトされて。

読出し中パンクアドレス保持回路１４に送り込まれる。

また、ストアデータレジスタ１２に設定された書込みデ
ータも、パイプラインにより順次シフトされて処理され
る。

圧縮可否判定回路１５は、制御レジスタ１１に新たな部
分書込みアクセス要求が設定されると。

同しメモリブロックに対する先行する部分書込みアクセ
スがないかどうが調べる。もし、先行アクセスがデータ
読出し中であれば、マージ回路１６にマージを指示する
信号を送出し、マージ回路１６は、この信号により、先
行アクセスの書込みデータに、後続アクセスの書込みデ
ータを重ね合わせる。そして、後続する部分書込みアク
セスを消去させる。

部分書込みアクセスの書込みデータは、最終的にば、リ
ードデータレジスタ２２を介して、記４０部２１から読
め出されたデータとマージされ、ライトデータレジスタ
２３を介して記憶部２１に書き込まれるが、連続する同
一メモリブロック１９に対する複数の部分書込みアクセ
スは、圧縮されて、一度の読出しおよび一度の書込みで
処理されることになる。

〔作用〕

本発明は１部分書込みアクセスについて、記↑ａ部２１
０元データと１部分書込みのデータとをマージするにあ
たって１主記憶装置１０に部分書込みアクセス要求があ
ってから、記↑ａ部２１０元データを読み出すまでに所
定の時間がかかることに着目して、この時間内において
、同一のメモリブロック１９に対する部分書込みアクセ
スが、複数回あったときに、それらの部分書込みデータ
を記憶部２１への書込み前にマージして９書込みデータ
を１つに圧縮するようにしている。従って、先行する部
分書込みアクセスによる実際の記１ａ部２１へのデータ
設定時に１後続する部分書込みアクセスについての書込
み処理もなされることになる。

なお、同一メモリブロック１９内における部分書込みア
クセスのアドレスは２例えば主記憶制御装置において、
同しアドレスのものだけが、主記憶装置１０に対し要求
が発せられるように、ビジー制御がなされる。

〔実施例〕

第２図は本発明が関連する計算機システムの概要図、第
３図は本発明の一実施例ブロック図、第４図はパイプラ
インＰＸ部の詳細回路図、第５図は本発明に関連して用
いられる主記憶制御装置の例、第６図は本発明の他の一
実施例ブロック図を示す。

第２図において、１ｏ−ｏおよび１０−１は本発明が適
用される主記憶装置であり、少なくとも。

読出しアクセス、全書込みアクセスおよび部分書込みア
クセスの３種類のアクセスが可能になっているものであ
る。３０は主記憶制御装置（ＭＣＵ）であり、主記憶装
置に対するアクセス制御を行う装置である。３１−０な
いし３１−２は例えば中央処理装置やチャネルプロセッ
サ等の主起ｊｌ装置に対するアクセスを発生ずる装置で
ある。

第３図に示ず主起ｔａ装置１０において、第１図と同符
号のものは、第１図図示のものに対応する。

部分書込みアクセスにおけるデータ読出し中の時間制御
のために、特にＯＰコードや読出し中バンクアドレスを
保持する回路１４−１　１４−２゜・・・はパイプライ
ン化され５多段に構成されている。

第１図図示圧縮可否判定回路１５についても、第３図に
おいて１判定回路１５−１．１５−２．・・・と示すよ
うに多段に構成される。また、書込みデータＳＴＤをマ
ージするための回路１６−１．１６−２．・・・が設け
られる。

４０は部分書込み制御回路であり、マージ回路４１およ
びセレクタ４２に対する制御信号を出力し１部分書込み
を制御する。

まず、同一メモリブロック１９に対する部分書込みアク
セスが単独にあった場合について説明する。その動作は
従来の主記憶装置とほぼ同様であると考えてよい。なお
、従来の主起４ａ装置の場合。

第３図に示す判定回□路１５−１．１５−２．・・・お
よびマージ回路１６−１．１６−２．・・・等は存在し
ない。

部分書込みアクセスが、主記憶装置１０へ送られると、
そのリクエスト種別ＯＰ等が制御レジスタ１１に設定さ
れ、書込みデータ５Ｔｒ）がストアデータレジスタ１２
に設定され、アドレスＭＤＩＩＲＥＳＳ情報がアドレス
レジスタ１３に設定される。メモリブロック１９を示す
ハンクアトルスは、制御レジスタ１１へ送られる。アド
レスは、その内容により、該当するメモリブロック１９
のレジスタ２０へ送られ、書込みデータは、ストアデー
タレジスタ１２からＰ＋　　５ＴＤＲ，Ｐ２５ＴＤＲ，
・・・ＰＸＳＴＤＲと順次シフトされる。

制御レジスタ１１により、該当するメモリブロック１９
にデータ読出し要求信号が送られ、所定の時間経過後に
、リードデータレジスタ２２に読出しデータが用意され
る。読出しデータは、そのチェックビットにより、エラ
ー検出訂正回路２４によって、エラーチェックがなされ
、エラーがあれば、エラー訂正される。その後、マージ
回路４１によって、書込みデータとマージされる。即ち
。

マージ回路４１は、書込みデータと共に送られてくるバ
イトマーク信号（ＢＭ）により、ＢＭ＝１のバイトは書
込みデータを、ＢＭ＝０のバイトは読出しデータを選択
する。マージされたデータから、チェックビット生成回
路１８によって新たなチェックビットが作成され、チェ
ックビットが付されたデータは５部分書込み制御回路４
０からの書込み信号によって、セレクタ４２を介してラ
イトデータレジスタ２３に設定され、記憶部２１に書き
込まれる。

部分書込みアクセスにおけるデータ読出し中に。

連続して同一メモリブロック１９に対する部分書込みア
クセスがあると、従来の場合、先行するアクセスの書込
みが反映される前に、後続アクセスに関するデータ読出
しが行われ、データに矛盾が生じることになる。従って
、その排他制御を主記憶制御装置側で行うようにされて
いる。

本発明の場合、同一メモリブロック１９に対する部分書
込みアクセスは、連続して受は入れることができるよう
になっており、しかも、記憶部２１に対する書込みは、
１回で済むようになっている。即ち１部分書込みアクセ
スの要求が、制御レジスタ１１に設定されると１判定回
路１５−１゜１５−２．　・・・は、バンクアドレスの
比較と、リクエスト種別の比較等を行い、それぞれ同一
メモリブロック１９に対する部分書込みアクセスが先行
して存在するか否かを判定する。もし、存在すれば、対
応するマージ回路１６−１．１６−２．・・・によって
、その書込みデータと、新たな書込みデータとをマージ
し、後続する部分書込みアクセスを消去する。これによ
り１部分書込みアクセスが。

先行するものに圧縮されることになる。

第４図はパイプラインの１単位であるＰＸ部の回路例で
ある。ｐｘ　ＣＮＴのレジスタ１４Ｘには。

アクセス要求の有効／無効を示すバリッドビットＶ２例
えば４ビツトにエンコードしたバンクアドレスＢＡＤＯ
〜４．リクエスト種別を示すＯＰコードが設定される。

ＯＰコードにおいて、ＦＳＴは全書込みアクセス、ＰＳ
Ｔは部分書込みアクセス、ＦＣＨは読出しアクセスの要
求を示す。

判定回路１５ｘは、比較回路５１とアンド回路５２とか
らなる。比較回路５１は、当該ＰＸ部の保持するバンク
アドレスと、新たなアクセス要求であるＰ０部のバンク
アドレスとを比較する。これが一致し、かつバリッドビ
ットＶが有効で、どちらのアクセスも部分書込みアクセ
スＰＳＴである場合に、アンド回路５２からマージ指示
信号が出力される。

マージ部５３は１例えば処理単位が８ハイドであるとき
、各バイトに対応して８個用意される。

マージを処理する選択部５６は、アンド回路５７および
５８からなる。判定回路１５ｘにおけるアンド回路５２
の出力が“１”であり、かつＰ。５ＴＤＲ（制御レジス
タ１１）のバイトマークＢＭが１″であると、アンド回
路５４の出力により。

選択部５６は、Ｐ、５ＴＤＲの書込みデータを選択して
１次段のレジスタ５９　（Ｐゎ、５ＴＤＲ）へ送出する
。そうでない場合には、レジスタ５５（ＰＸ　５ＴＤＲ
）のバイトデータＢＹＴＥＯをレジスタ５９へ送る。

バイトマークＢＭを記憶するレジスタ６０の内容は、オ
ア回路６１を経て１次段のレジスタ６２へ送られる。

マージ部５３によってマージがなされると、後続する部
分書込みアクセスに関するＰ。ＣＮＴの制御データは、
バリッドビット■が“０”にされて、Ｐ、ＣＮＴヘシフ
トされる。従って、後続する新たな部分書込みアクセス
は無効化され、消去されたことになる。このマージによ
って、先行する部分書込みアクセスの書込みデータと、
後続する部分書込みアクセスの書込みデータとが、同時
に記憶部２１へ設定される。

第５図は本発明に関連して用いられる主記憶制御装置の
例を示す。

ＰＯ，ＰＩ、Ｐ２は、各々第２図図示アクセス発生装置
３０−０．３０−１．３０−２からのアクセスを受は取
るレジスタである。レジスタＰＯ１Ｐ１中のＯＰは、オ
ペレーション（ＯＰ）コードを表している。Ｓｏ、Ｓｌ
は１部分書込みアクセスが主記憶装置へ送出されたとき
、そのアクセスのアドレス情報を保持するレジスタであ
り、Ｌｌ。

Ｉ７２．・・・Ｌｘは主記憶装置からの読出しデータ。

エラー等を処理するためのパイプラインの各ステージを
表し、ＭＲは選択回路で選ばれたアクセスを主記憶装置
へ送出するインタフェースレジスタを表す。

７０．７１は比較回路、７２は優先順位回路。

７３は主記憶バンクビジー制御回路、７４はアクセス選
択回路、７５はリセット論理回路を表す。

例えば、ＰＯに部分書込みアクセス（ＡＯＯ）が設定さ
れると、優先順位回路７２にその各情報が入力される。

ここで、動作はレジスタＳＯのＶが“０”の場合と、■
が“１°′の場合とで２種類に分かれる。

下の通りである。上記アクセスＡＯＯのアドレスと、レ
ジスタＳＯに保持されているアドレスとが。

比較回路７０によって比較されるが、Ｖ−Ｏであるため
、比較回路７０の出力は“０″である。この場合１通常
の優先順位論理でアクセスが選択される。即ち、主記憶
バンクビジーの状態に従って。

許されたアクセスの間の優先順位が高いものが選択され
、主記憶装置へ送られる。このとき、レジスタＳＯヘア
ドレスが設定され、■−１とされる。

また、その主記憶のバンクがビジーと設定される。

Ｖ＝１の場合における部分書込みアクセスは。

次のように処理される。比較回路７０の比較結果が“１
”の場合、主記憶バンクビジーの状態によらずに、この
アクセスは優先順位に参加できる。

なお、このとき、対応する主記憶バンクはビジー状態で
ある。このアクセスが、アクセス選択回路７４により選
ばれれば、主記憶装置へアクセスが送られる。レジスタ
ＳＯ１主記憶バンクビジー状態はセントの必要はない。

比較回路７０の比較結果が０″の場合は、■−０と同様
の扱いとなる。

レジスタＳＯの■は、パイプラインのステージＩ、Ｘの
情報により、リセットされる。

以上のように、主記憶制御装置３０は１部分書込みアク
セスについて、現在すでに処理中である部分書込みアク
セスがあって、そのアドレスがバンクアドレスを含めて
一致する場合にば９連続的に後続する部分書込みアクセ
スを主記憶装置へ伝える。

なお、レジスタＳＯを複数個備えるようにしてもよく、
またパイプラインの各ステージをレジスタＳＯと同様の
目的に使用することにより、同じアドレスの部分書込み
アクセスが、ビジー待ち状態に入ることなく、主記憶装
置に伝達されるようにしてもよい。

第６図は本発明に関する主記憶装置の他の一実施例ブロ
ック図である。

第６図において、第５図と同符号のものは、第５図のも
のに対応し、８０はライトデータ保持回路、８１はライ
トデータ読出し回路を表す。

第６図に示す実施例の場合にも、制御レジスタ１１の内
容、即ち、バンクアドレスやＯＰコードの情報等を保持
するレジスタ１４−１．１４−２゜・・・が、パイプラ
インの各ステージに設けられ、これに対応して２判定回
路１５−１．１５−２．・・・等が設けられる。本実施
例の場合、第３図に示すマージ回路１６−１．１６−２
．・・・等は１つにまとめられ１回路規模の縮小化が図
られている。

判定回路１５−１．１５−２．・・・のいずれかが。

部分書込みアクセスの圧縮が可能であると判定すると、
該当するメモリブロック１９に設けられているライトデ
ータ続出し回路８１に対し、ライトデータ保持回路８０
が保持する書込みデータの読出し信号が出力され、その
書込みデータがマージ回路１６へ供給される。

マージ回路１６は、単独の部分書込みアクセス要求の場
合には、ライトデータ保持回路８０が保持する書込みデ
ータと、リードデータレジスタ２２を介して読み出され
たデータとを、バイトマークに従ってマージする。一方
、先行する部分書込みアクセスと後続する部分書込みア
クセスとが重複して存在する場合には、ストアデータレ
ジスタ１２に設定された後続アクセスの書込みデータ５
Ｔｒ）と、ライトデータ保持回路８０が保持する先行ア
クセスのデータとをマージする。

第６図図示実施例の場合、第３図に示す実施例に比較し
て、マージに関する回路部分が少なくて済む利点がある
が、各メモリブロック１９の入出力ピンが増加する。

〔発明の効果〕

以上説明したように２本発明によれば、主記憶装置にお
いて、同じメモリブロックに対する複数の部分書込みア
クセスが重ねられるので、特に主記憶装置における処理
負担が大きい部分書込みアクセスのメモリ使用時間を減
少させることができ。

システムのスループットを向上させることができるよう
になる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図１第２図は本発明が関
連する計算機システムの概要図、第３図は本発明の一実
施例ブロック図、第４図はパイプラインＰＸ部の詳細回
路図、第５図は本発明に関連して用いられる主記憶制御
装置の例、第６図は本発明の他の一実施例ブロック図を
示す。 図中、１０は主起１．ａ装置、１１は制御レジスタ。 １２はストアデータレジスタ、１３はアドレスレジスタ
、１４は読出し中バンクアドレス保持回路。 １５は圧縮可否判定回路、１６はマージ回路、１９はメ
モリブロック、２１は記４ａ部、２２はり−ドデータレ
ジスタ、２３はライトデータレジスタ。 ２４はエラー検出訂正回路、２５はフェッチデータレジ
スタを表す。 特許出廓人　　　富士通株式会社 代理人弁理士　　森１）寛（外１名） −２届

Claims (1)

1. 【特許請求の範囲】 独立に動作可能な複数のメモリブロック（１９）を有し
   、部分書込みアクセスの処理が可能な主記憶装置におい
   て、 部分書込みアクセスによりデータ読出し中であるメモリ
   ブロックを示す回路（１４）と、 先行する部分書込みアクセスの書込みデータと、後続す
   る部分書込みアクセスの書込みデータとをマージする回
   路（１６）と、 部分書込みアクセスが当該主記憶装置に送られてきたと
   き、少なくとも先行する部分書込みアクセスがあり、ア
   クセスされるメモリブロックが共通であるか否かを判定
   する回路（１５）とを備え、該判定回路（１５）の出力
   にもとづいて、上記マージ回路（１６）により書込みデ
   ータのマージを行い、当該後続する部分書込みアクセス
   を消すことにより、部分書込みアクセスの圧縮が行われ
   るようにしたことを特徴とする部分書込みアクセスを圧
   縮する主記憶装置。