JPH09171688A - 半導体メモリ装置のデータ出力制御回路 - Google Patents
半導体メモリ装置のデータ出力制御回路Info
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- JPH09171688A JPH09171688A JP8316384A JP31638496A JPH09171688A JP H09171688 A JPH09171688 A JP H09171688A JP 8316384 A JP8316384 A JP 8316384A JP 31638496 A JP31638496 A JP 31638496A JP H09171688 A JPH09171688 A JP H09171688A
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- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
- G11C7/1024—Extended data output [EDO] mode, i.e. keeping output buffer enabled during an extended period of time
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Abstract
(57)【要約】
【課題】 書込エネーブル信号による制御も可能なハイ
パーページモードのデータ出力制御回路を提供する。 【解決手段】 プリチャージ制御信号発生回路３は信号
ＲＡＳＢ，ＣＡＳＢ、アドレスに応答してプリチャージ
制御信号ＰＤＯＰを発生し、プリチャージ信号発生回路
５が信号ＰＤＯＰと出力エネーブル制御信号ＰＯＷＥに
応答してプリチャージ信号ＣＬＫＰを発生する。プリチ
ャージ回路７は信号ＣＬＫＰに従いデータバスラインＤ
Ｂ／ＤＢＢをプリチャージする。出力エネーブル制御信
号発生回路１２０は出力エネーブル信号ＯＥＢ、信号Ｃ
ＡＳＢ、書込エネーブル信号ＷＥＢから信号ＰＯＷＥを
出力する。書込エネーブルラッチ信号発生回路１３０は
信号ＣＡＳＢに応じて信号ＷＥＢをラッチしラッチ信号
ＰＥＷＤＣ＿Ｌを発生し、トリガ信号発生回路９が信号
ＣＡＳＢ，ＲＡＳＢ、アドレス、信号ＰＥＷＤＣ＿Ｌに
従いトリガ信号ＣＬＫＴを発生する。出力バッファ及び
ドライバ１１はトリガ信号ＣＬＫＴに応じデータバスラ
インに従いデータ出力状態を決定する。
パーページモードのデータ出力制御回路を提供する。 【解決手段】 プリチャージ制御信号発生回路３は信号
ＲＡＳＢ，ＣＡＳＢ、アドレスに応答してプリチャージ
制御信号ＰＤＯＰを発生し、プリチャージ信号発生回路
５が信号ＰＤＯＰと出力エネーブル制御信号ＰＯＷＥに
応答してプリチャージ信号ＣＬＫＰを発生する。プリチ
ャージ回路７は信号ＣＬＫＰに従いデータバスラインＤ
Ｂ／ＤＢＢをプリチャージする。出力エネーブル制御信
号発生回路１２０は出力エネーブル信号ＯＥＢ、信号Ｃ
ＡＳＢ、書込エネーブル信号ＷＥＢから信号ＰＯＷＥを
出力する。書込エネーブルラッチ信号発生回路１３０は
信号ＣＡＳＢに応じて信号ＷＥＢをラッチしラッチ信号
ＰＥＷＤＣ＿Ｌを発生し、トリガ信号発生回路９が信号
ＣＡＳＢ，ＲＡＳＢ、アドレス、信号ＰＥＷＤＣ＿Ｌに
従いトリガ信号ＣＬＫＴを発生する。出力バッファ及び
ドライバ１１はトリガ信号ＣＬＫＴに応じデータバスラ
インに従いデータ出力状態を決定する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するもので、特に、その動作モードの一つのハイパー
ページモードのデータ出力制御回路に関するものであ
る。
関するもので、特に、その動作モードの一つのハイパー
ページモードのデータ出力制御回路に関するものであ
る。
【０００２】
【従来の技術】メモリのハイパーページモード(Hyper P
age Mode) は、ファストページモード(Fast Page Mode)
とはまた異なるもので、カラムアドレスストローブ信号
ＣＡＳＢ（Ｂ＝反転の意味）が論理“ハイ”になっても
前のデータ出力Ｄout が維持され、そして次のＣＡＳサ
イクルで該サイクルのデータにすべて転換される方式
で、サイクル時間を短縮することができ、インタリーブ
(Interlieving)方式での速度増加が実現される。しか
し、従来のハイパーページモードは、ローアドレススト
ローブ信号ＲＡＳＢ、カラムアドレスストローブ信号Ｃ
ＡＳＢ、出力エネーブル信号ＯＥＢのみによりデータ出
力のハイインピーダンス(Hi-Impedance)制御を行う方式
であり、システム等で使用する場合に制御信号数が少な
く使用制限があるという問題点がある。
age Mode) は、ファストページモード(Fast Page Mode)
とはまた異なるもので、カラムアドレスストローブ信号
ＣＡＳＢ（Ｂ＝反転の意味）が論理“ハイ”になっても
前のデータ出力Ｄout が維持され、そして次のＣＡＳサ
イクルで該サイクルのデータにすべて転換される方式
で、サイクル時間を短縮することができ、インタリーブ
(Interlieving)方式での速度増加が実現される。しか
し、従来のハイパーページモードは、ローアドレススト
ローブ信号ＲＡＳＢ、カラムアドレスストローブ信号Ｃ
ＡＳＢ、出力エネーブル信号ＯＥＢのみによりデータ出
力のハイインピーダンス(Hi-Impedance)制御を行う方式
であり、システム等で使用する場合に制御信号数が少な
く使用制限があるという問題点がある。
【０００３】図１に、ハイパーページモード用のデータ
出力制御回路のブロック図を示す。ローアドレスストロ
ーブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡ
ＳＢ、及び外部アドレスＡＤＤＲＥＳＳに応答してデー
タバスラインＤＢ／ＤＢＢのプリチャージ制御信号ＰＤ
ＯＰを出力するプリチャージ制御信号発生回路３と、プ
リチャージ制御信号ＰＤＯＰに応答してプリチャージ信
号ＣＬＫＰを出力するプリチャージ信号発生回路５と、
プリチャージ信号ＣＬＫＰに応答してデータバスライン
ＤＢ／ＤＢＢをプリチャージするデータバスラインプリ
チャージ回路７と、ローアドレスストローブ信号ＲＡＳ
Ｂ、カラムアドレスストローブ信号ＣＡＳＢ、及び外部
アドレスに応答してトリガ(Trigger) 信号ＣＬＫＴを出
力するデータ出力バッファトリガ信号発生回路９と、ト
リガ信号ＣＬＫＴにより制御されてデータバスラインＤ
Ｂ／ＤＢＢのデータに従うデータ出力Ｄout を発生する
データ出力バッファ及びデータ出力ドライバ１１と、か
ら構成されている。
出力制御回路のブロック図を示す。ローアドレスストロ
ーブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡ
ＳＢ、及び外部アドレスＡＤＤＲＥＳＳに応答してデー
タバスラインＤＢ／ＤＢＢのプリチャージ制御信号ＰＤ
ＯＰを出力するプリチャージ制御信号発生回路３と、プ
リチャージ制御信号ＰＤＯＰに応答してプリチャージ信
号ＣＬＫＰを出力するプリチャージ信号発生回路５と、
プリチャージ信号ＣＬＫＰに応答してデータバスライン
ＤＢ／ＤＢＢをプリチャージするデータバスラインプリ
チャージ回路７と、ローアドレスストローブ信号ＲＡＳ
Ｂ、カラムアドレスストローブ信号ＣＡＳＢ、及び外部
アドレスに応答してトリガ(Trigger) 信号ＣＬＫＴを出
力するデータ出力バッファトリガ信号発生回路９と、ト
リガ信号ＣＬＫＴにより制御されてデータバスラインＤ
Ｂ／ＤＢＢのデータに従うデータ出力Ｄout を発生する
データ出力バッファ及びデータ出力ドライバ１１と、か
ら構成されている。
【０００４】この回路では、ローアドレスストローブ信
号ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢ
がアクティブのときに出力エネーブル信号ＯＥＢが論理
“ロウ”→“ハイ”→“ロウ”と遷移したとすると、デ
ータ出力状態は、データ“０”（又は“１”）からハイ
インピーダンスを経てデータ“０”（又は“１”）＝ハ
イインピーダンス前のデータというように遷移する。ま
た、ローアドレスストローブ信号ＲＡＳＢが論理“ロ
ウ”アクティブにある状態でカラムアドレスストローブ
信号ＣＡＳＢが論理“ハイ”のプリチャージとなったと
きに、出力エネーブル信号ＯＥＢが論理“ハイ”にトグ
ル(Toggle)すると、データ出力状態は、その出力エネー
ブル信号ＯＥＢの立上りエッジ(Rising Edge) でハイイ
ンピーダンスとなった後、出力エネーブル信号ＯＥＢが
論理“ロウ”に遷移すればその立下りエッジ(Falling E
dge)でハイインピーダンス前のデータが出力され、そし
て、次のカラムアドレスストローブ信号ＣＡＳＢの立下
りエッジで次のデータにすべて更新される。このときの
書込エネーブル信号ＷＥＢは、当然ながら不要なので論
理“ハイ”を維持する。
号ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢ
がアクティブのときに出力エネーブル信号ＯＥＢが論理
“ロウ”→“ハイ”→“ロウ”と遷移したとすると、デ
ータ出力状態は、データ“０”（又は“１”）からハイ
インピーダンスを経てデータ“０”（又は“１”）＝ハ
イインピーダンス前のデータというように遷移する。ま
た、ローアドレスストローブ信号ＲＡＳＢが論理“ロ
ウ”アクティブにある状態でカラムアドレスストローブ
信号ＣＡＳＢが論理“ハイ”のプリチャージとなったと
きに、出力エネーブル信号ＯＥＢが論理“ハイ”にトグ
ル(Toggle)すると、データ出力状態は、その出力エネー
ブル信号ＯＥＢの立上りエッジ(Rising Edge) でハイイ
ンピーダンスとなった後、出力エネーブル信号ＯＥＢが
論理“ロウ”に遷移すればその立下りエッジ(Falling E
dge)でハイインピーダンス前のデータが出力され、そし
て、次のカラムアドレスストローブ信号ＣＡＳＢの立下
りエッジで次のデータにすべて更新される。このときの
書込エネーブル信号ＷＥＢは、当然ながら不要なので論
理“ハイ”を維持する。
【０００５】この回路でデータ出力状態を制御する方法
は、プリチャージ信号ＣＬＫＰによるデータバスライン
ＤＢ／ＤＢＢの制御と、トリガ信号ＣＬＫＴによるデー
タ出力バッファ及びデータ出力ドライバ１１の制御と、
の２つがある。従来のハイパーページモードすなわちデ
ータ拡張出力モード（Extended Data Output Mode:ＥＤ
Ｏモード）では、外部アドレスに従うデータバスライン
ＤＢ／ＤＢＢのプリチャージをカットオフしてアドレス
遷移によるプリチャージが発生しないようにし、トリガ
信号ＣＬＫＴもローアドレスストローブ信号ＲＡＳＢ及
びカラムアドレスストローブ信号ＣＡＳＢが両方ともプ
リチャージにならなければ論理“ロウ”にディスエーブ
ルされないようにすることで、ＥＤＯモードを実現して
いる。
は、プリチャージ信号ＣＬＫＰによるデータバスライン
ＤＢ／ＤＢＢの制御と、トリガ信号ＣＬＫＴによるデー
タ出力バッファ及びデータ出力ドライバ１１の制御と、
の２つがある。従来のハイパーページモードすなわちデ
ータ拡張出力モード（Extended Data Output Mode:ＥＤ
Ｏモード）では、外部アドレスに従うデータバスライン
ＤＢ／ＤＢＢのプリチャージをカットオフしてアドレス
遷移によるプリチャージが発生しないようにし、トリガ
信号ＣＬＫＴもローアドレスストローブ信号ＲＡＳＢ及
びカラムアドレスストローブ信号ＣＡＳＢが両方ともプ
リチャージにならなければ論理“ロウ”にディスエーブ
ルされないようにすることで、ＥＤＯモードを実現して
いる。
【０００６】
【発明が解決しようとする課題】上記のように、ハイパ
ーページモードのデータ出力制御回路では、データ出力
状態をローアドレスストローブ信号、カラムアドレスス
トローブ信号、出力エネーブル信号のみにより制御する
ので、システムへの応用性で問題がある。従って、本発
明の目的は、出力エネーブル信号又は書込エネーブル信
号による制御が可能なハイパーページモードのデータ出
力制御回路を提供することにある。また、本発明の目的
は、出力エネーブル信号又は書込エネーブル信号のうち
のいずれかを使用してデータ出力のプリチャージを可能
にするハイパーページモードのデータ出力制御回路を提
供することにある。
ーページモードのデータ出力制御回路では、データ出力
状態をローアドレスストローブ信号、カラムアドレスス
トローブ信号、出力エネーブル信号のみにより制御する
ので、システムへの応用性で問題がある。従って、本発
明の目的は、出力エネーブル信号又は書込エネーブル信
号による制御が可能なハイパーページモードのデータ出
力制御回路を提供することにある。また、本発明の目的
は、出力エネーブル信号又は書込エネーブル信号のうち
のいずれかを使用してデータ出力のプリチャージを可能
にするハイパーページモードのデータ出力制御回路を提
供することにある。
【０００７】
【課題を解決するための手段】この目的のために本発明
は、カラムアドレスストローブ信号、ローアドレススト
ローブ信号、及びアドレス信号を入力としてプリチャー
ジを制御するための信号を発生するプリチャージ制御信
号発生回路と、これによるプリチャージ制御信号に応答
してプリチャージ信号を発生するプリチャージ信号発生
回路と、前記プリチャージ信号に従いデータバスライン
をプリチャージするデータバスラインプリチャージ回路
と、カラムアドレスストローブ信号、ローアドレススト
ローブ信号、及びアドレス信号に応答してトリガ信号を
発生するデータ出力バッファトリガ信号発生回路と、前
記トリガ信号に応答してデータバスラインのデータ信号
をバッファリングしドライブして出力するデータ出力バ
ッファ及びデータ出力ドライバと、からなるハイパーペ
ージモードを有する半導体メモリ装置のデータ出力制御
回路において、出力エネーブル信号、書込エネーブル信
号、及びカラムアドレスストローブ信号に応答して、前
記プリチャージ信号発生回路を制御する出力エネーブル
制御信号を発生する出力エネーブル制御信号発生回路
と、カラムアドレスストローブ信号に応答して書込エネ
ーブル信号をラッチし、前記データ出力バッファトリガ
信号発生回路を制御する書込エネーブルラッチ信号を発
生する書込エネーブルラッチ信号発生回路と、を備え、
書込エネーブル信号も利用してデータ出力制御を行える
ようになっていることを特徴とする。
は、カラムアドレスストローブ信号、ローアドレススト
ローブ信号、及びアドレス信号を入力としてプリチャー
ジを制御するための信号を発生するプリチャージ制御信
号発生回路と、これによるプリチャージ制御信号に応答
してプリチャージ信号を発生するプリチャージ信号発生
回路と、前記プリチャージ信号に従いデータバスライン
をプリチャージするデータバスラインプリチャージ回路
と、カラムアドレスストローブ信号、ローアドレススト
ローブ信号、及びアドレス信号に応答してトリガ信号を
発生するデータ出力バッファトリガ信号発生回路と、前
記トリガ信号に応答してデータバスラインのデータ信号
をバッファリングしドライブして出力するデータ出力バ
ッファ及びデータ出力ドライバと、からなるハイパーペ
ージモードを有する半導体メモリ装置のデータ出力制御
回路において、出力エネーブル信号、書込エネーブル信
号、及びカラムアドレスストローブ信号に応答して、前
記プリチャージ信号発生回路を制御する出力エネーブル
制御信号を発生する出力エネーブル制御信号発生回路
と、カラムアドレスストローブ信号に応答して書込エネ
ーブル信号をラッチし、前記データ出力バッファトリガ
信号発生回路を制御する書込エネーブルラッチ信号を発
生する書込エネーブルラッチ信号発生回路と、を備え、
書込エネーブル信号も利用してデータ出力制御を行える
ようになっていることを特徴とする。
【０００８】この場合、出力エネーブル制御信号発生回
路及び書込エネーブルラッチ信号発生回路は、スイッチ
手段を介して各入力信号を受けるようにされ、そのスイ
ッチ手段のオンオフ制御により選択的に動作させられる
ようにしておくのがよい。
路及び書込エネーブルラッチ信号発生回路は、スイッチ
手段を介して各入力信号を受けるようにされ、そのスイ
ッチ手段のオンオフ制御により選択的に動作させられる
ようにしておくのがよい。
【０００９】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
【００１０】図２は、書込エネーブル信号ＷＥＢを利用
してデータ出力状態を制御するための出力エネーブル制
御信号ＰＯＷＥを発生する出力エネーブル制御信号発生
回路の回路図である。その構成は、オプションブロック
１００と、パルスブロック２００と、このパルスブロッ
ク２００の出力をドライブして出力エネーブル制御信号
ＰＯＷＥを発生するインバータ２５と、からなるもので
ある。
してデータ出力状態を制御するための出力エネーブル制
御信号ＰＯＷＥを発生する出力エネーブル制御信号発生
回路の回路図である。その構成は、オプションブロック
１００と、パルスブロック２００と、このパルスブロッ
ク２００の出力をドライブして出力エネーブル制御信号
ＰＯＷＥを発生するインバータ２５と、からなるもので
ある。
【００１１】オプションブロック１００は、出力エネー
ブル信号ＯＥＢの反転信号及び書込エネーブル信号ＷＥ
Ｂを否定積するＮＡＮＤゲート１７と、このＮＡＮＤゲ
ート１７の出力信号及びカラムアドレスストローブ信号
ＣＡＳＢを否定積するＮＡＮＤゲート１３と、で構成さ
れる。そしてパルスブロック２００は、ＮＡＮＤゲート
１３出力信号を反転させるインバータ１９と、このイン
バータ１９の出力信号を遅延させるインバータチェーン
２１と、インバータ１９の出力信号及びインバータチェ
ーン２１の出力信号を否定積するＮＡＮＤゲート２３
と、から構成される。
ブル信号ＯＥＢの反転信号及び書込エネーブル信号ＷＥ
Ｂを否定積するＮＡＮＤゲート１７と、このＮＡＮＤゲ
ート１７の出力信号及びカラムアドレスストローブ信号
ＣＡＳＢを否定積するＮＡＮＤゲート１３と、で構成さ
れる。そしてパルスブロック２００は、ＮＡＮＤゲート
１３出力信号を反転させるインバータ１９と、このイン
バータ１９の出力信号を遅延させるインバータチェーン
２１と、インバータ１９の出力信号及びインバータチェ
ーン２１の出力信号を否定積するＮＡＮＤゲート２３
と、から構成される。
【００１２】オプションブロック１００は、各入力信号
により出力エネーブル制御信号ＰＯＷＥのパルス制御を
行うためのブロックである。発生された出力エネーブル
制御信号ＰＯＷＥは、入力信号に応じた一定周期のパル
ス幅を有し、データバスラインのプリチャージ信号ＣＬ
ＫＰの状態制御に使用される。
により出力エネーブル制御信号ＰＯＷＥのパルス制御を
行うためのブロックである。発生された出力エネーブル
制御信号ＰＯＷＥは、入力信号に応じた一定周期のパル
ス幅を有し、データバスラインのプリチャージ信号ＣＬ
ＫＰの状態制御に使用される。
【００１３】図３は、出力エネーブル制御信号ＰＯＷＥ
に応じるようにしたデータバスライン制御部分の回路図
である。即ち、プリチャージ信号発生回路５、データバ
スラインプリチャージ回路７、及びデータ出力バッファ
及びデータ出力ドライバ１１が示されている。
に応じるようにしたデータバスライン制御部分の回路図
である。即ち、プリチャージ信号発生回路５、データバ
スラインプリチャージ回路７、及びデータ出力バッファ
及びデータ出力ドライバ１１が示されている。
【００１４】プリチャージ信号発生回路５は、プリチャ
ージ制御信号ＰＤＯＰ及び内部電源電圧ＩＶＣＣを否定
積するＮＡＮＤゲート２７と、出力エネーブル制御信号
ＰＯＷＥ及びＮＡＮＤゲート２７の出力信号を否定積
し、プリチャージ信号ＣＬＫＰを発生するＮＡＮＤゲー
ト２９と、で構成される。データバスラインプリチャー
ジ回路７は、プリチャージ信号ＣＬＫＰを各ゲート入力
としてＩＶＣＣ端子とデータバスラインＤＢ／ＤＢＢと
の間に接続され、データバスラインＤＢ，ＤＢＢをそれ
ぞれＩＶＣＣレベルにプリチャージするプリチャージト
ランジスタのＰＭＯＳトランジスタ３１，３３で構成さ
れている。
ージ制御信号ＰＤＯＰ及び内部電源電圧ＩＶＣＣを否定
積するＮＡＮＤゲート２７と、出力エネーブル制御信号
ＰＯＷＥ及びＮＡＮＤゲート２７の出力信号を否定積
し、プリチャージ信号ＣＬＫＰを発生するＮＡＮＤゲー
ト２９と、で構成される。データバスラインプリチャー
ジ回路７は、プリチャージ信号ＣＬＫＰを各ゲート入力
としてＩＶＣＣ端子とデータバスラインＤＢ／ＤＢＢと
の間に接続され、データバスラインＤＢ，ＤＢＢをそれ
ぞれＩＶＣＣレベルにプリチャージするプリチャージト
ランジスタのＰＭＯＳトランジスタ３１，３３で構成さ
れている。
【００１５】データ出力バッファ及びデータ出力ドライ
バ１１は、データ出力バッファ１０とデータ出力ドライ
バ１２とからなっている。
バ１１は、データ出力バッファ１０とデータ出力ドライ
バ１２とからなっている。
【００１６】まずデータ出力バッファ１０は、データバ
スラインＤＢのデータ信号及びインバータ４７で反転さ
せたトリガ信号ＣＬＫＴを否定積するＮＡＮＤゲート３
５，３７と、このＮＡＮＤゲート３５，３７の出力信号
をそれぞれゲート入力とし、ＩＶＣＣ端子と接地電圧Ｖ
ＳＳ端子との間に直列接続されてデータバスラインＤＢ
のデータ信号をバッファリング(Buffering) し、第１出
力バッファ信号ＤＯＫを出力するＰＭＯＳトランジスタ
４１及びＮＭＯＳトランジスタ４３と、データバスライ
ンＤＢＢ（相補）のデータ信号及びインバータ４７で反
転させたトリガ信号ＣＬＫＴを否定積するＮＡＮＤゲー
ト３９と、このＮＡＮＤゲート３９の出力信号をバッフ
ァリングして第２出力バッファ信号ＤＯＫＮを出力する
インバータ４５と、から構成されている。
スラインＤＢのデータ信号及びインバータ４７で反転さ
せたトリガ信号ＣＬＫＴを否定積するＮＡＮＤゲート３
５，３７と、このＮＡＮＤゲート３５，３７の出力信号
をそれぞれゲート入力とし、ＩＶＣＣ端子と接地電圧Ｖ
ＳＳ端子との間に直列接続されてデータバスラインＤＢ
のデータ信号をバッファリング(Buffering) し、第１出
力バッファ信号ＤＯＫを出力するＰＭＯＳトランジスタ
４１及びＮＭＯＳトランジスタ４３と、データバスライ
ンＤＢＢ（相補）のデータ信号及びインバータ４７で反
転させたトリガ信号ＣＬＫＴを否定積するＮＡＮＤゲー
ト３９と、このＮＡＮＤゲート３９の出力信号をバッフ
ァリングして第２出力バッファ信号ＤＯＫＮを出力する
インバータ４５と、から構成されている。
【００１７】そしてデータ出力ドライバ１２は、ＰＭＯ
Ｓトランジスタ４１及びＮＭＯＳトランジスタ４３の共
通ドレインにゲート接続されて第１出力バッファ信号Ｄ
ＯＫに従い外部電源電圧ＶＣＣレベルへのプルアップを
行うＮＭＯＳトランジスタのプルアップトランジスタ４
９と、第２出力バッファ信号ＤＯＫＮをゲート入力とし
てこれに従いＶＳＳレベルへのプルダウンを行うＮＭＯ
Ｓトランジスタのプルダウントランジスタ５１と、で構
成されている。
Ｓトランジスタ４１及びＮＭＯＳトランジスタ４３の共
通ドレインにゲート接続されて第１出力バッファ信号Ｄ
ＯＫに従い外部電源電圧ＶＣＣレベルへのプルアップを
行うＮＭＯＳトランジスタのプルアップトランジスタ４
９と、第２出力バッファ信号ＤＯＫＮをゲート入力とし
てこれに従いＶＳＳレベルへのプルダウンを行うＮＭＯ
Ｓトランジスタのプルダウントランジスタ５１と、で構
成されている。
【００１８】この回路構成では、プリチャージ制御信号
ＰＤＯＰ及び出力エネーブル制御信号ＰＯＷＥによりプ
リチャージ信号ＣＬＫＰが発生され、これに従いデータ
バスラインプリチャージトランジスタであるＰＭＯＳト
ランジスタ３１，３３が制御されてデータバスラインを
プリチャージする。そして、ローアドレスストローブ信
号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、
書込エネーブル信号ＷＥＢ、出力エネーブル信号ＯＥ
Ｂ、外部アドレスＡＤＤＲＥＳＳによるトリガ信号ＣＬ
ＫＴと、データバスラインＤＢ／ＤＢＢのメモリセルデ
ータ信号との論理演算から第１及び第２出力バッファ信
号ＤＯＫ，ＤＯＫＮが出力され、これに従いデータ出力
ドライバ１２のプルアップトランジスタ４９又はプルダ
ウントランジスタ５１のいずれかが導通してデータ出力
ＤＯＵＴが発生する。
ＰＤＯＰ及び出力エネーブル制御信号ＰＯＷＥによりプ
リチャージ信号ＣＬＫＰが発生され、これに従いデータ
バスラインプリチャージトランジスタであるＰＭＯＳト
ランジスタ３１，３３が制御されてデータバスラインを
プリチャージする。そして、ローアドレスストローブ信
号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、
書込エネーブル信号ＷＥＢ、出力エネーブル信号ＯＥ
Ｂ、外部アドレスＡＤＤＲＥＳＳによるトリガ信号ＣＬ
ＫＴと、データバスラインＤＢ／ＤＢＢのメモリセルデ
ータ信号との論理演算から第１及び第２出力バッファ信
号ＤＯＫ，ＤＯＫＮが出力され、これに従いデータ出力
ドライバ１２のプルアップトランジスタ４９又はプルダ
ウントランジスタ５１のいずれかが導通してデータ出力
ＤＯＵＴが発生する。
【００１９】図４は、データ出力制御回路のブロック図
である。プリチャージ制御信号発生回路３は、ローアド
レスストローブ信号ＲＡＳＢ、カラムアドレスストロー
ブ信号ＣＡＳＢ、及び外部アドレスＡＤＤＲＥＳＳに応
答してデータバスラインＤＢ／ＤＢＢのプリチャージ制
御のためのプリチャージ制御信号ＰＤＯＰを発生させ
る。プリチャージ信号発生回路５は、そのプリチャージ
制御信号ＰＤＯＰと出力エネーブル制御信号ＰＯＷＥに
応答してプリチャージ信号ＣＬＫＰを発生させる。デー
タバスラインプリチャージ回路７は、プリチャージ信号
ＣＬＫＰに従いデータバスラインＤＢ／ＤＢＢをプリチ
ャージする。
である。プリチャージ制御信号発生回路３は、ローアド
レスストローブ信号ＲＡＳＢ、カラムアドレスストロー
ブ信号ＣＡＳＢ、及び外部アドレスＡＤＤＲＥＳＳに応
答してデータバスラインＤＢ／ＤＢＢのプリチャージ制
御のためのプリチャージ制御信号ＰＤＯＰを発生させ
る。プリチャージ信号発生回路５は、そのプリチャージ
制御信号ＰＤＯＰと出力エネーブル制御信号ＰＯＷＥに
応答してプリチャージ信号ＣＬＫＰを発生させる。デー
タバスラインプリチャージ回路７は、プリチャージ信号
ＣＬＫＰに従いデータバスラインＤＢ／ＤＢＢをプリチ
ャージする。
【００２０】第１スイッチ手段５０は、ＶＣＣを制御入
力としてスイッチングし、出力エネーブル信号ＯＥＢを
伝送する。また、第２スイッチ手段６０は、ＶＳＳを制
御入力としてスイッチングし、書込エネーブル信号ＷＥ
Ｂを伝送する。出力エネーブル制御信号発生回路１２０
は、第１スイッチ手段５０を通じた出力エネーブル信号
ＯＥＢ、カラムアドレスストローブ信号ＣＡＳＢ、及び
第２スイッチ手段６０を通じた書込エネーブル信号ＷＥ
Ｂを入力として出力エネーブル制御信号ＰＯＷＥを出力
する。
力としてスイッチングし、出力エネーブル信号ＯＥＢを
伝送する。また、第２スイッチ手段６０は、ＶＳＳを制
御入力としてスイッチングし、書込エネーブル信号ＷＥ
Ｂを伝送する。出力エネーブル制御信号発生回路１２０
は、第１スイッチ手段５０を通じた出力エネーブル信号
ＯＥＢ、カラムアドレスストローブ信号ＣＡＳＢ、及び
第２スイッチ手段６０を通じた書込エネーブル信号ＷＥ
Ｂを入力として出力エネーブル制御信号ＰＯＷＥを出力
する。
【００２１】第３スイッチ手段７０は、ＶＣＣを制御入
力としてスイッチングし、カラムアドレスストローブ信
号ＣＡＳＢを伝送する。書込エネーブルラッチ信号発生
回路１３０は、書込エネーブル信号ＷＥＢ及び第３スイ
ッチ手段７０を通じたカラムアドレスストローブ信号Ｃ
ＡＳＢを入力として書込エネーブルラッチ信号ＰＥＷＤ
Ｃ＿Ｌを発生させる。
力としてスイッチングし、カラムアドレスストローブ信
号ＣＡＳＢを伝送する。書込エネーブルラッチ信号発生
回路１３０は、書込エネーブル信号ＷＥＢ及び第３スイ
ッチ手段７０を通じたカラムアドレスストローブ信号Ｃ
ＡＳＢを入力として書込エネーブルラッチ信号ＰＥＷＤ
Ｃ＿Ｌを発生させる。
【００２２】データ出力バッファトリガ信号発生回路９
は、カラムアドレスストローブ信号ＣＡＳＢ、ローアド
レスストローブ信号ＲＡＳＢ、外部アドレス、そして書
込エネーブルラッチ信号ＰＥＷＤＣ＿Ｌに従いトリガ信
号ＣＬＫＴを発生させる。データ出力バッファ及びデー
タ出力ドライバ１１は、トリガ信号ＣＬＫＴにより制御
されてデータバスラインＤＢ／ＤＢＢのデータ信号をバ
ッファリング及びドライブしてデータ出力状態を決定す
る。
は、カラムアドレスストローブ信号ＣＡＳＢ、ローアド
レスストローブ信号ＲＡＳＢ、外部アドレス、そして書
込エネーブルラッチ信号ＰＥＷＤＣ＿Ｌに従いトリガ信
号ＣＬＫＴを発生させる。データ出力バッファ及びデー
タ出力ドライバ１１は、トリガ信号ＣＬＫＴにより制御
されてデータバスラインＤＢ／ＤＢＢのデータ信号をバ
ッファリング及びドライブしてデータ出力状態を決定す
る。
【００２３】上記第１〜第３スイッチ手段５０，６０，
７０を設けてあるのは、制御入力を印加するかしないか
でスイッチ手段５０，６０，７０をオンオフ制御するこ
とにより、出力エネーブル制御信号発生回路１２０及び
書込エネーブルラッチ信号発生回路１３０を必要に応じ
て選択的に動作させるためである。
７０を設けてあるのは、制御入力を印加するかしないか
でスイッチ手段５０，６０，７０をオンオフ制御するこ
とにより、出力エネーブル制御信号発生回路１２０及び
書込エネーブルラッチ信号発生回路１３０を必要に応じ
て選択的に動作させるためである。
【００２４】図５は、書込エネーブルラッチ信号発生回
路１３０の回路図である。この回路は、カラムアドレス
ストローブ信号ＣＡＳＢを反転させるインバータ５３
と、このインバータ５３の出力を更に反転させるインバ
ータ５５と、ＰＭＯＳ制御端子にインバータ５５の出力
信号を受け且つＮＭＯＳ制御端子にインバータ５３の出
力信号を受けてスイッチし、書込エネーブル信号ＷＥＢ
を伝送するＣＭＯＳの伝送ゲート５７と、この伝送ゲー
ト５７の出力信号をラッチして書込エネーブルラッチ信
号ＰＥＷＤＣ＿Ｌを発生させる２つの直列インバータで
構成されたラッチ手段５９と、から構成される。つま
り、カラムアドレスストローブ信号ＣＡＳＢに応じて書
込エネーブル信号ＷＥＢをラッチする構成であり、カラ
ムアドレスストローブ信号ＣＡＳＢのオプション処理に
よってデータ出力ＤＯＵＴの状態を制御することが可能
になる。
路１３０の回路図である。この回路は、カラムアドレス
ストローブ信号ＣＡＳＢを反転させるインバータ５３
と、このインバータ５３の出力を更に反転させるインバ
ータ５５と、ＰＭＯＳ制御端子にインバータ５５の出力
信号を受け且つＮＭＯＳ制御端子にインバータ５３の出
力信号を受けてスイッチし、書込エネーブル信号ＷＥＢ
を伝送するＣＭＯＳの伝送ゲート５７と、この伝送ゲー
ト５７の出力信号をラッチして書込エネーブルラッチ信
号ＰＥＷＤＣ＿Ｌを発生させる２つの直列インバータで
構成されたラッチ手段５９と、から構成される。つま
り、カラムアドレスストローブ信号ＣＡＳＢに応じて書
込エネーブル信号ＷＥＢをラッチする構成であり、カラ
ムアドレスストローブ信号ＣＡＳＢのオプション処理に
よってデータ出力ＤＯＵＴの状態を制御することが可能
になる。
【００２５】図６は、従来技術によるハイパーページモ
ードの一例の動作タイミング図である。信号Ａはローア
ドレスストローブ信号ＲＡＳＢに係るマスタクロック、
信号Ｂはカラムアドレスストローブ信号ＣＡＳＢに係る
マスタクロック、信号Ｃは出力エネーブル信号ＯＥＢに
係るマスタクロック、信号Ｄは書込エネーブル信号ＷＥ
Ｂに係るマスタクロック、そして、信号Ｅは信号Ａに従
う信号で且つアドレス入力時にトグルする信号である。
図６を参照すれば、ローアドレスストローブ信号ＲＡＳ
Ｂにより信号Ａ、信号Ｅ、及び信号ＣＬＫＰが制御さ
れ、カラムアドレスストローブ信号ＣＡＳＢにより信号
Ｂ及び信号ＣＬＫＴが制御される。また、外部アドレス
ＡＤＤＲＥＳＳにより信号Ｅ及びデータバスラインＤＢ
／ＤＢＢが制御され、信号ＣＬＫＴによりデータ出力Ｄ
ＯＵＴの出力が始まって信号Ｂにより１つのデータ出力
ＤＯＵＴが終りとされる。
ードの一例の動作タイミング図である。信号Ａはローア
ドレスストローブ信号ＲＡＳＢに係るマスタクロック、
信号Ｂはカラムアドレスストローブ信号ＣＡＳＢに係る
マスタクロック、信号Ｃは出力エネーブル信号ＯＥＢに
係るマスタクロック、信号Ｄは書込エネーブル信号ＷＥ
Ｂに係るマスタクロック、そして、信号Ｅは信号Ａに従
う信号で且つアドレス入力時にトグルする信号である。
図６を参照すれば、ローアドレスストローブ信号ＲＡＳ
Ｂにより信号Ａ、信号Ｅ、及び信号ＣＬＫＰが制御さ
れ、カラムアドレスストローブ信号ＣＡＳＢにより信号
Ｂ及び信号ＣＬＫＴが制御される。また、外部アドレス
ＡＤＤＲＥＳＳにより信号Ｅ及びデータバスラインＤＢ
／ＤＢＢが制御され、信号ＣＬＫＴによりデータ出力Ｄ
ＯＵＴの出力が始まって信号Ｂにより１つのデータ出力
ＤＯＵＴが終りとされる。
【００２６】図７は、従来技術によるハイパーページモ
ードの他の例の動作タイミング図である。同図を参照す
れば、図６と異なる点は、書込エネーブル信号ＷＥＢに
よる信号Ｄが発生されておらず、また、アドレスが変わ
る（Ｙ０→Ｙ１）までの間に、信号Ｂにより発生したト
リガ信号ＣＬＫＴが信号Ｃに応じてトルグし、そのトグ
ルの度にデータ出力ＤＯＵＴが同じデータＱ０として出
力されている。そして、次のカラムアドレスストローブ
信号ＣＡＳＢのエネーブルに係る信号Ｂにより制御され
るデータバスラインＤＢ，ＤＢＢのデータ信号に従い、
異なるデータＱ１が選択されて出力される。
ードの他の例の動作タイミング図である。同図を参照す
れば、図６と異なる点は、書込エネーブル信号ＷＥＢに
よる信号Ｄが発生されておらず、また、アドレスが変わ
る（Ｙ０→Ｙ１）までの間に、信号Ｂにより発生したト
リガ信号ＣＬＫＴが信号Ｃに応じてトルグし、そのトグ
ルの度にデータ出力ＤＯＵＴが同じデータＱ０として出
力されている。そして、次のカラムアドレスストローブ
信号ＣＡＳＢのエネーブルに係る信号Ｂにより制御され
るデータバスラインＤＢ，ＤＢＢのデータ信号に従い、
異なるデータＱ１が選択されて出力される。
【００２７】図８は、本発明によるハイパーページモー
ドの一例の動作タイミング図である。図８以降では、図
６及び図７の場合に加えて出力エネーブル制御信号ＰＯ
ＷＥ及び書込エネーブルラッチ信号ＰＥＷＤＣ＿Ｌが追
加され、これらによってもトリガ信号ＣＬＫＴ及びプリ
チャージ信号ＣＬＫＰが制御される動作タイミングを示
す。図８の例は、出力エネーブル制御信号ＰＯＷＥ及び
書込エネーブルラッチ信号ＰＥＷＤＣ＿Ｌの両方とも論
理“ロウ”のときのデータ出力状態である。
ドの一例の動作タイミング図である。図８以降では、図
６及び図７の場合に加えて出力エネーブル制御信号ＰＯ
ＷＥ及び書込エネーブルラッチ信号ＰＥＷＤＣ＿Ｌが追
加され、これらによってもトリガ信号ＣＬＫＴ及びプリ
チャージ信号ＣＬＫＰが制御される動作タイミングを示
す。図８の例は、出力エネーブル制御信号ＰＯＷＥ及び
書込エネーブルラッチ信号ＰＥＷＤＣ＿Ｌの両方とも論
理“ロウ”のときのデータ出力状態である。
【００２８】図９は、本発明によるハイパーページモー
ドの他の例の動作タイミング図である。同図を参照すれ
ば、図８の動作タイミングと異なるのは、書込エネーブ
ルラッチ信号ＰＥＷＤＣ＿Ｌが、書込エネーブル信号Ｗ
ＥＢにより制御される信号Ｄに応じてトルグしている点
である。
ドの他の例の動作タイミング図である。同図を参照すれ
ば、図８の動作タイミングと異なるのは、書込エネーブ
ルラッチ信号ＰＥＷＤＣ＿Ｌが、書込エネーブル信号Ｗ
ＥＢにより制御される信号Ｄに応じてトルグしている点
である。
【００２９】図１０は、本発明によるハイパーページモ
ードのまた他の例の動作タイミング図である。同図を参
照すれば、図９の動作タイミングと異なるのは、信号Ｄ
（＝ＷＥＢ）により出力エネーブル制御信号ＰＯＷＥ及
び書込エネーブルラッチ信号ＰＥＷＤＣ＿Ｌの両方を制
御してプリチャージ信号ＣＬＫＰ及びトリガ信号ＣＬＫ
Ｔをトグルさせている点である。
ードのまた他の例の動作タイミング図である。同図を参
照すれば、図９の動作タイミングと異なるのは、信号Ｄ
（＝ＷＥＢ）により出力エネーブル制御信号ＰＯＷＥ及
び書込エネーブルラッチ信号ＰＥＷＤＣ＿Ｌの両方を制
御してプリチャージ信号ＣＬＫＰ及びトリガ信号ＣＬＫ
Ｔをトグルさせている点である。
【００３０】図１１は、本発明によるハイパーページモ
ードのまた他の例の動作タイミング図である。同図を参
照すれば、書込エネーブル信号ＷＥＢが論理“ロウ”を
維持する状態で出力エネーブル信号ＯＥＢがトグルし、
これに係る信号Ｃに従いトリガ信号ＣＬＫＴが制御され
てデータ出力ＤＯＵＴが発生する。
ードのまた他の例の動作タイミング図である。同図を参
照すれば、書込エネーブル信号ＷＥＢが論理“ロウ”を
維持する状態で出力エネーブル信号ＯＥＢがトグルし、
これに係る信号Ｃに従いトリガ信号ＣＬＫＴが制御され
てデータ出力ＤＯＵＴが発生する。
【００３１】図１２は、本発明によるハイパーページモ
ードのまた他の例の動作タイミング図である。同図を参
照すれば、図１１と異なるのは、書込エネーブル信号Ｗ
ＥＢが論理“ハイ”を維持する状態で出力エネーブル信
号ＯＥＢがトグルし、これに係る信号Ｃに従いトリガ信
号ＣＬＫＴが制御され、また、この信号Ｃ（＝ＯＥＢ）
に従い出力エネーブル制御信号ＰＯＷＥがトグルし、こ
れに従いプリチャージ信号ＣＬＫＰが制御されることに
より、データ出力ＤＯＵＴが発生するという点である。
ードのまた他の例の動作タイミング図である。同図を参
照すれば、図１１と異なるのは、書込エネーブル信号Ｗ
ＥＢが論理“ハイ”を維持する状態で出力エネーブル信
号ＯＥＢがトグルし、これに係る信号Ｃに従いトリガ信
号ＣＬＫＴが制御され、また、この信号Ｃ（＝ＯＥＢ）
に従い出力エネーブル制御信号ＰＯＷＥがトグルし、こ
れに従いプリチャージ信号ＣＬＫＰが制御されることに
より、データ出力ＤＯＵＴが発生するという点である。
【００３２】以上、本発明の実施形態につき図面を中心
に説明したが、この他にも多様な形態が可能であること
は勿論である。
に説明したが、この他にも多様な形態が可能であること
は勿論である。
【図１】従来におけるハイパーページモードのデータ出
力制御回路のブロック図。
力制御回路のブロック図。
【図２】本発明に係る出力エネーブル制御信号発生回路
の回路図。
の回路図。
【図３】図２の回路による出力エネーブル制御信号の制
御も受けるデータバスライン制御部分の回路図。
御も受けるデータバスライン制御部分の回路図。
【図４】本発明によるデータ出力制御回路のブロック
図。
図。
【図５】図４中に示す書込エネーブルラッチ信号発生回
路の回路図。
路の回路図。
【図６】従来技術によるハイパーページモードの一例を
示す信号波形図。
示す信号波形図。
【図７】従来技術によるハイパーページモードの他の例
を示す信号波形図。
を示す信号波形図。
【図８】本発明によるハイパーページモードの一例を示
す信号波形図。
す信号波形図。
【図９】本発明によるハイパーページモードの他の例を
示す信号波形図。
示す信号波形図。
【図１０】本発明によるハイパーページモードの他の例
を示す信号波形図。
を示す信号波形図。
【図１１】本発明によるハイパーページモードの他の例
を示す信号波形図。
を示す信号波形図。
【図１２】本発明によるハイパーページモードの他の例
を示す信号波形図。
を示す信号波形図。
３ プリチャージ制御信号発生回路 ５ プリチャージ信号発生回路 ７ データバスラインプリチャージ回路 ９ データ出力バッファトリガ信号発生回路 １１ データ出力バッファ及びデータ出力ドライバ ５０，６０，７０ スイッチ手段 １２０ 出力エネーブル制御信号発生回路 １３０ 書込エネーブルラッチ信号発生回路
Claims (2)
- 【請求項１】 カラムアドレスストローブ信号、ローア
ドレスストローブ信号、及びアドレス信号を入力として
プリチャージを制御するための信号を発生するプリチャ
ージ制御信号発生回路と、これによるプリチャージ制御
信号に応答してプリチャージ信号を発生するプリチャー
ジ信号発生回路と、前記プリチャージ信号に従いデータ
バスラインをプリチャージするデータバスラインプリチ
ャージ回路と、カラムアドレスストローブ信号、ローア
ドレスストローブ信号、及びアドレス信号に応答してト
リガ信号を発生するデータ出力バッファトリガ信号発生
回路と、前記トリガ信号に応答してデータバスラインの
データ信号をバッファリングしドライブして出力するデ
ータ出力バッファ及びデータ出力ドライバと、からなる
ハイパーページモードを有する半導体メモリ装置のデー
タ出力制御回路において、 出力エネーブル信号、書込エネーブル信号、及びカラム
アドレスストローブ信号に応答して、前記プリチャージ
信号発生回路を制御する出力エネーブル制御信号を発生
する出力エネーブル制御信号発生回路と、カラムアドレ
スストローブ信号に応答して書込エネーブル信号をラッ
チし、前記データ出力バッファトリガ信号発生回路を制
御する書込エネーブルラッチ信号を発生する書込エネー
ブルラッチ信号発生回路と、を備え、書込エネーブル信
号も利用してデータ出力制御を行えるようになっている
ことを特徴とするデータ出力制御回路。 - 【請求項２】 出力エネーブル制御信号発生回路及び書
込エネーブルラッチ信号発生回路は、スイッチ手段を介
して各入力信号を受けるようにされ、そのスイッチ手段
のオンオフ制御により選択的に動作させられるようにな
っている請求項１記載のデータ出力制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P43972 | 1995-11-27 | ||
| KR1019950043972A KR0172345B1 (ko) | 1995-11-27 | 1995-11-27 | 반도체 메모리 장치의 하이퍼 페이지 모드의 데이터 출력신호 제어회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09171688A true JPH09171688A (ja) | 1997-06-30 |
| JP2828963B2 JP2828963B2 (ja) | 1998-11-25 |
Family
ID=19435895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8316384A Expired - Fee Related JP2828963B2 (ja) | 1995-11-27 | 1996-11-27 | 半導体メモリ装置のデータ出力制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5835449A (ja) |
| JP (1) | JP2828963B2 (ja) |
| KR (1) | KR0172345B1 (ja) |
| TW (1) | TW311223B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5802009A (en) * | 1997-04-28 | 1998-09-01 | Micron Technology, Inc. | Voltage compensating output driver circuit |
| US6046943A (en) * | 1998-03-10 | 2000-04-04 | Texas Instuments Incorporated | Synchronous semiconductor device output circuit with reduced data switching |
| JP3784979B2 (ja) * | 1999-02-09 | 2006-06-14 | 株式会社東芝 | バス駆動回路 |
| JP2001126483A (ja) * | 1999-10-28 | 2001-05-11 | Mitsubishi Electric Corp | データ出力回路およびそれを備える半導体記憶装置 |
| US6496424B2 (en) * | 2001-04-20 | 2002-12-17 | Sun Microsystems | Method and apparatus for generating and controlling integrated circuit memory write signals |
| JP4338010B2 (ja) * | 2002-04-22 | 2009-09-30 | 株式会社日立製作所 | 半導体集積回路装置 |
| KR100480915B1 (ko) * | 2002-10-30 | 2005-04-07 | 주식회사 하이닉스반도체 | 메모리 소자의 페이지 라이트/리드 모드 제어방법 및 그장치 |
| US20070262379A1 (en) * | 2006-05-15 | 2007-11-15 | Chin-Chuan Lai | Metal structure of glass substrate and formation thereof |
| KR100930384B1 (ko) * | 2007-06-25 | 2009-12-08 | 주식회사 하이닉스반도체 | 입/출력라인 감지증폭기 및 이를 이용한 반도체 메모리장치 |
| JP2013201667A (ja) * | 2012-03-26 | 2013-10-03 | Toshiba Corp | 出力ドライバ回路、および、半導体記憶装置 |
| US20160285453A1 (en) * | 2015-03-25 | 2016-09-29 | Qualcomm Incorporated | Driver using pull-up nmos transistor |
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|---|---|---|---|---|
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| DE69019551T2 (de) * | 1989-02-18 | 1995-09-21 | Sony Corp | Speicheranordnungen. |
| US5587964A (en) * | 1991-06-28 | 1996-12-24 | Digital Equipment Corporation | Page mode and nibble mode DRAM |
| JP3110113B2 (ja) * | 1991-11-21 | 2000-11-20 | 株式会社東芝 | スタティック型メモリ |
| JP2962080B2 (ja) * | 1991-12-27 | 1999-10-12 | 日本電気株式会社 | ランダムアクセスメモリ |
| KR970011971B1 (ko) * | 1992-03-30 | 1997-08-08 | 삼성전자 주식회사 | 반도체 메모리 장치의 비트라인 프리차아지회로 |
| JP2658768B2 (ja) * | 1992-10-19 | 1997-09-30 | 日本電気株式会社 | ダイナミックｒａｍ |
| JP2894115B2 (ja) * | 1992-11-10 | 1999-05-24 | 松下電器産業株式会社 | カラム選択回路 |
| JP2894170B2 (ja) * | 1993-08-18 | 1999-05-24 | 日本電気株式会社 | メモリ装置 |
| JPH07182864A (ja) * | 1993-12-21 | 1995-07-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5625601A (en) * | 1994-04-11 | 1997-04-29 | Mosaid Technologies Incorporated | DRAM page copy method |
| US5526320A (en) * | 1994-12-23 | 1996-06-11 | Micron Technology Inc. | Burst EDO memory device |
-
1995
- 1995-11-27 KR KR1019950043972A patent/KR0172345B1/ko not_active Expired - Fee Related
-
1996
- 1996-10-29 TW TW085113205A patent/TW311223B/zh not_active IP Right Cessation
- 1996-11-27 US US08/756,144 patent/US5835449A/en not_active Expired - Fee Related
- 1996-11-27 JP JP8316384A patent/JP2828963B2/ja not_active Expired - Fee Related
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