JPH0917178A - 半導体記憶装置とメモリシステム - Google Patents

半導体記憶装置とメモリシステム

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JPH0917178A
JPH0917178A JP8094797A JP9479796A JPH0917178A JP H0917178 A JPH0917178 A JP H0917178A JP 8094797 A JP8094797 A JP 8094797A JP 9479796 A JP9479796 A JP 9479796A JP H0917178 A JPH0917178 A JP H0917178A
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誠 森野
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兼秀 検見崎
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Abstract

(57)【要約】 【課題】 簡単な構成により高信頼性のデータ保持機能
を持つようにした半導体記憶装置とメモリシステム、及
びデータ保持モードでの大幅な低消費電力化を可能にし
た半導体記憶装置とメモリシステムを提供する。 【解決手段】 特定の書き込み動作モードの指定により
異なるメモリアレイの２つのメモリセルを同時選択して
書き込み信号の論理１が上記キャパシタに電荷がある状
態に対応させ、書き込み信号の論理０が上記キャパシタ
に電荷が無い状態に対応させて同じ書き込み信号を書き
込み、特定の読み出し動作モードの指定により、上記異
なるメモリアレイの２つのダイナミック型メモリセルを
同時選択して、上記書き込み動作のときに対応して上記
ダイナミック型メモリセルのキャパシタに電荷がある状
態を読み出し信号の論理１に対応し、上記キャパシタに
電荷が無い状態を読み出し信号の論理０に対応させると
ともに、上記２つの読み出し信号の論理１を優先させて
出力させる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置とメ
モリシステムに関し、主として大記憶容量のダイナミッ
ク型ＲＡＭ（ランダム・アクセス・メモリ）及びそれを
用いたメモリシステムにおけるデータ保持技術に利用し
て有効な技術に関するものである。
【０００２】
【従来の技術】温度に依存して発振周期が変化する発振
器を設け、リフレッシュ周期を温度変化に対応させて変
化させ、セルフリフレッシュ時のデータ保持電流を低減
しようとしたダイナミック型ＲＡＭがある。このような
ダイナミック型ＲＡＭに関しては、特開平２−３１５１
３０号公報がある。また、セルフリフレッシュ時にメモ
リセルのプレート電位を低下させ、ダイナミック型メモ
リセルのリーク電流を低減しようとしたダイナミック型
ＲＡＭがある。このようなダイナミック型ＲＡＭに関し
ては、学会（ＩＥＥＥ）論文０−７８０３−２４９５−
１／９５／＄４．００／Ｃ１９９５ ＩＥＥＥがある。
【０００３】
【発明が解決しようとする課題】上記前者のダイナミッ
ク型ＲＡＭでは、セルフリフレッシュモード時にデータ
保持電流を最小とするために、かかるダイナミック型Ｒ
ＡＭの周囲温度変動によるデータ保持時間変化に対し、
温度に依存して発振周期の変化する発振器により最適な
リフレッシュ周期を自動的に設定するものである。
【０００４】そもそも、ダイナミック型メモリセルのデ
ータ保持時間を決定するのは、メモリセルを構成するＭ
ＯＳＦＥＴとキャパシタ構造に依存するＰＮ接合部、又
はシリコン基板と酸化膜との界面部に発生するリーク電
流に対応させるためである。ダイナミック型ＲＡＭ内の
メモリセルには、データ保持時間の温度依存性及び電源
電圧依存性が比較的大きいものが全メモリセル数の０．
１％くらいを占めていることが知られている。これら少
数のメモリセルのうち、さらに最もデータ保持時間の短
いメモリセル（以下、ワーストメモリセルという）がダ
イナミック型ＲＡＭ全体のデータ保持時間を決定してい
る。
【０００５】上記温度に依存して周期の変化する発振器
は、実際のメモリセルを約１０００個並列に接続した擬
似メモリセルと、プリチャージ回路及び擬似メモリセル
の電位を検出する比較回路から構成されており、プリチ
ャージ信号により蓄積された擬似メモリセルの電荷の減
少をその電位の低下を検出することにより実際のメモリ
セルに対する温度の影響を模擬的に検出するものであ
る。そのため、発振器の発振周期は、ダイナミック型Ｒ
ＡＭ内の上記少数のメモリセル以外の大多数を占めるメ
モリセルのデータ保持時間に主に追従するため、温度依
存性及び電源依存性が大きいワーストメモリセルと異な
り、最適なリフレッシュ周期が得らないという問題のあ
ることを本願発明者等においては気が付いた。
【０００６】後者のダイナミック型ＲＡＭでは、セルフ
リフレッシュモードが指定された時、通常Ｖcc／２であ
るメモリセルのプレート電位をＶss（基準電位）に下
げ、メモリセルのキャパシタ部のＰＮ接合部の電位を低
減させるものである。しかしながら、メモリセルのプレ
ート電位をＶssに下げることとにより、メモリセルの蓄
積ノードはカップリングにより負電位に引き下げられる
ため、セルフリフレッシュ時にワード線にゲートが接続
されたアドレス選択用ＭＯＳＦＥＴがオン状態にならな
いように、かかるワード線の電位を上記負電位に対応し
て低下させる必要がある。そして、セルフリフレッシュ
モードから通常アクセスモードに復帰するために要する
時間が長くかかるという副作用がある。
【０００７】この発明の目的は、簡単な構成により高信
頼性のデータ保持機能を持つようにした半導体記憶装置
とメモリシステムを提供することにある。この発明の他
の目的は、データ保持モード（セルフリフレッシュモー
ド）での大幅な低消費電力化を可能にした半導体記憶装
置とメモリシステムを提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、特定の書き込み動作モード
の指定により異なるメモリアレイ又はダイナミック型Ｒ
ＡＭの２つのメモリセルを同時選択して書き込み信号の
論理１が上記キャパシタに電荷がある状態に対応させ、
書き込み信号の論理０が上記キャパシタに電荷が無い状
態に対応させて同じ書き込み信号を書き込み、特定の読
み出し動作モードの指定により、上記異なるメモリアレ
イの２つのダイナミック型メモリセルを同時選択して、
上記書き込み動作のときに対応して上記ダイナミック型
メモリセルのキャパシタに電荷がある状態を読み出し信
号の論理１に対応し、上記キャパシタに電荷が無い状態
を読み出し信号の論理０に対応させるとともに、上記２
つの読み出し信号の論理１を優先させて出力させるよう
にする。
【０００９】上記した手段によれば、データ保持状態等
において２つのメモリセルのキャパシタに電荷がある状
態を論理１に対応させ、それを優先させて出力させるこ
とにより一方のメモリセルでリーク電流による記憶情報
が破壊されても他方のメモリセルから読み出させるの
で、高信頼性でのデータ保持が可能となり、リフレッシ
ュ周期を平均的なメモリセルに合わせて長くできるため
に大幅な低消費電力化が可能になる。
【００１０】
【発明の実施の形態】図１と図２には、この発明が適用
されたダイナミック型ＲＡＭの一実施例のブロック図が
示されている。図１には、メモリアレイとその周辺選択
回路が示され、図２にはアドレスバッファや入出力バッ
ファのような入出力インターフェイス部とタイミング制
御回路が示されている。
【００１１】図１において、メモリマットＭＭＡＴ０と
それに設けられたセンスアンプＳＡ０、及びメモリマッ
トＭＭＡＴ１とそれに設けられたセンスアンプＳＡ１と
に挟まれてＹデコーダＹＤＥＣ０１が設けられる。セン
スアンプＳＡ０及びＳＡ１には、図示しないがＹ（カラ
ム）選択スイッチが設けられており、上記ＹデコーダＹ
ＤＥＣ０１の出力信号によりＳＡ０及びその相補ビット
線（又は相補データ線あるいは相補ディジット線と呼ば
れることもある）が入出力線ＩＯ０ｉに、ＳＡ１及びそ
の相補ビット線が入出力線ＩＯ１ｉに接続される。
【００１２】他のメモリマットＭＭＡＴ２，ＭＭＡＴ３
や、ＭＭＡＴ４，ＭＭＡＴ５及びＭＭＡＴ６，ＭＡＴ７
もそれぞれセンスアンプＳＡ２，ＳＡ３，ＳＡ４，ＳＡ
５，ＳＡ６及びＳＡ７が設けられる。上記のうち、ＳＡ
３とＳＡ４の間に挟まれて２つのメモリマットＭＭＡＴ
２とＭＭＡＴ３に共通に用いられるＹデコーダＹＤＥＣ
２３が設けられ、ＳＡ４とＳＡ５の間に挟まれて２つの
メモリマットＭＭＡＴ４とＭＭＡＴ５に共通に用いられ
るＹデコーダＹＤＥＣ４５が設けられ、ＳＡ６とＳＡ７
の間に挟まれて２つのメモリマットＭＭＡＴ６とＭＭＡ
Ｔ７に共通に用いられるＹデコーダＹＤＥＣ５７が設け
られる。
【００１３】上記入出力線ＩＯ０ｉ及びＩＯ１ｉは、後
述するようなマット制御回路ＭＡＴＣＮＴＬ０１からの
制御信号に従い、入出力線選択回路ＩＯＳＥＬ０１によ
り、入出力線ＩＯ０ｉ又はＩＯ１ｉの一方が４回路分か
らなるメインアンプＭＡの入力端子、及び４回路分から
なるライトドライバＷＤの出力端子に接続される。
【００１４】上記メモリマットＭＭＡＴ０〜ＭＭＡＴ７
において、デコーダＸＤ０，ＸＤ１が設けられる。これ
らのデコーダＸＤ０，ＸＤ１は、後述するようなプリデ
コーダ回路ＸＰＤの出力信号ＡＸｉを解読して４本分の
ワード線選択信号を形成する。これらのデコーダＸＤ
０，ＸＤ１と次に説明するマット制御回路ＭＡＴＣＮＴ
Ｌ０１〜ＭＡＴＣＮＴＬ６７の出力信号とによってワー
ド線の選択信号を形成するワードドライバＷＤ０，ＷＤ
１が設けられる。このワードドライバには、欠陥救済の
ための予備のワード線に対応したワードドライバも含ま
れる。
【００１５】上記一対のメモリマットＭＭＡＴ０，ＭＭ
ＡＴ１に対応してマット制御回路ＭＡＴＣＮＴＬ０１が
設けられる。他の対とされるメモリマットＭＭＡＴ２，
ＭＭＡＴ３〜ＭＭＡＴ６，ＭＭＡＴ７に対しても同様な
マット制御回路ＭＡＴＣＮＴＬ２３，ＭＡＴＣＭＴＬ４
５，ＭＡＴＣＮＴＬ６７が設けられる。マット制御回路
ＭＡＴＣＮＴＬ０１〜ＭＡＴＣＮＴＬ６７は、マット選
択信号ＭＳ０〜７と最上位ビットのアドレス信号／ＡＸ
１１及びセンス動作タイミング信号φＳＡ、下位２ビッ
トのアドレス信号Ｘ０〜３、冗長信号ＸＲ０〜３とを受
けて、選択されたメモリマットに対した１つのマット制
御回路において、４本のワード線の中の１本を選択する
選択信号を出力する。この他に、マット制御回路ＭＡＴ
ＣＮＴＬ０１〜ＭＡＴＣＮＴＬ６７は、上記選択された
メモリマットに対応してビット線プリチャージスイッチ
をオフ状態にさせる信号や、センスアンプの増幅動作を
開始させるタイミング信号を出力する。
【００１６】不良ワード線へのアクセスが行われたとき
には、上記不良ワード線の選択動作が停止される。これ
に代えて、上記選択信号ＸＲ０〜３により冗長回路側の
選択信号が形成されるので、予備のワード線が選択状態
にされる。また、同図において、他のアレイＡＲＲＡＹ
１〜ＡＲＲＡＹ３は、その内部構成が省略されている
が、上記アレイＡＲＲＡＹ０と同様なメモリアレイ及び
その周辺回路から構成される。
【００１７】図２において、タイミング制御回路ＴＧ
は、外部端子から供給されるチップイネーブル信号／Ｃ
Ｅ、アウトプットイネーブル信号／ＯＥ及びライトイネ
ーブル信号／ＷＥを受けて、動作モードの判定、それに
対応して内部回路の動作に必要な各種のタイミング信号
を形成する。この実施例では、上記のようにダイナミッ
ク型ＲＡＭであるにもかかわらず、そのインターフェイ
スがスタティック型ＲＡＭと互換性を持つようにされ
る。つまり、通常のダイナミック型ＲＡＭのように共通
のアドレス端子からロウ系アドレス信号とカラム系アド
レス信号をアドレスストローブ信号に同期して時系列的
に入力するというアドレスマルチプレックス方式を取ら
ず、ロウ系とカラム系のアドレス信号をそれぞれ独立し
たアドレス端子から供給する構成を取るものである。こ
の明細書及び図面では、／はロウレベルがアクティブレ
ベルであることを意味するのに用いている。
【００１８】上記タイミング制御回路ＴＧから出力され
る信号φＲ１とφＲ３は、ロウ系の基本タイミング信号
であり、後述するようなロウ系の選択動作のために使用
される。タイミング信号φＸＬは、ロウ系アドレスを取
り込んで保持させる信号であり、ロウアドレスバッファ
ＲＡＢに供給される。すなわち、ロウアドレスバッファ
ＲＡＢは、上記タイミング信号φＸＬによりアドレス端
子Ａ０〜Ａ１９のうちアドレス端子Ａ８〜Ａ１９から入
力されたアドレスを取り込んでラッチ回路に保持させ
る。
【００１９】タイミング信号φＹＬは、カラムウ系アド
レスを取り込んで保持させる信号であり、カラムアドレ
スバッファＣＡＢに供給される。すなわち、カラムアド
レスバッファＣＡＢは、上記タイミング信号φＹＬによ
りアドレス端子Ａ０〜Ａ１９のうちアドレス端子Ａ０〜
Ａ７から入力されたアドレスを取り込んでラッチ回路に
保持させる。
【００２０】信号φＲＥＦは、リフレッシュモードのと
きに発生される信号であり、ロウアドレスバッファＲＡ
Ｂの入力部に設けられたマルチプレクサＡＭＸに供給さ
れて、リフレッシュモードのときにリフレッシュアドレ
スカウンタ回路ＲＦＣにより形成されたリフレッシュ用
アドレス信号に切り替えるよう制御する。リフレッシュ
アドレスカウンタ回路ＲＦＣは、タイミング制御回路Ｔ
Ｇに含まれるタイマ回路により形成されたリフレッシュ
用の歩進パルス（クロック信号ＣＬＫ）φＲＣを計数し
てリフレッシュアドレス信号を生成する。この実施例で
はオートリフレッシュとセルフリフレッシュを持つよう
にされる。
【００２１】タイミング信号φＸは、ワード線選択タイ
ミング信号であり、デコーダＸＤ、冗長デコーダＸＲＤ
に供給されて、下位２ビットのアドレス信号の解読され
た信号に基づいて４通りのワード線選択タイミング信号
Ｘ０〜３、ＡＸＲ０〜３が形成される。ロウ系プリデコ
ーダＸＰＤは、内部アドレス信号ＢＸｉを解読してプリ
デコード信号ＡＸｉ，ＡＸｊ，ＡＸｋを形成する。タイ
ミング信号φＹはカラム選択タイミング信号であり、内
部アドレス信号ＡＹｉとともにカラム系プリデコーダＹ
ＰＤに供給されてカラムプリデコード信号ＡＹｉ、ＡＹ
ｊ、ＡＹｋが形成される。
【００２２】タイミング信号φＷは、書き込み動作を指
示する制御信号であり、タイミング信号φＲは読み出し
動作を指示する制御信号である。これらのタイミング信
号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き
込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バ
ッファを活性化し、出力バッファを出力ハイインピーダ
ンス状態にさせる。これに対して、読み出し動作のとき
には、上記出力バッファを活性化し、入力バッファを出
力ハイインピーダンス状態にする。
【００２３】タイミング信号φＭＳは、マット選択動作
を指示する信号であり、ロウアドレスバッファＲＡＢに
供給され、このタイミングに同期してマット選択信号Ｍ
Ｓ０〜７が出力される。タイミング信号φＳＡは、セン
スアンプの動作を指示する信号である。このタイミング
信号φＳＡに基づいて、センスアンプの活性化パルスが
形成されることの他、相補ビット線のプリチャージ終了
動作や、非選択のメモリマット側のビット線を切り離す
動作の制御信号を形成するにも用いられる。
【００２４】この実施例では、ロウ系の冗長回路Ｘ−Ｒ
ＥＤが代表として例示的に示されている。すなわち、上
記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回
路と、アドレス比較回路とを含んでいる。記憶された不
良アドレスとロウアドレスバッファＲＡＢから出力され
る内部アドレス信号ＢＸｉとを比較し、不一致のときに
は信号ＸＲＥをハイレベルにして、正規回路の動作を有
効にする。上記入力された内部アドレス信号ＢＸｉと記
憶された不良アドレスとが一致すると、信号ＸＲＥをロ
ウレベルにして正規回路の不良ワード線の選択動作を禁
止させるとともに、１つの予備ワード線を選択する選択
信号ＡＸＲ０〜３を出力させる。
【００２５】図２では省略されているが、上記ロウ系の
回路と同様な回路がカラム系にも設けられており、それ
によって不良ビット線に対するメモリアクセスを検出す
ると、カラムデコーダＹＤによる不良ビット線の選択動
作を停止させ、それに代えて、予備に設けられているビ
ット線を選択する選択信号が形成される。
【００２６】この実施例では、信号φＳＥＬＦとφＬＳ
ＥＬＦによる２通りのリフレッシュモードが設けられ
る。信号φＳＥＬＦによるリフレッシュモードは、通常
のセルフリフレッシュモードであるのに対して、信号φ
ＬＳＥＬＦによるリフレッシュモードは、本願により提
案される新規なリフレッシュモードである。つまり、バ
ッテリーバックアップ等のように比較的長い時間にわた
ってデータ保持状態にあるとき、上記信号φＬＳＥＬＦ
によりタイマＬＭＴＲが動作させられ、リフレッシュパ
ルスφRintが発生され、これに基づいてタイミング制御
回路ＴＧによりロウ系の基本クロックφＲ１を発生させ
てリフレッシュモードが実施される。
【００２７】上記信号φＬＳＥＬＦはローパワーセルフ
リフレッシュモードと呼ばれるものであり、そのリフレ
ッシュ周期が温度依存タイマＬＭＴＲにより設定されて
なる平均的なメモリセルのデータ保持時間に合わせて長
くされる。このようなリフレッシュ周期を長くすること
により、データ保持状態が比較的長い期間に渡って行わ
れるモード、例えばシステムの電源が遮断された状態の
バッテリーバックアップでのデータ保持モードに有効と
される。
【００２８】上記のようにリフレッシュ周期を長くする
と、落ちこぼれ的な少数のメモリセルにおいてはデータ
破壊が生じてしまう。そこで、上記のような信号φＬＳ
ＥＬＦによるリフレッシュモードに入る前に、次のよう
なデータの書き換えが行われる。つまり、記憶エリアを
半分にし、２つのメモリセルに同じデータを書き込むよ
うにする。例えば、全記憶エリアの半分のエリアしか有
効データが存在しないときには、そのまま同じデータを
空きエリアに書き込んで１つのデータを２つのセルに記
憶させる。もしも、半分以上の記憶エリアに有効なデー
タが存在する場合には、かかる有効データをいったん読
み出してデータ圧縮し、全記憶エリアの半分ずつのエリ
アを二重選択して１つのデータを２つのセルに記憶させ
る。このようなデータの書き込みに対応して、Ｘ系の最
上位ビットのアドレス／ＡＸ１１とＡＸ１１（アドレス
端子Ａ１９）が共に選択レベルにされる。これにより、
メモリアレイでは２つのワード線が二重選択されて、同
じデータが上記選択状態にされた２つのメモリセルに書
き込まれる。
【００２９】このような書き込み動作のために、データ
端子Ｉ／Ｏ０〜Ｉ／Ｏ７から供給される書き込みデータ
は、データ変換回路ＤＳＣＲにより１つのデータが２つ
のメモリセルに供給されるように伝えられる。これに対
して、上記書き込まれ信号の読み出しに際しては、読み
出し信号ＲＩＯｉが２ビット対で読み出されるために、
上記データ変換回路ＤＳＣＲにより各ビット対において
論理和が採られ、その論理和信号が読み出し信号として
上記データ端子Ｉ／Ｏ０〜Ｉ／Ｏ７を通して出力され
る。
【００３０】図３には、この発明に係るダイナミック型
ＲＡＭのメモリアレイ部の一実施例の要部回路図が示さ
れている。同図においては、メモリマットＭＡＴ０の４
本のワード線ＷＬ０〜ＷＬ３、及び冗長ワード線ＲＷＬ
１〜ＲＷＬ３、２対の相補ビット線とこれらに関連した
センスアンプとプリチャージ回路等が代表として例示的
に示され、メモリマットＭＭＡＴ１はブラックボックス
として示されている。また、一対の相補ビット線に対応
した各回路を構成するＭＯＳＦＥＴについてのみ代表と
して回路記号が付加されている。
【００３１】ダイナミック型メモリセルは、アドレス選
択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓから
構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲート
は、ワード線ＷＬ０等に接続され、このＭＯＳＦＥＴＱ
ｍのドレインがビット線に接続され、ソースに情報記憶
キャパシタＣｓが接続される。情報記憶用キャパシタＣ
ｓの他方の電極は共通化されてプレート電圧ＰＬＴが与
えられる。
【００３２】上記ビット線対は、同図に示すように平行
に配置され、ビット線の容量バランス等をとるために必
要に応じて適宜に交差させられる。かかる相補ビット線
対は、センスアンプの入出力ノードと接続される。セン
スアンプは、ゲートとドレインとが交差接続されてラッ
チ形態にされたＮチャンネル型ＭＯＳＦＥＴＱ３，Ｑ４
及びＰチャンネル型ＭＯＳＦＥＴＱ１，Ｑ２から構成さ
れる。Ｎチャンネル型ＭＯＳＦＥＴＱ３とＱ４のソース
は、共通ソース線ＣＳＮに接続される。Ｐチャンネル型
ＭＯＳＦＥＴＱ１とＱ２のソースは、共通ソース線ＣＳ
Ｐに接続される。共通ソース線ＣＳＰに例示的に示され
ているように、Ｐチャンネル型ＭＯＳＦＥＴのパワース
イッチＭＯＳＦＥＴＱ１０が設けられて、タイミング信
号φＳＡＰがロウレベルにされるとＭＯＳＦＥＴＱ１０
がオン状態になって、センスアンプの動作に必要な電圧
供給を行う。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６に
対応した共通ソース線ＣＳＮには、図示しないＮチャン
ネル型ＭＯＳＦＥＴが設けられ、センスアンプの動作タ
イミングに回路の接地電位を供給する。
【００３３】これらセンスアンプを活性化させるパワー
スイッチＭＯＳＦＥＴは、安定的なセンス動作を行わせ
るために、センスアンプが増幅動作を開始した時点では
比較的小さな電流しか供給できないようなパワースイッ
チＭＯＳＦＥＴをオン状態にし、センスアンプの増幅動
作によってビット線対の電位差がある程度大きくなって
時点で大きな電流を流すようなパワースイッチＭＯＳＦ
ＥＴをオン状態にする等して増幅動作を段階的に行うよ
うにされてもよい。
【００３４】上記センスアンプの入出力ノードには、相
補ビット線対を短絡させるＭＯＳＦＥＴＱ７と、相補ビ
ット線にハーフプリチャージ電圧ＨＶＣを供給するスイ
ッチＭＯＳＦＥＴＱ５とＱ６からなるプリチャージ回路
が設けられる。これらのＭＯＳＦＥＴＱ５〜Ｑ７のゲー
トは、共通にプリチャージ信号ＰＣＢが供給される。
【００３５】ＭＯＳＦＥＴＱ８とＱ９は、カラム選択信
号ＹＳによりスイッチ制御されるカラムスイッチを構成
する。この実施例では、１つのカラム選択信号ＹＳによ
り４対のビット線対を選択できるようにされる。それ
故、上記カラム選択信号ＹＳは、同図に例示的に示され
ている２対のビット線とビット線のみ示した残り２対の
ビット線とに対応した４つのセンスアンプの入出力ノー
ドに設けられたカラムスイッチを構成するＭＯＳＦＥＴ
のゲートに共通に供給され、かかるスイッチＭＯＳＦＥ
Ｔを介して４対のビット線と４対の入出力線／ＩＯ０，
ＩＯ０〜／ＩＯ３，ＩＯ３がそれぞれ接続される。
【００３６】スイッチＭＯＳＦＥＴＱｍとキャパシタＣ
ｓからなるメモリセルは、ビット線の一方と他方に２つ
おきに設けられる。つまり、一方のビット線とワード線
（０＋４Ｎ）とワード線（３＋４Ｎ）の交点にメモリセ
ルが設けられ、他方のビット線とワード線（１＋４Ｎ）
とＷＬ（２＋４Ｎ）の交点にメモリセルが設けられる。
ここで、Ｎは、0 ，１，２，３・・・６３である。
【００３７】上記のように、スイッチＭＯＳＦＥＴＱｍ
とキャパシタＣｓからなるメモリセルは、ビット線対の
一方又は他方と接続されている。一方のビット線に接続
されたメモリセルのキャパシタＣｓの電荷の状態がハイ
レベルであるとき、かかるキャパシタＣｓに接続された
ＭＯＳＦＥＴＱｍのゲートであるワード線が選択された
とき、上記ビット線とキャパシタＣｓとのチャージシェ
アによりビット線電位が上昇し、これに続くセンスアン
プの増幅動作によりハイレベルの読み出し信号が形成さ
れる。上記キャパシタＣｓの電荷の状態がロウレベルで
あるとき、かかるキャパシタＣｓに接続されたＭＯＳＦ
ＥＴＱｍのゲートが接続されたワード線が選択されたと
き、上記ビット線とのチャージシェアにより、ビット線
電位が下降し、これに続くセンスアンプの増幅作用によ
りロウレベルの読み出し信号が形成される。書き込み動
作では、書き込み情報がハイレベルのときにはキャパシ
タＣｓにハイレベルが、書き込み信情報がロウレベルの
ときにはキャパシタＣｓにはロウレベルが伝えられる。
【００３８】上記ビット線対のうち、反転ビット線に接
続されたメモリセルは、読み出されたり、書き込まれる
情報のレベルと、メモリセルの電荷の状態とは逆にな
る。すなわち、ワード線ＷＬ（１＋４Ｎ）とＷＬ（２＋
４Ｎ）に接続されたメモリセルでは、入出力情報レベル
のメモリセルとキャパシタの電荷の状態は同一である
が、ワード線ＷＬ（０＋４Ｎ）とＷＬ（３＋４Ｎ）に接
続されたメモリセルでは入出力情報のレベルとメモリセ
ルのキャパシタの電荷の状態が逆転する。
【００３９】そこで、図２におけるデータ変換回路で
は、アドレス信号ＢＸ０，ＢＸ１又はＲＸ０〜３が与え
られており、電荷の状態がハイレベルのときに論理１に
なるようなデータ変換動作が合わせて行われる。つま
り、上記のようなワード線（１＋４Ｎ）とＷＬ（２＋４
Ｎ）の選択動作のときには、読み出し信号がそのまま論
理和回路に入力され、ワード線ＷＬ（０＋４Ｎ）とＷＬ
（３＋４Ｎ）の選択状態のときには読み出し信号が反転
されて上記論理和回路に入力される。
【００４０】このことは、次のような事を意味してい
る。つまり、前記のようにデータ保持時間が極端に短
い、いわば落ちこぼれ的なメモリセルでは、電荷の状態
がハイレベルにあるものが、リーク電流によりロウレベ
ルにされてしまうように情報が破壊されるのに対して、
電荷の状態がロウレベルであるものでは、例え上記リー
ク電流があってもそのままの電荷の状態が維持される。
そこで、上記のようにワード線ＷＬ（０＋４Ｎ）とＷＬ
（３＋４Ｎ）に接続されたメモリセルでは、上記リーク
により電荷の状態がハイレベルからロウレベルになった
とき、そのままで出力させると他方から正常なロウレベ
ルが出力される場合でも、上記論理和によりハイレベル
の方が優先されて出力されることとなり、誤ったデータ
を出力させることになる。このため、上記のようにワー
ド線ＷＬ（０＋４Ｎ）とＷＬ（３＋４Ｎ）に接続された
メモリセルが選択されたときには、その読み出しレベル
を反転させて論理和回路に供給するものである。
【００４１】この実施例では、データ保持モードでは、
２つのメモリセルを用い、同じデータを記憶させる。前
記のようにデータ保持時間が短い落ちこぼれ的なメモリ
セルの数が極く少数であるから、上記２つのメモリセル
が共に落ちこぼれ的なものであることは無いと見做して
差支えない。そこで、上記のような論理和信号により論
理１に対応した出力信号を形成することにより、２つの
メモリセルのうち電荷の状態がハイレベルであるべきも
のが、ロウレベルになっても他方のメモリセルにより上
記電荷の状態がハイレベルに対応した論理１の出力信号
を得るようにするものである。
【００４２】このような構成を採ることにより、メモリ
セルのデータ保持時間を平均的な長いサイクルとするこ
とにより、データ保持状態でのセルフリフレッシュ周期
を長くでき、それに伴ってデータ保持状態での消費電流
をスタティック型ＲＡＭに匹敵する程度に小さくするこ
とができる。この実施例では、ダイナミック型メモリセ
ルを用いて大記憶容量化を図り、上記のように入出力イ
ンターフェイスをスタティック型ＲＡＭと互換性を持た
せることにより、特に制限されないが、スタティック型
ＲＡＭの置き換えを可能にすることができる。
【００４３】図４には、上記メモリアレイ部と上記デー
タ変換回路ＤＳＣＲに含まれる読み出し系回路の一実施
例の概略回路図が示されている。メモリアレイＡＲＲＡ
Ｙ１は、非反転側のビット線ＢＬ１と反転側のビット線
／ＢＬ１とワード線ＷＬ０〜ＷＬ３の交点には、スイッ
チＭＯＳＦＥＴＱｍとキャパシタＣｓからなるメモリセ
ルが、相補ビット線対の一方のビット線／ＢＬ１と他方
のビット線ＢＬ１に２つおきに設けられる。つまり、図
３のように一方のビット線／ＢＬ１とワード線ＷＬ０と
ＷＬ３の交点にメモリセルが設けられ、他方のビット線
ＢＬ１とワード線ＷＬ１とＷＬ２の交点にメモリセルが
設けられる。以後、このような規則的に従ってメモリセ
ルが順次に設けられる。同様に、冗長ワード線ＲＷＬ０
〜ＲＷＬ３においても、上記同様に規則に従って予備の
メモリセルが設けられる。他方のメモリアレイＡＲＲＡ
Ｙ２は、同図では省略されているが上記メモリアレイＡ
ＲＲＡＹ１と同様な構成にされている。
【００４４】上記一方のビット線／ＢＬ１に接続された
メモリセルのキャパシタＣｓに電荷がある状態は、それ
をそのまま読み出すと論理０が出力される。つまり、ビ
ット線／ＢＬ１がハイレベルで、ビット線ＢＬ１がロウ
レベルになるので、かかる相補ビット線がカラムスイッ
チにより選択されると、入出力線／ＩＯ１がハイレベル
でＩＯ１がロウレベルになり、それを増幅するメインア
ンプＭＡ１の増幅出力信号は、ロウレベルとなって正論
理を採るものでは論理０が出力される。このようなメモ
リセルでは、上記ハイレベルの記憶電荷がリーク電流に
より失われてロウレベルになると論理１が出力されてし
まうようになる。したがって、単純に２つのメモリセル
からの読み出し信号の論理和出力を形成すると、仮に他
方のメモリセルから正しい論理０の読み出し信号が出力
されているにもかかわらず、上記破壊されたデータであ
る論理１が優先的に読み出されてしまうのを防ぐため
に、次のようなデータ変換回路が設けられる。
【００４５】この実施例の半導体記憶装置では、前記の
ような特定の書き込みモードでは、メモリアレイＡＲＲ
ＡＹ１とＡＲＲＹ２の２つのメモリセルに論理１の書き
込みを行うとき、選択されたメモリセルが上記のように
一方のビット線／ＢＬ１と／ＢＬ２に接続されたものな
ら、データ変換回路ＤＳＣＲによりデータ変換を行っ
て、上記入出力線ＩＯ１とＩＯ２にロウレベル、／ＩＯ
１と／ＩＯ２にハイレベルが伝えられるようにデータを
反転させて、上記メモリセルの情報記憶キャパシタに電
荷が有る状態のハイレベルを書き込むようにするもので
ある。つまり、上記のようなに特定の書き込みモードで
は、メモリセルに着目するとそれが接続されるビット線
が／ＢＬ１，／ＢＬ２かＢＬ１，ＢＬ２かに係わらず、
一律にキャパシタに電荷がある状態なら論理１を記憶
し、キャパシタに電荷が無い状態なら論理０を記憶する
ようにされる。
【００４６】特定の読み出しモードが指定されて、２つ
のメモリアレイＡＲＲＡＹ１とＡＲＲＡＹ２が選択さ
れ、ワード線ＷＬ１やＷＬ３のように反転のビット線／
ＢＬ１，／ＢＬ２側に接続されたメモリセルが選択され
たとき、キャパシタに電荷がある状態なら論理１を出力
し、キャパシタに電荷が無い状態なら論理０を出力する
ようにデータ変換するために、メインアンプＭＡ１とＭ
Ａ２の出力は、データ変換回路ＤＳＣＲによってデータ
変換と合成とが行われる。ワード線ＷＬ０〜ＷＬ３のよ
うな４本のワード線が１組とされ、それぞれは下位２ビ
ットのアドレス信号ＢＸ０とＢＸ１のデコード出力によ
り決定される。
【００４７】つまり、下位２ビットのアドレス信号ＢＸ
０とＢＸ１とが共に論理０と論理１のときにワード線Ｗ
Ｌ０とＷＬ３のようにＷＬ（０＋４Ｎ）とＷＬ（３＋４
Ｎ）が選択される。それ故、排他的オア回路ＥＸＯＲに
より上記下位２ビットのアドレス信号ＢＸ０とＢＸ１と
同じ論理０と論理１の時を検出して、そのときに論理０
の検出信号を形成する。この検出信号の論理０により、
上記２つのメモリアレイＡＲＲＡＹ１とＡＲＲＡＹ２か
らメインアンプＭＡ１とＭＡ２を通して読み出された信
号を受ける排他的ノア回路ＥＸＮＯＲ１とＥＸＮＯＲ２
を制御して、それぞれの読み出し信号を反転させる。つ
まり、上記２つのメモリアレイＡＲＲＡＹ１とＡＲＲＡ
Ｙ２の各メインアンプＭＡ１とＭＡ２の出力信号がハイ
レベル（論理１）ならロウレベル（論理０）に反転さ
せ、ＭＡ１とＭＡ２の出力信号がロウレベル（論理０）
ならハイレベル（論理１）に反転させる。
【００４８】上記下位２ビットのアドレス信号ＢＸ０と
ＢＸ１の一方が論理０で他方が論理１のときと、ワード
線ＷＬ１とＷＬ２のようにＷＬ（１＋４Ｎ）とＷＬ（２
＋４Ｎ）が選択される。それ故、排他的オア回路ＥＸＯ
Ｒにより上記下位２ビットのアドレス信号ＢＸ０とＢＸ
１の不一致を検出して、そのときに論理１の検出信号を
形成する。この検出信号の論理１により、上記２つのメ
モリアレイＡＲＲＡＹ１とＡＲＲＡＹ２からメインアン
プＭＡ１とＭＡ２を通して読み出された信号を受ける排
他的ノア回路ＥＸＮＯＲ１とＥＸＮＯＲ２を制御して、
それぞれの読み出し信号をそのまま伝達させる。
【００４９】これにより、上記のようなに特定の書き込
みモードでのメモリセルに一律にキャパシタに電荷があ
る状態なら論理１を記憶し、キャパシタに電荷が無い状
態なら論理０を記憶するよう書き込み動作に対応した読
み出し信号を得るようにすることができる。この場合、
データ保持モードにおいて、リフレッシュ周期が比較的
長く設定されることにより２つのメモリセルのうちの一
方でリーク電流により記憶情報が破壊されていても、保
持されたデータを読み出すときには他方のメモリセルか
らの正しい読み出し信号を得るようにすることができ
る。
【００５０】同図では、省略されているが、書き込み系
のデータ変換回路も、上記下位２ビットのアドレス信号
ＢＸ０とＢＸ１とを受ける排他的オア回路ＥＸＯＲと、
その検出信号により制御される排他的ノア回路ＥＸＮＯ
Ｒ１とＥＸＮＯＲ２と同様な回路により構成され、書き
込み信号のデータが上記のように変換されて各メモリア
レイＡＲＲＡＹ１とＡＲＲＡＹ２に対応した入出力線Ｉ
Ｏ１と／ＩＯ１及びＩＯ２と／ＩＯ２に伝えられる。
【００５１】図５には、上記メモリアレイ部と上記デー
タ変換回路ＤＳＣＲに含まれる読み出し系回路の他の一
実施例の回路図が示されている。データ変換回路ＤＳＣ
Ｒ、第１メインアンプＭＡ１及び第２メンアンプＭＡ２
は、読み出し回路ＲＣＴＫに含まれる。この実施例は、
メモリアレイの構成が前記図４の実施例と異なるように
されている。つまり、例示的に示されているメモリアレ
イＡＲＲＡＹ１は、非反転側のビット線ＢＬ１と反転側
のビット線／ＢＬ１とワード線ＷＬ０〜ＷＬ３の交点の
うち、一方のビット線／ＢＬ１とワード線ＷＬ０とＷＬ
１の交点にメモリセルが設けられ、他方のビット線ＢＬ
１とワード線ＷＬ２とＷＬ３の交点にメモリセルが設け
られる。以後、このような規則的に従ってメモリセルが
順次に設けられる。同様に、冗長ワード線ＲＷＬ０〜Ｒ
ＷＬ３においても、上記同様な規則に従って予備のメモ
リセルが設けられる。他方のメモリアレイＡＲＲＡＹ２
も、上記同様にワード線ＷＬ０’〜ＷＬ３’及び冗長ワ
ード線ＲＷＬ０’〜ＲＷＬ３’と上記例示的に示されて
いる非反転側のビット線ＢＬ２と反転側のビット線／Ｂ
Ｌ２との交点に上記同様な規則に従ってメモリセルが設
けられる。
【００５２】この構成では、アドレス信号ＢＸ１が論理
０ならワード線ＷＬ０とＷＬ１及びＷＬ０’とＷＬ１’
のうちそれぞれいずれか１つが選択されて反転側のビッ
ト線／ＢＬ１と／ＢＬ２に接続されたメモリセルが指定
され、ＢＸ１が論理１ならワード線ＷＬ２とＷＬ３及び
ＷＬ２’とＷＬ３’のうちそれぞれいずれか１つが選択
されて非反転側のビット線ＢＬ１とＢＬ２に接続された
メモリセルが指定される。このことから、データ変換回
路ＤＳＣＲにおいては、かかるアドレス信号ＢＸ１を用
いて排他的ノア回路ＥＸＮＯＲ１とＥＸＮＯＲ２を制御
する。つまり、アドレス信号ＢＸ１が論理０のときに
は、上記２つのメモリアレイＡＲＲＡＹ１とＡＲＲＡＹ
２における上記反転側のビット線／ＢＬ１とＢＬ２に接
続されたメモリセルからの読み出し信号がメイアンプＭ
Ａ１とＭＡ２により増幅されるとともに、その出力信号
が上記排他的ノア回路ＥＸＮＯＲ１とＥＸＮＯＲ２によ
り反転させられる。アドレス信号ＢＸ１が論理１のとき
には、上記非転側のビット線ＢＬ１とＢＬ２に接続され
たメモリセルからの読み出し信号がメインアンプＭＡ１
とＭＡ２により増幅されるとともに、その出力信号が上
記排他的ノア回路ＥＸＮＯＲ１とＥＸＮＯＲ２によりそ
のまま伝達させられる。
【００５３】同図では、省略されているが、書き込み系
のデータ変換回路も、上記アドレス信号ＢＸ１により制
御される排他的ノア回路ＥＸＮＯＲ１とＥＸＮＯＲ２と
同様な回路により構成され、書き込み信号のデータが上
記のように変換されて各メモリアレイＡＲＲＡＹ１とＡ
ＲＲＡＹ２に対応した入出力線ＩＯ１，／ＩＯ１及びＩ
Ｏ２，／ＩＯ２に伝えられる。
【００５４】同図において、メモリアレイＡＲＲＡＹ１
は、第１ワード線（ＷＬ２）と、第２ワード線（ＷＬ
１）と、第１ビット線（ＢＬ１）と第２ビット線（／Ｂ
Ｌ１）とを含む第１相補ビット線対と、上記第１ワード
線（ＢＬ２）と上記第１ビット線（ＢＬ１）の交点に対
応して設けられた第１メモリセル（ＭＣ１）と、上記第
２ワード線（ＷＬ１）と上記第２ビット線（／ＢＬ１）
との交点に対応して設けられた第２メモリセル（ＭＣ
２）と、上記第１ビット線（ＢＬ１）と上記第２ビット
線（／ＢＬ１）に結合された第１センスアンプ（ＳＡ
１）と、第１共通データ線（ＩＯ１）と第２共通データ
線（／ＩＯ１）とを含む第１共通相補データ線対と、上
記第１ビット線（ＢＬ１）と上記第１共通データ線（Ｉ
Ｏ１）との間に結合された第１スイッチ（ＳＷ１）と、
上記第２ビット線（／ＢＬ１）と上記第２共通データ線
（／ＩＯ１）との間に結合された第２スイッチ（ＳＷ
２）とを有する。
【００５５】メモリアレイＡＲＲＡＹ２は、第３ワード
線（ＷＬ２’）と、第４ワード線（ＷＬ１’）と、第３
ビット線（ＢＬ２）と第４ビット線（／ＢＬ２）とを含
む第２相補ビット線対と、上記第３ワード線（ＷＬ
２’）と上記第３ビット線（ＢＬ２）の交点に対応して
設けられた第３メモリセル（ＭＣ３）と、上記第２ワー
ド線（ＷＬ１’）と上記第４ビット線（／ＢＬ２）との
交点に対応して設けられた第４メモリセル（ＭＣ４）
と、上記第３ビット線（ＢＬ２）と上記第４ビット線
（／ＢＬ２）に結合された第２センスアンプ（ＳＡ２）
と、第３共通データ線（ＩＯ２）と第４共通データ線
（／ＩＯ２）とを含む第２共通相補データ線対と、上記
第３ビット線（ＢＬ２）と上記第１共通データ線（ＩＯ
２）との間に結合された第３スイッチ（ＳＷ３）と、上
記第４ビット線（／ＢＬ２）と上記第４共通データ線
（／ＩＯ２）との間に結合された第４スイッチ（ＳＷ
４）とを有する。
【００５６】上記第１共通相補データ線対（ＩＯ１，／
ＩＯ１）と上記第２共通相補データ線対（ＩＯ２，／Ｉ
Ｏ２）は、それぞれメインアンプＭＡ１とＭＡ２の入力
端子に接続される。この実施例では、かかるメインアン
プＭＡ１，ＭＡ２と上記排他的ノア回路ＥＸＮＯＲ１，
ＥＸＮＯＥ２とオア回路ＯＲからなるデータ変換回路Ｄ
ＳＣＲとにより、読み出し回路ＲＣＫＴが構成される。
【００５７】上記第１メモリセル（ＭＣ１）、上記第２
メモリセル（ＭＣ２）、第３メモリセル（ＭＣ３）及び
上記第４メモリセル（ＭＣ４）は、アドレス選択ＭＯＳ
ＦＥＴと情報記憶キャパシタを有し、情報を揮発的に保
持するダイナミック型メモリセルである。
【００５８】第１メモリアレイＡＲＲＡＹ１のワード線
（ＷＬ０，ＷＬ１…）は、第２メモリアレイＡＲＲＡＹ
２のワード線（ＷＬ０’，ＷＬ１’…）に対応してお
り、書き込み時及び読み出し時において、上記第１メモ
リアレイＡＲＲＡＹ１の一つのワード線（ＷＬｉ）と、
第２メモリアレイＡＲＲＡＹ２のうちの対応する一つの
ワード線（ＷＬｉ’）とが同時に選択される。例えば、
上記第１ワード線（ＷＬ２）と上記第３ワード線（ＷＬ
２’）は、同時に選択レベル（ハイレベル）とされ、ま
た上記第２ワード線（ＷＬ１）と第４ワード線（ＷＬ
１’）は、同時に選択レベルとされる。言い換えるなら
ば、第１ワード線（ＷＬ２）と上記第３ワード線（ＷＬ
２’）は、同一アドレスが割り付けられ、上記第２ワー
ド線（ＷＬ１）と上記第４ワード線（ＷＬ１’）は同一
のアドレスが割り付けられている。
【００５９】第１ビット線（ＢＬ１）及び第３ビット線
（ＢＬ２）に結合されるメモリセルが選択されるとき、
アドレス信号ＢＸ１がハイレベル（論理１）とされ、第
２ビット線（／ＢＬ１）及び第４ビット線（／ＢＬ２）
に結合されるメモリセルが選択されるとき、アドレス信
号ＢＸ１がロウレベル（論理０）とされる。第１メイン
アンプ（ＭＡ１）は、上記第１共通データ線（ＩＯ１）
がハイ（ロウ）レベルとされ、上記第２共通データ線
（／ＩＯ１）がロウ（ハイ）レベルとされるときハイ
（ロウ）レベルの信号を出力する。第２メインアンプ
（ＭＡ２）は、上記第３共通データ線（ＩＯ２）がハイ
（ロウ）レベルとされ、上記第４共通データ線（／ＩＯ
２）がロウ（ハイ）レベルとされるときハイ（ロウ）レ
ベルの信号を出力する。
【００６０】上記読み出し信号（ＲＩＯ）は、アドレス
信号ＢＸ１がハイレベル（論理１）とされ、且つ上記第
１ワード線（ＷＬ２）及び上記第３ワード線（ＷＬ
２’）が選択レベルとされたとき、上記第１メモリセル
（ＭＣ１）から上記第１共通データ線（ＩＯ１）に伝送
された読み出しデータがハイレベルであり、且つ上記第
３メモリセル（ＭＣ３）から上記第３共通データ線（Ｉ
Ｏ２）に伝送された読み出しデータがハイレベルである
とき、第１電圧（ハイレベル）とされる。
【００６１】上記読み出し信号（ＲＩＯ）は、アドレス
信号ＢＸ１がハイレベル（論理１）とされ、且つ上記第
１ワード線（ＷＬ２）及び上記第３ワード線（ＷＬ
２’）が選択レベルとされたとき、上記第１メモリセル
（ＭＣ１）から上記第１共通データ線（ＩＯ１）に伝送
された読み出しデータがハイレベルであり、且つ上記第
３メモリセル（ＭＣ３）から上記第３共通データ線（Ｉ
Ｏ２）に伝送された読み出しデータがロウレベルである
とき、第１電圧（ハイレベル）とされる。
【００６２】上記読み出し信号（ＲＩＯ）は、アドレス
信号ＢＸ１がハイレベル（論理１）とされ、且つ上記第
１ワード線（ＷＬ２）及び上記第３ワード線（ＷＬ
２’）が選択レベルとされたとき、上記第１メモリセル
（ＭＣ１）から上記第１共通データ線（ＩＯ１）に伝送
された読み出しデータがロウレベルであり、且つ上記第
３メモリセル（ＭＣ３）から上記第３共通データ線（Ｉ
Ｏ２）に伝送された読み出しデータがハイレベルである
とき、第１電圧（ハイレベル）とされる。
【００６３】上記読み出し信号（ＲＩＯ）は、アドレス
信号ＢＸ１がハイレベル（論理１）とされ、且つ上記第
１ワード線（ＷＬ２）及び上記第３ワード線（ＷＬ
２’）が選択レベルとされたとき、上記第１メモリセル
（ＭＣ１）から上記第１共通データ線（ＩＯ１）に伝送
された読み出しデータがロウレベルであり、且つ上記第
３メモリセル（ＭＣ３）から上記第３共通データ線（Ｉ
Ｏ２）に伝送された読み出しデータがロウレベルである
とき、第２電圧（ロウレベル）とされる。
【００６４】上記読み出し信号（ＲＩＯ）は、アドレス
信号ＢＸ１がロウレベル（論理０）とされ、且つ上記第
２ワード線（ＷＬ１）及び上記第４ワード線（ＷＬ
１’）が選択レベルとされたとき、上記第２メモリセル
（ＭＣ２）から上記第２共通データ線（／ＩＯ１）に伝
送された読み出しデータがハイレベルであり、且つ上記
第４メモリセル（ＭＣ４）から上記第４共通データ線
（／ＩＯ２）に伝送された読み出しデータがハイレベル
であるとき、第１電圧（ハイレベル）とされる。
【００６５】上記読み出し信号（ＲＩＯ）は、アドレス
信号ＢＸ１がロウレベル（論理０）とされ、且つ上記第
２ワード線（ＷＬ１）及び上記第４ワード線（ＷＬ
１’）が選択レベルとされたとき、上記第２メモリセル
（ＭＣ２）から上記第２共通データ線（／ＩＯ１）に伝
送された読み出しデータがハイレベルであり、且つ上記
第４メモリセル（ＭＣ４）から上記第４共通データ線
（／ＩＯ２）に伝送された読み出しデータがロウレベル
であるとき、第１電圧（ハイレベル）とされる。
【００６６】上記読み出し信号（ＲＩＯ）は、アドレス
信号ＢＸ１がロウレベル（論理０）とされ、且つ上記第
２ワード線（ＷＬ１）及び上記第４ワード線（ＷＬ
１’）が選択レベルとされたとき、上記第２メモリセル
（ＭＣ２）から上記第２共通データ線（／ＩＯ１）に伝
送された読み出しデータがロウレベルであり、且つ上記
第４メモリセル（ＭＣ４）から上記第４共通データ線
（／ＩＯ２）に伝送された読み出しデータがハイレベル
であるとき、第１電圧（ハイレベル）とされる。
【００６７】上記読み出し信号（ＲＩＯ）は、アドレス
信号ＢＸ１がロウレベル（論理０）とされ、且つ上記第
２ワード線（ＷＬ１）及び上記第４ワード線（ＷＬ
１’）が選択レベルとされたとき、上記第２メモリセル
（ＭＣ２）から上記第２共通データ線（／ＩＯ１）に伝
送された読み出しデータがロウレベルであり、且つ上記
第４メモリセル（ＭＣ４）から上記第４共通データ線
（／ＩＯ２）に伝送された読み出しデータがロウレベル
であるとき、第２電圧（ロウレベル）とされる。
【００６８】図６には、上記メモリアレイ部と上記デー
タ変換回路ＤＳＣＲに含まれる読み出し系回路の他の一
実施例の回路図が示されている。メモリアレイＡＲＲＡ
Ｙ１は、第１ワード線（ＷＬ２）と、第２ワード線（Ｗ
Ｌ１）と、第１ビット線（ＢＬ１）と第２ビット線（／
ＢＬ１）とを含む第１相補ビット線対と、上記第１ワー
ド線（ＢＬ２）と上記第１ビット線（ＢＬ１）の交点に
対応して設けられた第１メモリセル（ＭＣ１）と、上記
第２ワード線（ＷＬ１）と上記第２ビット線（／ＢＬ
１）との交点に対応して設けられた第２メモリセル（Ｍ
Ｃ２）と、上記第１ビット線（ＢＬ１）と上記第２ビッ
ト線（／ＢＬ１）に結合された第１センスアンプ（ＳＡ
１）と、第１共通データ線（ＩＯ１）と第２共通データ
線（／ＩＯ１）とを含む第１共通相補データ線対と、上
記第１ビット線（ＢＬ１）と上記第１共通データ線（Ｉ
Ｏ１）との間に結合された第１スイッチ（ＳＷ１）と、
上記第２ビット線（／ＢＬ１）と上記第２共通データ線
（／ＩＯ１）との間に結合された第２スイッチ（ＳＷ
２）とを有する。
【００６９】メモリアレイＡＲＲＡＹ２は、第３ワード
線（ＷＬ２’）と、第４ワード線（ＷＬ１’）と、第３
ビット線（ＢＬ２）と第４ビット線（／ＢＬ２）とを含
む第２相補ビット線対と、上記第３ワード線（ＷＬ
２’）と上記第３ビット線（ＢＬ２）の交点に対応して
設けられた第３メモリセル（ＭＣ３）と、上記第２ワー
ド線（ＷＬ１’）と上記第４ビット線（／ＢＬ２）との
交点に対応して設けられた第４メモリセル（ＭＣ４）
と、上記第３ビット線（ＢＬ２）と上記第４ビット線
（／ＢＬ２）に結合された第２センスアンプ（ＳＡ２）
と、第３共通データ線（ＩＯ２）と第４共通データ線
（／ＩＯ２）とを含む第２共通相補データ線対と、上記
第３ビット線（ＢＬ２）と上記第３共通データ線（ＩＯ
２）との間に結合された第３スイッチ（ＳＷ３）と、上
記第４ビット線（／ＢＬ２）と上記第４共通データ線
（／ＩＯ２）との間に結合された第４スイッチ（ＳＷ
４）とを有する。
【００７０】上記第１共通相補データ線対（ＩＯ１，／
ＩＯ１）と上記第２共通相補データ線対（ＩＯ２，／Ｉ
Ｏ２）は、それぞれメインアンプＭＡ１とＭＡ２の入力
端子が接続される。この実施例では、かかるメインアン
プＭＡ１，ＭＡ２と上記排他的ノア回路ＥＸＮＯＲ１、
ＥＸＮＯＲ２、ＥＸＮＯＲ３とオア回路ＯＲからなるデ
ータ変換回路ＤＳＣＲとにより、読み出し回路ＲＣＫＴ
が構成される。
【００７１】上記第１メモリセル（ＭＣ１）、上記第２
メモリセル（ＭＣ２）、第３メモリセル（ＭＣ３）及び
上記第４メモリセル（ＭＣ４）は、アドレス選択ＭＯＳ
ＦＥＴと情報記憶キャパシタを有し、情報を揮発的に保
持するダイナミック型メモリセルである。
【００７２】第１メモリアレイＡＲＲＡＹ１のワード線
（ＷＬ０，ＷＬ１…）は、第２メモリアレイＡＲＲＡＹ
２のワード線（ＷＬ０’，ＷＬ１’…）に対応してお
り、書き込み時及び読み出し時において、上記第１メモ
リアレイＡＲＲＡＹ１の一つのワード線（ＷＬｉ）と第
２メモリアレイＡＲＲＡＹ２のうちの対応する一つのワ
ード線（ＷＬｉ’）が同時に選択される。例えば、上記
第１ワード線（ＷＬ２）と上記第３ワード線（ＷＬ
２’）は、同時に選択レベル（ハイレベル）とされ、ま
た上記第２ワード線（ＷＬ１）と第４ワード線（ＷＬ
１’）は、同時に選択レベルとされる。言い換えるなら
ば、第１ワード線（ＷＬ２）と上記第３ワード線（ＷＬ
２’）は、同一アドレスが割り付けられ、上記第２ワー
ド線（ＷＬ１）と上記第４ワード線（ＷＬ１’）は同一
のアドレスが割り付けられている。
【００７３】第１ビット線（ＢＬ１）及び第３ビット線
（ＢＬ２）に結合されるメモリセルが選択されるとき、
アドレス信号ＢＸ１がハイレベル（論理１）とされ、第
２ビット線（／ＢＬ１）及び第４ビット線（／ＢＬ２）
に結合されるメモリセルが選択されるとき、アドレス信
号ＢＸ１がロウレベル（論理０）とされる。第１メイン
アンプ（ＭＡ１）は、上記第１共通データ線（ＩＯ１）
がハイ（ロウ）レベルとされ、上記第２共通データ線
（／ＩＯ１）がロウ（ハイ）レベルとされるときハイ
（ロウ）レベルの信号を出力する。第２メインアンプ
（ＭＡ２）は、上記第３共通データ線（ＩＯ２）がハイ
（ロウ）レベルとされ、上記第４共通データ線（／ＩＯ
２）がロウ（ハイ）レベルとされるときハイ（ロウ）レ
ベルの信号を出力する。
【００７４】上記読み出し信号（ＲＩＯ）は、アドレス
信号ＢＸ１がハイレベル（論理１）とされ、且つ上記第
１ワード線（ＷＬ２）及び上記第３ワード線（ＷＬ
２’）が選択レベルとされたとき、上記第１メモリセル
（ＭＣ１）から上記第１共通データ線（ＩＯ１）に伝送
された読み出しデータがハイレベルであり、且つ上記第
３メモリセル（ＭＣ３）から上記第３共通データ線（Ｉ
Ｏ２）に伝送された読み出しデータがハイレベルである
とき、第１電圧（ハイレベル）とされる。
【００７５】上記読み出し信号（ＲＩＯ）は、アドレス
信号ＢＸ１がハイレベル（論理１）とされ、且つ上記第
１ワード線（ＷＬ２）及び上記第３ワード線（ＷＬ
２’）が選択レベルとされたとき、上記第１メモリセル
（ＭＣ１）から上記第１共通データ線（ＩＯ１）に伝送
された読み出しデータがハイレベルであり、且つ上記第
３メモリセル（ＭＣ３）から上記第３共通データ線（Ｉ
Ｏ２）に伝送された読み出しデータがロウレベルである
とき、第１電圧（ハイレベル）とされる。
【００７６】上記読み出し信号（ＲＩＯ）は、アドレス
信号ＢＸ１がハイレベル（論理１）とされ、且つ上記第
１ワード線（ＷＬ２）及び上記第３ワード線（ＷＬ
２’）が選択レベルとされたとき、上記第１メモリセル
（ＭＣ１）から上記第１共通データ線（ＩＯ１）に伝送
された読み出しデータがロウレベルであり、且つ上記第
３メモリセル（ＭＣ３）から上記第３共通データ線（Ｉ
Ｏ２）に伝送された読み出しデータがハイレベルである
とき、第１電圧（ハイレベル）とされる。
【００７７】上記読み出し信号（ＲＩＯ）は、アドレス
信号ＢＸ１がハイレベル（論理１）とされ、且つ上記第
１ワード線（ＷＬ２）及び上記第３ワード線（ＷＬ
２’）が選択レベルとされたとき、上記第１メモリセル
（ＭＣ１）から上記第１共通データ線（ＩＯ１）に伝送
された読み出しデータがロウレベルであり、且つ上記第
３メモリセル（ＭＣ３）から上記第３共通データ線（Ｉ
Ｏ２）に伝送された読み出しデータがロウレベルである
とき、第２電圧（ロウレベル）とされる。
【００７８】上記読み出し信号（ＲＩＯ）は、アドレス
信号ＢＸ１がロウレベル（論理０）とされ、且つ上記第
２ワード線（ＷＬ１）及び上記第４ワード線（ＷＬ
１’）が選択レベルとされたとき、上記第２メモリセル
（ＭＣ２）から上記第２共通データ線（／ＩＯ１）に伝
送された読み出しデータがハイレベルであり、且つ上記
第４メモリセル（ＭＣ４）から上記第４共通データ線
（／ＩＯ２）に伝送された読み出しデータがハイレベル
であるとき、第２電圧（ロウレベル）とされる。
【００７９】上記読み出し信号（ＲＩＯ）は、アドレス
信号ＢＸ１がロウレベル（論理０）とされ、且つ上記第
２ワード線（ＷＬ１）及び上記第４ワード線（ＷＬ
１’）が選択レベルとされたとき、上記第２メモリセル
（ＭＣ２）から上記第２共通データ線（／ＩＯ１）に伝
送された読み出しデータがハイレベルであり、且つ上記
第４メモリセル（ＭＣ４）から上記第４共通データ線
（／ＩＯ２）に伝送された読み出しデータがロウレベル
であるとき、第２電圧（ロウレベル）とされる。
【００８０】上記読み出し信号（ＲＩＯ）は、アドレス
信号ＢＸ１がロウレベル（論理０）とされ、且つ上記第
２ワード線（ＷＬ１）及び上記第４ワード線（ＷＬ
１’）が選択レベルとされたとき、上記第２メモリセル
（ＭＣ２）から上記第２共通データ線（／ＩＯ１）に伝
送された読み出しデータがロウレベルであり、且つ上記
第４メモリセル（ＭＣ４）から上記第４共通データ線
（／ＩＯ２）に伝送された読み出しデータがハイレベル
であるとき、第２電圧（ロウレベル）とされる。
【００８１】上記読み出し信号（ＲＩＯ）は、アドレス
信号ＢＸ１がロウレベル（論理０）とされ、且つ上記第
２ワード線（ＷＬ１）及び上記第４ワード線（ＷＬ
１’）が選択レベルとされたとき、上記第２メモリセル
（ＭＣ２）から上記第２共通データ線（／ＩＯ１）に伝
送された読み出しデータがロウレベルであり、且つ上記
第４メモリセル（ＭＣ４）から上記第４共通データ線
（／ＩＯ２）に伝送された読み出しデータがロウレベル
であるとき、第１電圧（ハイレベル）とされる。
【００８２】図７には、上記データ変換回路ＤＳＣＲに
用いられる排他的ノア回路の一実施例の回路図が示され
ている。この実施例では、上記排他的ノア回路ＥＸＮＯ
Ｒの回路動作に着目し、上記のようにアドレス信号ＢＸ
１のハイレベル（論理１）よりクロックドインバータ回
路ＣＮ１を動作させてメインアンプの出力信号ＭＡｏｕ
ｔをインバータ回路Ｎ１と上記動作状態のクロックドイ
ンバータ回路ＣＮ１を通してそのまま同相信号として出
力させる。このとき、クロックドインバータ回路ＣＮ２
は、アドレス信号ＢＸ１のハイレベルを受けるインバー
タ回路Ｎ２の出力信号のロウレベルにより非動作状態に
され、出力ハイインピーダンス状態にされている。
【００８３】上記アドレス信号ＢＸ１がロウレベル（論
理０）のときには、クロックドインバータ回路ＣＮ１が
非動作状態されて出力をハイインピーダンス状態にされ
る。このアドレス信号ＢＸ１のロウレベルによりインバ
ータ回路Ｎ２の出力信号がハイレベルとなり、クロック
ドインバータ回路ＣＮ２が動作状態にされて、メインア
ンプの出力信号ＭＡｏｕｔを反転させて出力させること
ができる。
【００８４】図８には、この発明に係るデータ変換回路
の他の一実施例の回路図が示されている。この実施例で
は、メモリアレイ側の相補の入出力線ＩＯと／ＩＯに設
けられる。例えば、前記図５のように規則的に配列され
たメモリアレイにおいて、ワード線ＷＬ０とＷＬ１が選
択されたときに反転側のビット線／ＢＬに接続されたメ
モリセルを選択し、ワード線ＷＬ２とＷＬ３が選択され
たときに非反転側のビット線ＢＬに接続されたメモリセ
ルを選択するようにされる。この場合、上記相補の入出
力線ＩＯと／ＩＯとメインアンプＭＡ１の入力端子（図
示しない書き込みアンプの出力端子）との間に、伝送ゲ
ートＭＯＳＦＥＴＱ１とＱ２からなる信号をそのままス
ルーする第１の伝送経路と、伝送ゲートＭＯＳＦＥＴＱ
３とＱ４からなる信号を反転させる第２の伝送経路が設
けられる。
【００８５】上記第１の伝送経路を構成するＭＯＳＦＥ
ＴＱ１とＱ２は、アドレス信号ＢＸ１がハイレベルのと
きにオン状態にされて、メモリアレイのビット線ＢＬに
接続されたメモリセルからの読み出し信号をそのままメ
インアンプＭＡの入力端子に伝える。上記第２の伝送経
路を構成するＭＯＳＦＥＴＱ３とＱ４は、アドレス信号
ＢＸ１のロウレベルのときにインバータ回路Ｎ３の出力
信号がハイレベルにされてオン状態にされる。この第２
の伝送経路を構成するＭＯＳＦＥＴＱ３とＱ４のオン状
態により、メモリアレイのビット線／ＢＬに接続された
メモリセルからの相補の読み出し信号が逆転させられて
メインアンプＭＡの入力端子に伝える。
【００８６】上記第１と第２の伝送経路は、書き込み系
のデータ変換動作にも利用される。つまり、アドレス信
号ＢＸ１がハイレベルのときに第１の伝送経路を構成す
るＭＯＳＦＥＴＱ１とＱ２がオン状態にされて、メモリ
アレイのビット線ＢＬに接続されたメモリセルに書き込
み信号を伝えるときには、図示しない書き込みアンプの
出力信号がそのまま入出力線ＩＯと／ＩＯに伝えられ
る。アドレス信号ＢＸ１がロウレベルのときに第２の伝
送経路を構成するＭＯＳＦＥＴＱ３とＱ４がオン状態に
されて、メモリアレイのビット線／ＢＬに接続されたメ
モリセルに書き込み信号を伝えるときには、図示しない
書き込みアンプの出力信号が反転されて入出力線ＩＯと
／ＩＯに伝えられる。
【００８７】上記入出力線ＩＯと／ＩＯに伝えられる書
き込み信号のハイレベルとロウレベルとを電源電圧Ｖcc
に対応したハイレベルと、回路の接地電位に対応したロ
ウレベルにする必要があるなら、上記スイッチＭＯＳＦ
ＥＴＱ１〜Ｑ４は、Ｎチャンネル型ＭＯＳＦＥＴとＰチ
ャンネル型ＭＯＳＦＥＴとが並列形態に接続されたＣＭ
ＯＳスイッチを用いることが望ましい。メモリセルに実
際に書き込まれるハイレベルとロウレベルは、センスア
ンプにより増幅されたハイレベルとロウレベルとが伝え
られるために、上記入出力線ＩＯと／ＩＯに伝えられる
書き込み信号のハイレベルとロウレベルは、上記センス
アンプを反転させるに必要なレベルであればよい。
【００８８】図９には、この発明が適用されるダイナミ
ック型ＲＡＭの一実施例のメモリアレイのレイアウト図
が示されている。この実施例のダイナミック型ＲＡＭ
は、特に制限されないが、約８Ｍビットのような記憶容
量を持つようにされる。
【００８９】チップ全体を左右２つに分けて、左半分と
右半分は、Ｘアドレスの最上位アドレスＸ１１と／Ｘ１
１により分割される。さらに、チップ全体は上下に２つ
に分けられ、上半分はデータ端子Ｉ／Ｏ４〜７の４ビッ
トに、下半分がデータ端子Ｉ／Ｏ０〜３の４ビットに対
応される。上記のように４つに分けられたアレイが前記
図１のアレイＡＲＲＡＹ０〜３に対応される。１つのア
レイは、８つのメモリマットＭＭＡＴが上位３ビットの
アドレスＡＸ８〜ＡＸ１０により指定される。
【００９０】メモリマットに付された矢印は、アドレス
の進行方向を示しており、同図においては右半分の２つ
のアレイにおいて順次に２０４８サイクル（２５６×
８）でリフレッシュが行われ、２０４９サイクルからは
左半分の２つのメモリアレイにおいて順次に４０９６サ
イクルまで信号φＳＥＬＦによる通常のセルフリフレッ
シュが行われる。これに対して、前記のような信号φＬ
ＳＥＬＦによるローパワーリフレッシュでは、最上位ア
ドレスＡＸ１１と／ＡＸ１１とが共に選択レベルにされ
（縮退され）て、左右の２つのアレイで同時にワード線
が選択動作が行われるので、２０４８サイクルでリフレ
ッシュ動作が終了させられる。
【００９１】つまり、１つのメモリマットは、２５６本
のワード線を持ち、アドレス信号ＡＸ０〜ＡＸ７からな
る８ビットにより、２５６本のワード線の中の１本が選
択される。これに対して、カラムアドレスはＡＹ０〜Ａ
Ｙ７の８ビットにより２５６×４本のビット線対から４
対のビット線が選択される。
【００９２】
【表１】
【００９３】
【表２】
【００９４】
【表３】
【００９５】上記表１と表２には、外部アドレスと内部
アドレス割り付けの対応をわかり易く示したものであ
る。このように、この実施例のダイナミック型ＲＡＭ
は、いわゆるスタティック型ＲＡＭに準じたアドレスノ
ンマルチ型とされる。内部アドレスにはと、主にワード
線を選択するアドレスに対してＡＸを、主にビット線を
選択するものにＡＹを割り当てている。なお、従来のダ
イナミック型ＲＡＭのようにアドレスマルチ方式により
アドレス信号を入力するものであってもよいことはいう
までもない。
【００９６】上記表３には、上記図１のアレイＡＲＲＡ
Ｙ、メモリアレイＭＡＲＹ及びそれぞれに対応したアド
レス／ＡＸ１１，ＡＸ１１と、メインアンプＭＡ及びラ
イトドライバＷＤの関係が示されている。
【００９７】メモリマットに付された矢印は、アドレス
の方向を示している。つまり、リフレッシュの順序は、
同図では上から下方向に順次に行われる。同図の矢印の
方向に順次にリフレッシュを行うようにすると、８１９
２サイクルになってしまいメモリアクセスが制限される
ので、例えば、アドレスＸ１２により指定されるメモリ
マットを同時選択するようにして上記のように４メモリ
マットを同時にリフレッシュするようにして、４０９６
（約４Ｋ）サイクルで全てのリフレッシュを終了させ
る。
【００９８】図１０には、この発明に係るダイナミック
型ＲＡＭにおけるリフレッシュ動作を説明するための概
略タイミング図が示されている。同図（Ａ）には、通常
のリフレッシュ動作が示され、（Ｂ）にはこの発明によ
り提案されているローパワーリフレッシュ動作が示され
ている。
【００９９】同図（Ａ）においては、特に制限されない
が、固定タイマ周期リフレッシュが実施される。このリ
フレッシュモードは、チップイネーブル信号／ＣＥに先
立って、アウトプットイネーブル信号／ＯＥをロウレベ
ルにすることにより起動される。つまり、信号／ＯＥが
ロウレベルにされてから信号／ＣＥがロウレベルにさ
れ、それが一定期間以上継続すると、信号φＳＥＬＦが
発生される。このセルフリフレッシュ信号φＳＥＬＦが
ハイレベルの期間、内蔵のタイマ回路によりロウ系の主
クロックφＲ１が発生され、ワード線の選択動作とセン
スアンプの活性化によるメモリセルからの読み出しとそ
の増幅動作及びメモリセルへの増幅信号の再書込みによ
るリフレッシュ動作が実施される。
【０１００】上記リフレッシュ信号φＳＥＬＦの１周期
は、ダイナミック型ＲＡＭの全てのメモリセルをリフレ
ッシュするのに必要なリフレッシュ時間は、かかるダイ
ナミック型ＲＡＭのうち前記のような落ちこぼれ的な最
小のデータ保持時間を超えないように、ポリシリコンヒ
ューズ等を用いたＲＯＭ等により設定される。特に制限
されないが、前記のように信号φＲ１による４０９６サ
イクルの集中リフレッシュを含むセルフリフレッシュ周
期が、前記のような最小データ保持時間を超えないよう
にされる。なお、アドレス信号ＡＸ１１と／ＡＸ１１を
無効にすることにより、２０４８サイクルでのリフレッ
シュを行うようにしてもよい。
【０１０１】同図（Ｂ）においては、特に制限されない
が、温度依存性タイマ周期リフレッシュが実施される。
このリフレッシュモードは、チップイネーブル信号／Ｃ
Ｅに先立って、アウトプットイネーブル信号／ＯＥとラ
イトイネーブル信号／ＷＥをロウレベルにすることによ
り起動される。つまり、信号／ＯＥと／ＷＥがロウレベ
ルにされてから信号／ＣＥがロウレベルにされ、それが
一定期間以上継続すると、信号φＬＳＥＬＦが発生され
る。このセルフリフレッシュ信号φＬＳＥＬＦがハイレ
ベルの期間、内蔵の温度依存タイマ回路によりロウ系の
主クロックφＲ１が発生され、ワード線の選択動作とセ
ンスアンプの活性化によるメモリセルからの読み出しと
その増幅動作及びメモリセルへの増幅信号の再書込みに
よるリフレッシュ動作が実施される。
【０１０２】上記リフレッシュ信号φＬＳＥＬＦの１周
期は、ダイナミック型ＲＡＭの全てのメモリセルをリフ
レッシュするのに必要なリフレッシュ時間は、かかるダ
イナミック型ＲＡＭのうち平均的なメモリセルのデータ
保持時間を超えないように、後述するような温度依存タ
イマ回路により設定される。この場合、アドレス信号Ａ
Ｘ１１と／ＡＸ１１を無効にすることにより２０４８サ
イクルの集中リフレッシュが実施される。そして、この
ようなリフレッシュモードに先立って、アドレス信号Ａ
Ｘ１１と／ＡＸ１１により分割される２つのメモリアレ
イにおいて、同時に選択される２つのメモリセルに同じ
データが保持させられる。
【０１０３】図１１には、温度依存タイマの一実施例の
概略ブロック図が示されている。キャパシタＣは、特に
制限されないが、１０２４個分のメモリセルのキャパシ
タを並列形態に接続して構成される。メモリセルを構成
するアドレス選択用ＭＯＳＦＥＴＱｍは、そのゲートが
接続されたワード線に相当する配線が回路の接地電位に
接続されることにより定常的にオフ状態にされる。ＭＯ
ＳＦＥＴＱは、上記キャパシタＣにプリチャージさせる
スイッチＭＯＳＦＥＴであり、上記アドレス選択用ＭＯ
ＳＦＥＴとは別のＭＯＳＦＥＴにより構成される。これ
に代えて、上記アドレス選択用スイッチＭＯＳＦＥＴを
利用するものであってもよい。
【０１０４】上記キャパシタＣの保持電圧は、電圧比較
回路ＣＯＭＰの反転入力−に供給される。この電圧比較
回路の非反転入力＋には、基準電圧ＶＲＥＦが印加され
ている。電圧比較回路ＣＯＭＰの出力信号φＳＴＡＲＴ
は、フリップフロップ回路ＦＦのセット入力Ｓに供給さ
れる。このフリップフロップ回路ＦＦの出力Ｑから出力
される出力パルスφＴＭＲは、一方において上記スイッ
チＭＯＳＦＥＴＱのゲートに供給され、他方において発
振回路ＯＳＣに入力されて、発振動作の有効／無効を制
御する。発振回路ＯＳＣは、それの動作が有効にされる
と発振動作を行って発振パルスφＲint を形成する。こ
のパルスφＲint は、前記タイミング制御回路ＴＧに供
給されて、前記ロウ系の主クロックφＲ１を発生させ
る。
【０１０５】上記発振パルスφＲint は、カウンタ回路
ＣＮＴＲに供給され、このカウンタ回路ＣＮＴＲが４０
９６又は２０４８の計数動作を行うと、終了信号φＳＴ
ＯＰを発生させる。上記カウンタ回路ＣＮＴＲは、リフ
レッシュアドレスを形成するアドレスカウンタを利用す
るようにしてもよい。上記終了信号φＳＴＯＰにより、
フリップフロップ回路ＦＦがリセットされ、上記スイッ
チＭＯＳＦＥＴＱがオフ状態にされるとともに、タイマ
回路ＴＩＭＥＲの動作が停止させられる。
【０１０６】図１２には、上記温度依存タイマの動作を
説明するためのタイミング図が示されている。キャパシ
タＣの保持電圧ＶＮが基準電圧ＶＲＥＦに達すると、電
圧比較回路ＣＯＭＰにより出力信号φＳＴＡＲＴがハイ
レベルにされる。これにより、フリップフロップ回路Ｆ
Ｆがセットされて、出力パルスφＴＭＲがハイレベルに
され、スイッチＭＯＳＦＥＴＱがオン状態になり、キャ
パシタＣにはプリチャージが開始される。これととも
に、タイマ回路が発振動作を開始してロウ系の主クロッ
ク信号φＲ１とリフレッシュ制御回路ＲＦＣに供給され
るパルスφＲＣを発生させてロウ系の選択動作及びリフ
レッシュアドレスの歩進動作とによる集中リフレッシュ
が開始される。
【０１０７】上記発振回路ＯＳＣの発振パルスφＲint
に対応してロウ系の主クロック信号φＲ１が４０９６回
（計数値４０９５）形成されて、４０９６本のワード線
が順次に選択されて、かかるワード線に選択されたメモ
リセルのリフレッシュ動作が終了すると、前記カウンタ
ＣＮＴＲにより終了信号φＳＴＯＰが発生される。これ
により、フリップフロップ回路ＦＦがリセットされて、
上記スイッチＭＯＳＦＥＴＱがオフ状態にされてプリチ
ャージ動作が終了し、キャパシタＣはプリチャージ電圧
ＶＮを保持し、タイマ回路ＴＩＭＥＲが発振動作を停止
してポーズ期間に入る。このポーズ期間は、上記リーク
電流によりキャパシタＣの保持電圧ＶＮが低下して基準
電圧ＶＲＥＦに達するまでの時間である。このポーズ時
間は、上記キャパシタＣがメモリセルを模したものであ
り、その電荷の放電による電位の低下が周囲温度や電源
電圧の影響を受けることから、上記のように温度依存を
持つようにされる。特に、約１０２４個ものメモリセル
のキャパシタを並列形態に接続したものを用いているの
で、全体のメモリセルの平均的な電荷保持時間を持つよ
うにされる。
【０１０８】図１３には、この発明に係るダイナミック
型ＲＡＭの動作を説明するための概略タイミング図が示
されている。同図の（Ａ）には、通常読み出し書き込み
動作が示され、同図の（Ｂ）には、２重メモリセル方式
読み出し書き込み動作が示されている。
【０１０９】（Ａ）において、チップイネーブル信号／
ＣＥがアクティブ（ロウレベル）になる時に、アウトプ
ットイネーブル信号／ＯＥとライトイネーブル信号／Ｗ
ＥＷハイレベルの場合、ロウ系の主クロックのタイミン
グ信号φＲ１が発生される。このタイミング信号φＲ１
により、内部アドレス信号ＡＸ１１と図示されないＡＸ
０〜ＡＸ１０により指定されたワード線が選択され、同
様に図示されない内部アドレス信号ＡＹ０〜ＡＹ７によ
り指定されたビット線対が選択される。上記アウトプッ
トイネーブル信号／ＯＥがアクティブ（ロウレベル）の
期間にライトイネーブル信号／ＷＥがハイレベルであれ
ば、指定されたＡＲＲＡＹ２のメモリセルのデータがデ
ータ端子Ｉ／Ｏを通して出力される。上記アウトプット
イネーブル信号／ＯＥがアクティブ（ロウレベル）の期
間に、ライトイネーブル信号／ＷＥがロウレベルであれ
ば、データ端子Ｉ／Ｏから入力された書き込み信号が指
定されたＡＲＲＡＹ２のメモリセルに書き込まれる。
【０１１０】（Ｂ）において、チップイネーブル信号／
ＣＥがアクティブ（ロウレベル）になる時に、アウトプ
ットイネーブル信号／ＯＥとライトイネーブル信号／Ｗ
ＥＷハイレベルの場合、ロウ系の主クロックのタイミン
グ信号φＲ１が発生される。このタイミング信号φＲ１
により、内部アドレス信号ＡＸ１１が無効にされてかか
る内部アドレス信号ＡＸ１１により２分割された領域Ａ
ＲＲＡＹ２とＡＲＲＡＹ０が同時に選択される。つま
り、図示されないＡＸ０〜ＡＸ１０により指定されたワ
ード線が上記メモリアレイＡＲＲＡＹ２とＡＲＲＡＹ０
で同時に選択さされる。そして、同様に図示されない内
部アドレス信号ＡＹ０〜ＡＹ７により指定されたビット
線対が選択される。
【０１１１】上記アウトプットイネーブル信号／ＯＥが
アクティブ（ロウレベル）の期間にライトイネーブル信
号／ＷＥがハイレベルであれば、指定されたＡＲＲＡＹ
２とＡＲＲＡＹ０のメモリセルのデータが論理和回路を
介してデータ端子Ｉ／Ｏを通して出力される。上記アウ
トプットイネーブル信号／ＯＥがアクティブ（ロウレベ
ル）の期間に、ライトイネーブル信号／ＷＥがロウレベ
ルであれば、データ端子Ｉ／Ｏから入力された書き込み
信号が指定されたＡＲＲＡＹ２とＡＲＲＡＹ０のメモリ
セルに同時に書き込まれる。
【０１１２】図１４には、この発明に係るダイナミック
型ＲＡＭの動作の概略を説明するための構成図が示され
ている。同図（Ａ）には通常アクセス動作が示され、
（Ｂ）には二重メモリセル動作時のデータ書き込み動作
が示され、（Ｃ）には二重メモリセル動作時のデータ読
み出し動作が示されている。
【０１１３】（Ａ）に示すように、通常の読み出し及び
書き込み動作においては、入出力のデータ端子Ｉ／Ｏ０
〜Ｉ／Ｏ７は、それぞれの４０９６（ロウアドレス）×
２５６（カラムアドレス）のアドレス空間を持ち、それ
らに対してランダムに読み出し動作又は書き込み動作が
行われる。
【０１１４】（Ｂ）に示すように、二重メモリセル方式
での書き込み動作においては、内部アドレスＡＸ１１と
／ＡＸ１１とが無効（同時にアクティブレベル）にされ
る。このため、入出力のデータ端子Ｉ／Ｏ０〜Ｉ／Ｏ７
は、それぞれの２０４８（ロウアドレス）×２５６（カ
ラムアドレス）のアドレス空間を２面持ち、その両方に
同時に同一データの書き込み動作が行われる。
【０１１５】（Ｃ）に示すように、二重メモリセル方式
での読み出し動作においては、上記同様に内部アドレス
ＡＸ１１と／ＡＸ１１とが無効（同時にアクティブレベ
ル）にされる。このため、それぞれ２０４８（ロウアド
レス）×２５６（カラムアドレス）のアドレス空間から
なる２面持つようにされ、その両面から同時にデータの
読み出しが行われる。これらの読み出されたデータは、
異なる面におるけ対とされる２つのデータが論理和（Ｏ
Ｒ）の演算処理が成されてデータ端子Ｉ／Ｏ０〜Ｉ／Ｏ
７から出力される。
【０１１６】図１５には、この発明に係るダイナミック
型ＲＡＭのＸデコーダとワードドライバの一実施例の回
路図が示されている。タイミング信号／ＸＤＧがロウレ
ベルにされると、Ｘデコーダが動作を開始する。すなわ
ち、プリデコード信号ＡＸｊとＡＸｋ及びＡＸ０〜ＡＸ
３により指定されたスイッチＭＯＳＦＥＴがオン状態に
されると、ワードドライバのインバータ回路の入力ノー
ドをロウレベルに引き抜いて選択状態にさせる。
【０１１７】非選択のワードドライバにおいては、その
入力がプリチャージのハイレベルのままとされ、そのプ
リチャージ信号を受けるインバータ回路の出力信号がロ
ウレベルになり、上記インバータ回路の入力と電源電圧
との間に設けられた帰還用のＰチャンネル型ＭＯＳＦＥ
Ｔをオン状態にして上記インバータ回路はラッチ状態に
される。
【０１１８】ワード線選択タイミング信号Ｘ０〜Ｘ３の
中の１つがハイレベルにされ、上記のようなインバータ
回路の出力信号のハイレベルによりオン状態にされてい
る４つのドライバＭＯＳＦＥＴのうち、上記タイミング
信号Ｘ０〜Ｘ３の中の１つのハイレベルがワード線選択
信号として１本のワード線に伝えられる。このとき、上
記ドライバＭＯＳＦＥＴは、上記のようなオン状態によ
りゲートとチャンネル間にチャージアップがなされてい
るので、上記タイミング信号Ｘ０〜Ｘ３の中の１つのハ
イレベルによりセルフブートストラップがかかり、上記
選択タイミング信号のハイレベルがそのままワード線に
伝えられる。冗長Ｘデコーダは、信号ＡＸＲ０により１
つが選択され、上記タイミング信号Ｘ０〜Ｘ３に対応し
たタイミング信号ＸＲに同期して、冗長ワード線ＲＷＬ
の選択が行われる。
【０１１９】図１６には、この発明に係るダイナミック
型ＲＡＭに設けられたデータ変換回路ＤＳＣＲの機能の
概略を説明するためのタイミング図が示されている。
（Ａ）には、通常（正規）ワード線が選択された読み出
し動作が示され、（Ｂ）には通常（正規）ワード線が選
択された書き込み動作が示されている。
【０１２０】（Ａ）の読み出し時において、ビット線／
ＢＬとビット線ＢＬに接続されているメモリセルでは、
入出力情報とメモリセルのキャパシタＣｓに蓄積される
電荷による保持レベルと異なる。つまり、前記のように
ワード線ＷＬ（１＋４Ｎ）とＷＬ（２＋４Ｎ）の選択に
より、ビット線ＢＬに接続されたメモリセルが接続され
たときには、データ変換回路ＤＳＣＲはその信号をその
まま出力させ、ワード線ＷＬ（０＋４Ｎ）とＷＬ（３＋
４Ｎ）の選択により、ビット線／ＢＬに接続されたメモ
リセルが接続されたときには、データ変換回路ＤＳＣＲ
は読み出し信号を反転させて出力せる。（Ａ）におい
て、最初のサイクルは上記のようにデータを反転させて
出力させ、第２番目と第３番目のサイクルではそのまま
出力させ、第４番目のサイクルではデータを反転させて
出力させる。
【０１２１】（Ｂ）の書き込み時においては、上記のよ
うな読み出し動作に対応させてワード線ＷＬ（１＋４
Ｎ）とＷＬ（２＋４Ｎ）の選択により、ビット線ＢＬに
接続されたメモリセルが接続されたときには、データ変
換回路ＤＳＣＲはその信号をそのまま書き込み、ワード
線ＷＬ（０＋４Ｎ）とＷＬ（３＋４Ｎ）の選択により、
ビット線／ＢＬに接続されたメモリセルが接続されたと
きには、データ変換回路ＤＳＣＲは読み出し信号を反転
させて書き込む。つまり、（Ｂ）において、最初のサイ
クルは上記のようにデータを反転させて書き込み、第２
番目と第３番目のサイクルではそのまま書き込み、第４
番目のサイクルではデータを反転させて書き込む。
【０１２２】図１７には、この発明に係るダイナミック
型ＲＡＭにおける冗長ワード線が選択されたときのデー
タ変換回路ＤＳＣＲの機能の概略を説明するためのタイ
ミング図が示されている。（Ａ）には、冗長ワード線が
選択された読み出し動作が示され、（Ｂ）には冗長ワー
ド線が選択された書き込み動作が示されている。
【０１２３】（Ａ）の読み出し時において、前記同様に
ビット線／ＢＬとビット線ＢＬに接続されているメモリ
セルでは、入出力情報とメモリセルのキャパシタＣｓに
蓄積される電荷による保持レベルと異なる。つまり、前
記のようにワード線ＷＬ（１＋４Ｎ）とＷＬ（２＋４
Ｎ）に対応されたＲＸ１とＲＸ２により冗長ワード線Ｒ
ＷＬ１とＲＷＬ２の選択により、ビット線ＢＬに接続さ
れたメモリセルが接続されたときには、データ変換回路
ＤＳＣＲはその信号をそのまま出力させ、ワード線ＷＬ
（０＋４Ｎ）とＷＬ（３＋４Ｎ）に対応されたＲＸ０と
ＲＸ３により冗長ワード線ＲＷＬ０とＲＷＬ３の選択に
より、ビット線／ＢＬに接続されたメモリセルが接続さ
れたときには、データ変換回路ＤＳＣＲは読み出し信号
を反転させて出力せる。（Ａ）において、最初のサイク
ルは上記のようにデータを反転させて出力させ、第２番
目と第３番目のサイクルではそのまま出力させ、第４番
目のサイクルではデータを反転させて出力させる。
【０１２４】（Ｂ）の書き込み時においては、上記のよ
うな読み出し動作に対応させてワード線ＷＬ（１＋４
Ｎ）とＷＬ（２＋４Ｎ）に対応した冗長ワード線ＲＷＬ
１とＲＷＬ２の選択により、ビット線ＢＬに接続された
メモリセルが接続されたときには、データ変換回路ＤＳ
ＣＲはその信号をそのまま書き込み、ワード線ＷＬ（０
＋４Ｎ）とＷＬ（３＋４Ｎ）に対応された冗長ワード線
ＲＷＬ０とＲＷＬ３の選択により、ビット線／ＢＬに接
続されたメモリセルが接続されたときには、データ変換
回路ＤＳＣＲは読み出し信号を反転させて書き込む。つ
まり、（Ｂ）において、最初のサイクルは上記のように
データを反転させて書き込み、第２番目と第３番目のサ
イクルではそのまま書き込み、第４番目のサイクルでは
データを反転させて書き込む。
【０１２５】このようにして図１４の（Ｂ）のように同
じデータを２つのメモリセルに書き込むようにし、前記
のような温度依存タイマによる平均的なメモリセルのデ
ータ保持時間に対応された比較的長い周期に設定された
リフレッシュ周期によりリフレッシュ動作を実施させ
る。この場合、前記のように落ちこぼれ的なメモリセル
の存在により、上記キャパシタＣｓに電荷が蓄積された
状態のメモリセルにおいて、リフレッシュ周期に対して
データ保持時間が満たないものでは電荷が失われてしま
う。しかし、読み出し時には２つのメモリセルの論理和
を出力させるので、２つのメモリセルのうち１でも上記
電荷が有る状態を保持していればそれが出力させるので
問題ない。つまり、２つのメモリセルが共に落ちこぼれ
的なメモリセルであることの確率は皆無と見做し得るか
ら、上記のような平均的なメモリセルのデータ保持時間
によりリフレッシュ周期を設定しても問題ない。
【０１２６】マイクロコンピュータ等のシステムが電源
遮断された状態でのバッテリーバックアップによるデー
タ保持状態において、上記のようなローパワーのリフレ
ッシュ周期に設定することにより、大幅な低消費電力化
が可能になる。つまり、前記のような落ちこぼれて的な
メモリセルのデータ保持時間に対して、平均的なメモリ
セルのデータ保持時間は約１桁以上の大幅な差があるか
らである。つまり、前記信号φＳＥＬＦによる通常のリ
フレッシュ動作の周期と、信号φＬＳＥＬＦによるロウ
パワーリフレッシュ周期とは、上記１桁以上もの大幅な
時間差が設けられるものである。
【０１２７】この実施例では、上記図１１のような温度
依存タイマ回路を用いることにより、それが搭載された
ダイナミック型ＲＡＭの平均的なメモリセルのデータ保
持時間に自動的に合わせ込まれるとともに、その周囲温
度の変化や電源電圧の変化にも追従してリフレッシュ周
期が設定できるようになる。
【０１２８】図１８には、この発明に係るダイナミック
型ＲＡＭの変形例が示されている。前記のようにデータ
保持状態に入るときに、ダイナミック型ＲＡＭとしては
前記のような動作モードの設定によりアドレスＡＸ１１
を無効にして、２面アドレス空間を同時に選択するだけ
である。このため、２面にわたって有効なデータが存在
する場合には、マイクロプロセッサ等によりかかるデー
タを一旦読み出してそれを１／２にデータ圧縮して、上
記のような書き込み動作を実施することが必要とされ
る。また、かかるデータ保持状態からメモリアクセス状
態に戻るときには、上記圧縮されたデータをマイクロプ
ロセッサ等により読み出してデータ伸長し、それを上記
のような２面にわたるアドレス空間に戻して書き込ませ
る必要がある。
【０１２９】この実施例では、上記のようなデータ圧縮
とデータ伸長の両機能をダイナミック型ＲＡＭ自身に持
たせるようにするものである。同図（Ａ）は、実時間圧
縮処理型のものであり、入力データはデータ圧縮回路を
通してデータ圧縮されて２重メモリセル方式にダイナミ
ック型ＲＡＭに記憶させられる。読み出しデータは、上
記のように２つのメモリセルから読み出し信号の論理和
信号が出力され、かつデータ伸長回路によりもとのデー
タに戻されて出力される。この場合、ダイナミック型Ｒ
ＡＭは、常に上記のような２重メモリセル方式により動
作させられる。そのため、リフレッシュ動作も前記のよ
うな温度依存タイマ回路による平均的なメモリセルのデ
ータ保持時間に合わせて比較的長い周期に設定される。
【０１３０】図２１には、標準的な従来のダイナミック
型ＲＡＭにおける放置時間とデータ消失率との関係を示
す特性図である。ダイナミック型ＲＡＭの任意の単一メ
モリセルの任意の放置時間でのデータ保持確率は、同図
のデータ消失率に等価であるため、同様のメモリセルを
２個連結した二重メモリセル方式のデータ消失確率は、
単一のそれの２乗となることは統計的に自明である。同
図のおける二重メモリセルモードは、上記標準的なダイ
ナミック型ＲＡＭのデータ消失率に基づいて統計的に求
めた特性図である。
【０１３１】図２２には、上記ダイナミック型ＲＡＭに
おける実験的に求められたリフレッシュ動作の温度依存
特性図が示されている。同図（Ｂ）は、通常のメモリセ
ル（単一メモリセル）におけるワースト時間と全体の５
０％のメモリセルが消失する時間とを示している。同図
に示すように、通常の単一のメモリセルモードでは、５
０％消失時間とワーストセルの消失時間の温度依存性が
異なり前者の方が大きい。同図（Ａ）は、二重メモリセ
ルモード動作時におけるワースト時間と全体の５０％の
メモリセルが消失する時間とを示している。
【０１３２】セルフリフレッシュモード時に用いる前記
の温度依存タイマは、ほぼ上記５０％消失時間の温度依
存性と同様の温度依存性であるから、セルフリフレッシ
ュタイマの周期は、低温状態のワーストケース時間を超
えないように設定する必要がある。このため、高温側で
は適切なタイマ周期より短くする必要があり、最適な低
電力化ができない。しかし、二重メモリセルモードで
は、５０％消失時間とワーストセルの消失時間の温度依
存性がほぼ等しくなるため、最適な低電力化が可能にな
る。
【０１３３】図２３には、この発明に係る二重メモリセ
ルモードを備えたダイナミック型ＲＡＭを携帯機器（携
帯情報端末等）へ適用した場合の動作概念図が示されて
いる。システムの稼働時、すなわち使用時には例えば８
Ｍビット（１Ｍ×８）のメモリとして使用し、電源を遮
断（ＯＦＦ）する際（又は直後）に特定のアルゴリズム
によりメモリ内のデータを１／２（１／２以下でもよ
い）にデータ圧縮し、かかるデータを二重化してメモリ
セルにコピーする。そして、待機状態では２重メモリセ
ル方式により上記のような温度依存タイマ等によるセル
フリフレッシュによるデータ保持を行う。
【０１３４】電源を投入（ＯＮ）して使用状態に入る前
に、上記二重化したデータを解凍（圧縮の逆）を行う。
現在一般的に知られているデータ圧縮方式には、次のよ
うなものがある。 （１）ＲＵＮ ＬＥＮＧＴＨ法 （２）ＬＺＷ法 （３）算術法 （４）ＤＣＴ法 （５）ベクトル量子化法 適用システムでは、これらのデータ圧縮方法をデータの
種類により最適なものを１種類又は複数種類から選択す
る。また、メモリの記憶領域毎、つまりデータ領域又は
システムプログラム領域かによって圧縮を行うか、行わ
ないかを選択する。なお、上記データ圧縮機能はシステ
ムに搭載されたマイクロプロセッサによるソフトウェア
によるソフトウェア的な処理によって行われても、専用
のハードウェアによって行われてもよい。
【０１３５】上記図１８において、（Ｂ）は自己圧縮処
理型のものであり、通常メモリセルアクセスモードと２
重メモリセルアクセスモードを持つようにされる。つま
り、外部からは通常メモリセルアクセスモードとしてリ
ード／ライトされる。
【０１３６】システムが電源遮断される等のデータ保持
状態に入るときに、上記のような通常データがデータ圧
縮回路により圧縮されて２重メモリセル方式により書き
込まれる。それ故、データ保持状態ではリフレッシュ動
作も前記のような温度依存タイマ回路による平均的なメ
モリセルのデータ保持時間に合わせて比較的長い周期に
設定される。
【０１３７】そして、システムに電源投入が成されてデ
ータ処理動作が開始される初期動作において、上記２重
メモリセル方式によりデータ保持されたデータの読み出
しが行われ、データ伸長回路によりデータ伸長されても
との状態に戻されて記憶される。その後に、通常メモリ
セルアクセスモードにされて、マイクロプロセッサ等よ
るリード／ライトが行われる。データ圧縮回路により形
成された圧縮データは、ダイナミック型ＲＡＭの空き領
域も利用してダイナミック型ＲＡＭに書き戻される。
【０１３８】図１８（Ａ）と（Ｂ）におけるデータ圧縮
回路とデータ伸長回路とは、ダイナミック型ＲＡＭと同
じチップ上に搭載するものの他、ダイナミック型ＲＡＭ
の入出力インターフェイス回路として、ダイナミック型
ＲＡＭとは別の半導体チップに構成してもよい。
【０１３９】図１９には、この発明に係るメモリモジュ
ールの一実施例の構成図が示されている。この実施例の
メモリモジュールは、モジュールボード（実装基板）上
にＤＲＡＭチップとコントロールチップとが搭載されて
構成される。このコントロールチップは、その拡大図に
示すように、上記のようなデータ変換回路ＤＳＣＲに対
応したデータ変換回路と、アドレス比較器及びクロック
回路から構成される。つまり、前記図１及び図２により
構成されるような複数からなるダイナミック型ＲＡＭと
上記コントロールチップとを組み合わせてメモリモジュ
ール又はメモリシステムとして構成される。
【０１４０】ＤＲＡＭチップのそれぞれは、従来のアド
レスマルチ方式の標準的なダイナミック型ＲＡＭから構
成される。これら個々のＤＲＡＭチップは、図１の各メ
モリアレイＭＡＲＹ０〜ＭＡＲＹ３等の一部に対応した
ものとして扱われるものであると理解されたい。クロッ
ク回路は、信号／ＲＡＳ，／ＣＡＳ，／ＷＥ及び／ＯＥ
からモード判定を行い、通常のメモリセルアクセスと、
２重メモリセルアクセス動作のためのアドレス信号の切
り換え等を行う。このように実装基板上において標準的
なＤＲＡＭチップを上記メモリアレイの１つと見做し、
コントロールチップとを組み合わせて前記実施例と同等
動作を行うような１つの半導体記憶装置を構成するもの
であってもよい。
【０１４１】図２０には、この発明に係るメモリモジュ
ールの他の一実施例の構成図が示されている。この実施
例のメモリモジュールは、モジュールボード（実装基
板）上にＤＲＡＭチップが偶数個搭載されて構成され
る。この実施例のＤＲＡＭは、前記のような２交点ビッ
ト線方式とされるが、前記同様なデータ変換器が内蔵さ
れており、外部端子から書き込まれる書き込みデータの
論理１（例えばハイレベル）が、メモリセルのキャパシ
タに電荷がある状態に対応され、書き込みデータの論理
０（例えばロウレベル）が、メモリセルのキャパシタに
電荷が無い状態に対応させられる。
【０１４２】ＤＲＡＭチップは、書き込まれたデータが
そのまま読み出されればよいので、書き込み信号の論理
１又は０とメモリセルの電荷が有る状態と無い状態とが
一対一に対応させる必要はない。このため、上記のよう
なデータ変換器を搭載したＤＲＡＭも、それが搭載され
ないＤＲＡＭも同様に用いることができる。しかしなが
ら、上記データ変換器を内蔵した２つのＤＲＡＭの入出
力端子Ｉ／Ｏ０〜Ｉ／Ｏｉを対応させて並列接続し、そ
れをメモリモジュールとして１つの実装基板上に搭載す
る。特に制限されないが、上記データ変換器の出力回路
にオープンドレインの出力回路等を用いてワイヤードオ
ア論理を採るようにする。
【０１４３】上記のようなワイヤードオア論理を採るこ
とが可能な２つのＤＲＡＭチップの出力端子を対として
実装基板上のデータ配線に接続させるという簡単な構成
により、実装基板上に搭載されたＤＲＡＭチップの全体
の記憶容量の半分の記憶容量しか持たないが、一方のＤ
ＲＡＭチップのメモリセルに上記リーク電流による情報
破壊があっても他方のＤＲＡＭチップから正常な記憶デ
ータを読み出すことができるので、高信頼性を高くする
ことができる。また、ＤＲＡＭチップのリフレッシュ周
期を従来のリフレッシュ周期に対して約１桁以上も長く
できるので、低消費電力化を図ることができるような
る。
【０１４４】上記のようなオープンドレインの出力回路
を用いる場合、論理０のロウレベルに対応してメモリセ
ルのキャパシタに電荷がある状態になるように統一して
データ変換動作を行わせるようにすればよい。ワイヤー
ドオア論理を採ることができる出力回路としては、ソー
スフォロワ出力ＭＯＳＦＥＴを用いることができる。こ
の場合には、前記のように論理１のハイレベルに対応し
てメモリセルのキャパシタに電荷がある状態になるよう
に統一してデータ変換動作を行わせるようにすればよ
い。
【０１４５】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） アドレス選択用ＭＯＳＦＥＴと情報記憶用キャ
パシタからなるダイナミック型メモリセルが折り返しビ
ット線方式の相補ビット線対とワード線との交点にマト
リックス配置されてなる複数のメモリアレイを持つダイ
ナミック型ＲＡＭに、特定の書き込み動作モードの指定
により異なるメモリアレイの２つの上記ダイナミック型
メモリセルを同時選択して、書き込み信号の論理１が上
記キャパシタに電荷がある状態に対応させ、書き込み信
号の論理０が上記キャパシタに電荷が無い状態に対応さ
せるというデータ変換を行って同じ書き込み信号を書き
込む回路と、特定の読み出し動作モードの指定により、
上記異なるメモリアレイの２つのダイナミック型メモリ
セルを同時選択して、上記書き込み動作のときに対応し
て上記ダイナミック型メモリセルのキャパシタに電荷が
ある状態を読み出し信号の論理１に対応し、上記キャパ
シタに電荷が無い状態を読み出し信号の論理０に対応す
るようなデータ変換を行う回路及び上記２つの読み出し
信号の論理１を優先させて出力させる回路を設けること
により、データ保持状態等において２つのメモリセルに
同じデータを記憶させるものであるので、高信頼性での
データ保持が可能となり、リフレッシュ周期を平均的な
メモリセルに合わせて長くできるために大幅な低消費電
力化が可能になるという効果が得られる。
【０１４６】（２） 上記のように特定の書き込みモー
ドと読み出しモードのときにはデータ変換回路によりキ
ャパシタに電荷がある状態を論理１とし、電荷が無い状
態を論理０として上記データを書き込み、読み出し動作
においてはそれに対応して読み出し上記２つのメモリセ
ルからの読み出し信号の論理和信号を出力させることに
より、リーク電流は電荷がある状態を無い状態にさせる
ものであるから、リーク電流により一方のメモリセルの
記憶電荷が破壊されても他方のメモリセルから正しい記
憶情報を取り出せるから、高信頼性でのデータ保持が可
能になるという効果が得られる。
【０１４７】（３） 上記特定の書き込み動作モード
は、上記ダイナミック型メモリセルに対するセルフリフ
レッシュモードの直前に行われ、上記特定の読み出し動
作モードは上記セルフリフレッシュモードが終了した直
後に行われるものであり、上記セルフリフレッシュモー
ドにおけるリフレッシュ周期は、平均的な情報保持時間
を持つメモリセルに合わせて設定することにより、大幅
な低消費電力化が可能になるとい効果が得られる。
【０１４８】（４） 上記セルフリフレッシュ周期は、
ダイナミック型メモリセルを模擬してなる蓄積容量と、
かかる蓄積容量に対するプリチャージ回路と、上記蓄積
容量の電位を検出する電圧検出回路とを備えたタイマ回
路より設定することにより、ダイナミック型メモリセル
の温度依存性及び電源依存性に対応させられ、かつ平均
的なデータ保持時間のメモリセルに対応したリフレッシ
ュ周期の設定が可能になるという効果が得られる。
【０１４９】（５） 特定の書き込み動作モードの指定
により異なるアドレスの２つのメモリセルを同時選択し
てデータビット数が半分以下に圧縮されたデータを同時
に書き込む機能と、特定の読み出し動作モードの指定に
より上記異なるアドレスの２つのメモリセルを同時選択
して、それぞれの読み出し信号のデータの実質的な論理
和信号をデータ伸長してもとのビット数にして戻して読
み出す機能と、通常の動作モードのときには上記データ
ビット数からなるデータをそのまま書き込み又は読み出
す機能とを設けることにより、実使用状態での記憶容量
を大きくしつつ、データ保持状態では高信頼性でのデー
タ保持と大幅な低消費電力化が可能になるという効果が
得られる。
【０１５０】（６） アドレス選択用ＭＯＳＦＥＴと情
報記憶用キャパシタからなるダイナミック型メモリセル
が折り返しビット線方式の相補ビット線対とワード線と
の交点にマトリックス配置されてなるメモリアレイを備
えてなる複数のダイナミック型ＲＡＭと、上記２つのダ
イナミック型ＲＡＭのメモリセルを同時選択する特定の
書き込み動作のときに有効とされ、書き込み信号の論理
１が上記キャパシタに電荷がある状態に対応させ、書き
込み信号の論理０が上記キャパシタに電荷が無い状態に
対応するようなデータ変換を行い、上記２つのダイナミ
ック型ＲＡＭのメモリセルを同時選択する特定の読み出
し動作のときに有効とされ、上記書き込み動作のときに
対応して上記ダイナミック型メモリセルのキャパシタに
電荷がある状態を読み出し信号の論理１に対応し、上記
キャパシタに電荷が無い状態を読み出し信号の論理０に
対応するようなデータ変換を行うデータ変換回路及び上
記異なる２つのダイナミック型ＲＡＭからのそれぞれデ
ータ変換された２つの読み出し信号を論理和信号を読み
出し信号として出力させる論理和回路とを持つコントロ
ールチップとを１つの実装基板上に備えててメモリシス
テムを構成することにより、高信頼性でのデータ保持が
可能となり、リフレッシュ周期を平均的なメモリセルに
合わせて長くできるために大幅な低消費電力化が可能に
なるメモリシステムを実現できるという効果が得らる。
【０１５１】（７） アドレス選択用ＭＯＳＦＥＴと情
報記憶用キャパシタからなるダイナミック型メモリセル
が一対の相補ビット線対のワード線との交点にマトリッ
クス配置されてなるメモリアレイと、書き込み動作モー
ドでは一方のレベルの書き込み信号が上記メモリセルの
情報記憶用キャパシタに電荷がある状態とし、他方のレ
ベルの書き込み信号が上記メモリセルの情報記憶キャパ
シタに電荷が無い状態とするようなデータ変換し、読み
出しモードでは上記書き込みモードに対応したデータ変
換を行うデータ変換回路とを備えてなる半導体記憶装置
を１つの実装基板上に偶数個搭載し、そのうちの２個ず
つの半導体記憶装置対して同じデータを書き込み、上記
２つの半導体記憶装置対からの論理和信号を出力させる
ことにより、高信頼性でのデータ保持が可能となり、リ
フレッシュ周期を平均的なメモリセルに合わせて長くで
きるために大幅な低消費電力化が可能になるメモリシス
テムが実現できるという効果が得られる。
【０１５２】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、メモ
リアレイの構成やその周辺回路の構成は、種々の実施例
形態を採ることができる。相補ビット線が中間部で交差
させられるものでは、その交差部分では前記のようなデ
ータ変換も逆にする必要があるので、かかる交差部分に
指定するアドレス信号を利用するようにすればよい。
【０１５３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、アドレス選択用ＭＯＳＦＥ
Ｔと情報記憶用キャパシタからなるダイナミック型メモ
リセルが折り返しビット線方式の相補ビット線対とワー
ド線との交点にマトリックス配置されてなる複数のメモ
リアレイを持つダイナミック型ＲＡＭに、特定の書き込
み動作モードの指定により異なるメモリアレイの２つの
上記ダイナミック型メモリセルを同時選択して、書き込
み信号の論理１が上記キャパシタに電荷がある状態に対
応させ、書き込み信号の論理０が上記キャパシタに電荷
が無い状態に対応させるというデータ変換を行って同じ
書き込み信号を書き込む回路と、特定の読み出し動作モ
ードの指定により、上記異なるメモリアレイの２つのダ
イナミック型メモリセルを同時選択して、上記書き込み
動作のときに対応して上記ダイナミック型メモリセルの
キャパシタに電荷がある状態を読み出し信号の論理１に
対応し、上記キャパシタに電荷が無い状態を読み出し信
号の論理０に対応するようなデータ変換を行う回路及び
上記２つの読み出し信号の論理１を優先させて出力させ
る回路を設けることにより、データ保持状態等において
２つのメモリセルに同じデータを記憶させるものである
ので、高信頼性でのデータ保持が可能となり、リフレッ
シュ周期を平均的なメモリセルに合わせて長くできるた
めに大幅な低消費電力化が可能になる。
【０１５４】上記のように特定の書き込みモードと読み
出しモードのときにはデータ変換回路によりキャパシタ
に電荷がある状態を論理１とし、電荷が無い状態を論理
０として上記データを書き込み、読み出し動作において
はそれに対応して読み出し上記２つのメモリセルからの
読み出し信号の論理和信号を出力させることにより、リ
ーク電流は電荷がある状態を無い状態にさせるものであ
るから、リーク電流により一方のメモリセルの記憶電荷
が破壊されても他方のメモリセルから正しい記憶情報を
取り出せるから、高信頼性でのデータ保持が可能にな
る。
【０１５５】特定の書き込み動作モードは、上記ダイナ
ミック型メモリセルに対するセルフリフレッシュモード
の直前に行われ、上記特定の読み出し動作モードは上記
セルフリフレッシュモードが終了した直後に行われるも
のであり、上記セルフリフレッシュモードにおけるリフ
レッシュ周期は、平均的な情報保持時間を持つメモリセ
ルに合わせて設定することにより、大幅な低消費電力化
が可能になる。
【０１５６】セルフリフレッシュ周期は、ダイナミック
型メモリセルを模擬してなる蓄積容量と、かかる蓄積容
量に対するプリチャージ回路と、上記蓄積容量の電位を
検出する電圧検出回路とを備えたタイマ回路より設定す
ることにより、ダイナミック型メモリセルの温度依存性
及び電源依存性に対応させられ、かつ平均的なデータ保
持時間のメモリセルに対応したリフレッシュ周期の設定
が可能になる。
【０１５７】特定の書き込み動作モードの指定により異
なるアドレスの２つのメモリセルを同時選択してデータ
ビット数が半分以下に圧縮されたデータを同時に書き込
む機能と、特定の読み出し動作モードの指定により上記
異なるアドレスの２つのメモリセルを同時選択して、そ
れぞれの読み出し信号のデータの実質的な論理和信号を
データ伸長してもとのビット数にして戻して読み出す機
能と、通常の動作モードのときには上記データビット数
からなるデータをそのまま書き込み又は読み出す機能と
を設けることにより、実使用状態での記憶容量を大きく
しつつ、データ保持状態では高信頼性でのデータ保持と
大幅な低消費電力化が可能になる。
【０１５８】アドレス選択用ＭＯＳＦＥＴと情報記憶用
キャパシタからなるダイナミック型メモリセルが折り返
しビット線方式の相補ビット線対とワード線との交点に
マトリックス配置されてなるメモリアレイを備えてなる
複数のダイナミック型ＲＡＭと、上記２つのダイナミッ
ク型ＲＡＭのメモリセルを同時選択する特定の書き込み
動作のときに有効とされ、書き込み信号の論理１が上記
キャパシタに電荷がある状態に対応させ、書き込み信号
の論理０が上記キャパシタに電荷が無い状態に対応する
ようなデータ変換を行い、上記２つのダイナミック型Ｒ
ＡＭのメモリセルを同時選択する特定の読み出し動作の
ときに有効とされ、上記書き込み動作のときに対応して
上記ダイナミック型メモリセルのキャパシタに電荷があ
る状態を読み出し信号の論理１に対応し、上記キャパシ
タに電荷が無い状態を読み出し信号の論理０に対応する
ようなデータ変換を行うデータ変換回路及び上記異なる
２つのダイナミック型ＲＡＭからのそれぞれデータ変換
された２つの読み出し信号を論理和信号を読み出し信号
として出力させる論理和回路とを持つコントロールチッ
プとを１つの実装基板上に備えててメモリシステムを構
成することにより、高信頼性でのデータ保持が可能とな
り、リフレッシュ周期を平均的なメモリセルに合わせて
長くできるために大幅な低消費電力化が可能になるメモ
リシステムを実現できる。
【０１５９】アドレス選択用ＭＯＳＦＥＴと情報記憶用
キャパシタからなるダイナミック型メモリセルが一対の
相補ビット線対のワード線との交点にマトリックス配置
されてなるメモリアレイと、書き込み動作モードでは一
方のレベルの書き込み信号が上記メモリセルの情報記憶
用キャパシタに電荷がある状態とし、他方のレベルの書
き込み信号が上記メモリセルの情報記憶キャパシタに電
荷が無い状態とするようなデータ変換し、読み出しモー
ドでは上記書き込みモードに対応したデータ変換を行う
データ変換回路とを備えてなる半導体記憶装置を１つの
実装基板上に偶数個搭載し、そのうちの２個ずつの半導
体記憶装置対して同じデータを書き込み、上記２つの半
導体記憶装置対からの論理和信号を出力させることによ
り、高信頼性でのデータ保持が可能となり、リフレッシ
ュ周期を平均的なメモリセルに合わせて長くできるため
に大幅な低消費電力化が可能になるメモリシステムが実
現できる。
【図面の簡単な説明】
【図１】この発明が適用されたダイナミック型ＲＡＭに
おけるメモリアレイとその周辺選択回路の一実施例を示
すブロック図である。
【図２】この発明が適用されたダイナミック型ＲＡＭに
おける入出力インターフェイス部とタイミング制御回路
の一実施例を示すブロック図である。
【図３】この発明に係るダイナミック型ＲＡＭのメモリ
アレイ部の一実施例を示す要部回路図である。
【図４】この発明に係るダイナミック型ＲＡＭのメモリ
アレイ部とデータ変換回路ＤＳＣＲに含まれる読み出し
系回路の一実施例を示す概略回路図である。
【図５】この発明に係るダイナミック型ＲＡＭのメモリ
アレイ部とデータ変換回路ＤＳＣＲに含まれる読み出し
系回路の他の一実施例を示す概略回路図である。
【図６】この発明に係るダイナミック型ＲＡＭのメモリ
アレイ部とデータ変換回路ＤＳＣＲに含まれる読み出し
系回路の他の一実施例を示す概略回路図である。
【図７】データ変換回路に用いられる排他的ノア回路の
一実施例を示す回路図である。
【図８】この発明に係るデータ変換回路の他の一実施例
を示す回路図である。
【図９】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示すメモリアレイのレイアウト図である。
【図１０】この発明に係るダイナミック型ＲＡＭにおけ
るリフレッシュ動作を説明するための概略タイミング図
である。
【図１１】温度依存タイマの一実施例を示す概略ブロッ
ク図である。
【図１２】図６の温度依存タイマの動作を説明するため
のタイミング図である。
【図１３】この発明に係るダイナミック型ＲＡＭの動作
を説明するための概略タイミング図である。
【図１４】この発明に係るダイナミック型ＲＡＭの動作
の概略を説明するための構成図である。
【図１５】この発明に係るダイナミック型ＲＡＭのＸデ
コーダとワードドライバの一実施例を示す回路図であ
る。
【図１６】この発明に係るダイナミック型ＲＡＭに設け
られたデータ変換回路ＤＳＣＲの機能の概略を説明する
ためのタイミング図である。
【図１７】この発明に係るダイナミック型ＲＡＭにおけ
る冗長ワード線が選択されたときのデータ変換回路ＤＳ
ＣＲの機能の概略を説明するためのタイミング図であ
る。
【図１８】この発明に係るダイナミック型ＲＡＭの変形
例を示す概略ブロック図である。
【図１９】この発明に係るメモリモジュールの一実施例
を示す構成図である。
【図２０】この発明に係るメモリモジュールの他の一実
施例を示す構成図である。
【図２１】標準的な従来のダイナミック型ＲＡＭにおけ
る放置時間とデータ消失率との関係を示す特性図であ
る。
【図２２】上記ダイナミック型ＲＡＭにおける実験的に
求められたリフレッシュ動作の温度依存特性図である。
【図２３】この発明に係る二重メモリセルモードを備え
たダイナミック型ＲＡＭを携帯機器へ適用した場合の動
作概念図である。
【符号の説明】
ＭＭＡＴ０〜ＭＭＡＴ７…メモリマット、ＭＡＲＹ０〜
ＭＡＲＹ３…メモリアレイ、ＡＲＲＡＹ０〜ＡＲＲＹ３
…アレイ、ＸＤ０，ＸＤ１…デコーダ回路、ＷＤ０，Ｗ
Ｄ１…ワードドライバ、ＳＡ０〜ＳＡ７…センスアン
プ、ＸＤ…Ｘデコーダ回路、ＹＤＥＣ０１〜ＹＤＥＣ７
６…カラムデコーダ回路、ＭＡＴＣＮＴＬ０〜ＭＡＴＣ
ＮＴＬ３…マット制御回路、ＴＧ…タイミング制御回
路、Ｉ／Ｏ…入出力回路、ＤＳＣＲ…データ変換回路、
ＲＡＢ…ロウアドレスバッファ、ＣＡＢ…カラムアドレ
スバッファ、ＡＭＸ…マルチプレクサ、ＲＦＣ…リフレ
ッシュアドレスカウンタ回路、ＸＰＤ，ＹＰＤ…プリテ
コーダ回路、Ｘ−ＲＥＤ，ＸＲＤ…ロウ系冗長回路、Ｌ
ＭＴＲ…タイマ回路、Ｑｍ…アドレス選択ＭＯＳＦＥ
Ｔ、Ｃｓ…記憶キャパシタ、Ｑ１〜Ｑ９…ＭＯＳＦＥ
Ｔ、ＷＬ０〜ＷＬ３，ＷＬ０’〜ＷＬ３’…ワード線、
ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２…ビット線、ＩＯ
１，／ＩＯ１，ＩＯ２，／ＩＯ２…入出力線（共通デー
タ線）、ＭＡ１，ＭＡ２…メインアンプ、ＥＸＯＲ…排
他的オア回路、ＥＸＮＯＲ１〜ＥＸＮＯＲ３…排他的ノ
ア回路、ＯＲ…オア回路、Ｎ１〜Ｎ３…インバータ回
路、ＣＮ１，ＣＮ２…クロックドインバータ回路、ＣＯ
ＭＰ…電圧比較回路、ＦＦ…フリップフロップ回路、Ｏ
ＳＣ…発振回路、ＣＮＴＲ…カウンタ回路。
フロントページの続き (72)発明者 宮武 伸一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 鈴木 幸英 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 北目 哲也 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 森野 誠 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 検見崎 兼秀 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 アドレス選択用ＭＯＳＦＥＴと情報記憶
    用キャパシタからなるダイナミック型メモリセルが折り
    返しビット線方式の相補ビット線対とワード線との交点
    にマトリックス配置されてなる複数のメモリアレイと、 特定の書き込み動作モードの指定により異なるメモリア
    レイの２つの上記ダイナミック型メモリセルを同時選択
    して、書き込み信号の論理１が上記キャパシタに電荷が
    ある状態に対応させ、書き込み信号の論理０が上記キャ
    パシタに電荷が無い状態に対応させるというデータ変換
    を行って同じ書き込み信号を書き込む回路と、 特定の読み出し動作モードの指定により、上記異なるメ
    モリアレイの２つのダイナミック型メモリセルを同時選
    択して、上記書き込み動作のときに対応して上記ダイナ
    ミック型メモリセルのキャパシタに電荷がある状態を読
    み出し信号の論理１に対応し、上記キャパシタに電荷が
    無い状態を読み出し信号の論理０に対応するようなデー
    タ変換を行う回路及び上記２つの読み出し信号の論理１
    を優先させて出力させる回路とを備えてなることを特徴
    とする半導体記憶装置。
  2. 【請求項２】 請求項１に従う半導体記憶装置におい
    て、 上記特定の書き込み動作モードは、上記ダイナミック型
    メモリセルに対するセルフリフレッシュモードの直前に
    行われ、 上記特定の読み出し動作モードは、上記セルフリフレッ
    シュモードが終了した直後に行われるものであり、 上記セルフリフレッシュモードにおけるリフレッシュ周
    期は、平均的な情報保持時間を持つメモリセルに合わせ
    て設定されるものであることを特徴とする半導体記憶装
    置。
  3. 【請求項３】 請求項２に従う半導体記憶装置におい
    て、 上記セルフリフレッシュ周期は、ダイナミック型メモリ
    セルを模擬してなる蓄積容量と、 かかる蓄積容量に対するプリチャージ回路と、 上記蓄積容量の電位を検出する電圧検出回路とを備えた
    タイマ回路により設定されるものであることを特徴とす
    る半導体記憶装置。
  4. 【請求項４】 請求項２に従う半導体記憶装置におい
    て、 上記半導体記憶装置は、上記のような平均的な情報保持
    時間を持つメモリセルに合わせて設定される第１のセル
    フリフレッシュ動作と、メモリセルの中で最も情報保持
    時間の短いメモリセルに合わせて設定される第２のセル
    フリフレッシュ動作とのいずれか１つが切り換え可能に
    されるものであることを特徴とする半導体記憶装置。
  5. 【請求項５】 請求項２に従う半導体記憶装置におい
    て、 電源遮断前に上記メモリセルの記憶情報を読み出して、
    そのデータを半分以下のビット数に圧縮して上記特定の
    動作モードの設定により圧縮されたデータの書き込み動
    作を行い、 電源遮断時のバッテリーバックアップ時のデータ保持動
    作のときには上記平均的な情報保持時間を持つメモリセ
    ルに合わせて設定されさたセルフリフレッシュモードを
    行い、 電源再投入時に上記特定の読み出しモードにより読み出
    し動作が行われ、かかる読み出し動作により読み出され
    た圧縮データを伸長してもとのビット数のデータに変換
    し、かかる変換されたデータが通常の書き込み動作によ
    り書き込まれることを特徴とする半導体記憶装置。
  6. 【請求項６】 請求項５に従う半導体記憶装置におい
    て、 上記データ圧縮動作は内蔵のデータ圧縮回路により行わ
    れ、上記データ伸長動作は内蔵されたデータ伸長回路に
    より行われるものであることを特徴とする半導体記憶装
    置。
  7. 【請求項７】 アドレス選択用ＭＯＳＦＥＴと情報記憶
    用キャパシタからなるダイナミック型メモリセルが折り
    返しビット線方式の相補ビット線対とワード線との交点
    にマトリックス配置されてなるメモリアレイを備えてな
    る複数のダイナミック型ＲＡＭと、 上記２つのダイナミック型ＲＡＭのメモリセルを同時選
    択する特定の書き込み動作のときに有効とされ、書き込
    み信号の論理１が上記キャパシタに電荷がある状態に対
    応させ、書き込み信号の論理０が上記キャパシタに電荷
    が無い状態に対応するようなデータ変換を行い、 上記２つのダイナミック型ＲＡＭのメモリセルを同時選
    択する特定の読み出し動作のときに有効とされ、上記書
    き込み動作のときに対応して上記ダイナミック型メモリ
    セルのキャパシタに電荷がある状態を読み出し信号の論
    理１に対応し、上記キャパシタに電荷が無い状態を読み
    出し信号の論理０に対応するようなデータ変換を行うデ
    ータ変換回路、 及び上記異なる２つのダイナミック型ＲＡＭからのそれ
    ぞれデータ変換された２つの読み出し信号の論理和信号
    を読み出し信号として出力させる論理和回路とを持つコ
    ントロールチップとを１つの実装基板上に備えてなるこ
    とを特徴とするメモリシステム。
  8. 【請求項８】 請求項７に従うメモリシステムにおい
    て、 上記特定の書き込み動作モードは、上記ダイナミック型
    ＲＡＭに対するセルフリフレッシュモードの直前に行わ
    れ、 上記特定の読み出し動作モードは、上記セルフリフレッ
    シュモードが終了した直後に行われるものであり、 上記セルフリフレッシュモードにおけるリフレッシュ周
    期は、ダイナミック型ＲＡＭの平均的な情報保持時間を
    持つメモリセルに合わせて設定されるものであることを
    特徴とするメモリシステム。
  9. 【請求項９】 アドレス選択用ＭＯＳＦＥＴと情報記憶
    用キャパシタからなるダイナミック型メモリセルが一対
    の相補ビット線対のワード線との交点にマトリックス配
    置されてなるメモリアレイと、 書き込み動作モードでは一方のレベルの書き込み信号が
    上記メモリセルの情報記憶用キャパシタに電荷がある状
    態とし、他方のレベルの書き込み信号が上記メモリセル
    の情報記憶キャパシタに電荷が無い状態とするようなデ
    ータ変換し、 読み出しモードでは上記書き込みモードに対応したデー
    タ変換を行うデータ変換回路と、 を備えた半導体記憶装置を１つの実装基板上に偶数個を
    設けられてなり、 そのうちの２個ずつの半導体記憶装置対して同じデータ
    を書き込み、 上記２つの半導体記憶装置対からの論理和信号を出力さ
    せてなることを特徴とするメモリシステム。
  10. 【請求項１０】 アドレス選択用ＭＯＳＦＥＴと情報記
    憶用キャパシタからなるダイナミック型メモリセルが一
    対の相補ビット線対のワード線との交点にマトリックス
    配置されてなるメモリアレイと、 書き込み動作モードでは一方のレベルの書き込み信号が
    上記メモリセルの情報記憶用キャパシタに電荷がある状
    態とし、他方のレベルの書き込み信号が上記メモリセル
    の情報記憶キャパシタに電荷が無い状態とするようなデ
    ータ変換し、 読み出しモードでは上記書き込みモードに対応したデー
    タ変換を行うデータ変換回路とを備えてなることを特徴
    とする半導体記憶装置。
  11. 【請求項１１】 反転の第１のビット線と非反転の第２
    のビット線とが実質的に平行に配置されなる相補ビット
    線対と、 上記相補ビット線対とそれぞれ直交するよう配置された
    第１と第２のワード線と、 上記第１のワード線と第１のビット線との交点に設けら
    れた第１のダイナミック型メモリセルと、 上記第２のビット線と第２のワード線との交点に設けら
    れた第２のダイナミック型メモリセルと、 カラムスイッチを介して上記第１のビット線に接続され
    る第１の入出力線と、 カラムスイッチを介して上記第２のビット線に接続され
    る第２の入出力線と、 を備えてなり、 特定の書き込みモードの指定より有効とされる書き込み
    用データ変換回路であって、 上記第１のワード線を選択して第１のメモリセルに対し
    て論理１の書き込み信号に対応した書き込みレベルを伝
    えるときには上記第１の入出力線には電源電圧に対応し
    たハイレベルを供給し、論理０の書き込み信号に対応し
    た書き込みレベルを伝えるときには上記１の入出力線に
    は回路の接地電位に対応したロウレベルを供給し、 上記第２のワード線を選択して第２のメモリセルに対し
    て論理１の書き込み信号に対応した書き込みレベルを伝
    えるときには上記第２の入出力線には電源電圧に対応し
    たハイレベルを供給し、論理０の書き込み信号に対応し
    た書き込みレベルを伝えるときには上記２の入出力線に
    は回路の接地電位に対応したロウレベルを供給するもの
    と、 特定の読み出しモードの指定より有効とされる読み出し
    用データ変換回路であって、 上記第１のワード線を選択して第１のメモリセルからハ
    イレベルの読み出し信号が得られるときには論理１に対
    応した読み出し信号とし、上記第１のメモリセルからロ
    ウレベルの読み出し信号が得られるときには論理０に対
    応した読み出し信号とし、 上記第２のワード線を選択して第２のメモリセルからハ
    イレベルの読み出し信号が得られるときには論理１に対
    応した読み出し信号とし、上記第２のメモリセルからロ
    ウレベルの読み出し信号が得られるときには論理０に対
    応した読み出し信号とするものとを備えてなることを特
    徴とする半導体記憶装置。
  12. 【請求項１２】 第１ワード線と、第２ワード線と、第
    １ビット線と第２ビット線とを含む第１相補ビット線対
    と、上記第１ワード線と上記第１ビット線の交点に対応
    して設けられた第１メモリセルと、上記第２ワード線と
    上記第２ビット線との交点に対応して設けられた第２メ
    モリセルと、上記第１ビット線と上記第２ビット線に結
    合された第１センスアンプと、第１共通データ線と第２
    共通データ線とを含む第１共通相補データ線対と、上記
    第１ビット線と上記第１共通データ線との間に結合され
    た第１スイッチと、上記第２ビット線と上記第２共通デ
    ータ線との間に結合された第２スイッチとを有する第１
    メモリアレイと、 第３ワード線と、第４ワード線と、第３ビット線と第４
    ビット線とを含む第２相補ビット線対と、上記第３ワー
    ド線と上記第３ビット線の交点に対応して設けられた第
    ３メモリセルと、上記第４ワード線と上記第４ビット線
    との交点に対応して設けられた第４メモリセルと、上記
    第３ビット線と上記第４ビット線に結合された第２セン
    スアンプと、第３共通データ線と第４共通データ線とを
    含む第２共通相補データ線対と、上記第３ビット線と上
    記第３共通データ線との間に結合された第３スイッチ
    と、上記第４ビット線と上記第４共通データ線との間に
    結合された第４スイッチとを有する第２メモリアレイ
    と、 上記第１共通相補データ線対と上記第２共通相補データ
    線対に結合され、読み出し信号を出力する読み出し回路
    とを含み、 上記第１メモリセル、第２メモリセル、第３メモリセル
    及び第４メモリセルはダイナミック型であり、 上記読み出し信号は、上記第１メモリセルから上記第１
    共通データ線に伝送された読み出しデータがハイレベル
    であり、且つ上記第３メモリセルから上記第３共通デー
    タ線に伝送された読み出しデータがハイレベルであると
    き、第１電圧であり、 上記読み出し信号は、上記第１メモリセルから上記第１
    共通データ線に伝送された読み出しデータがハイレベル
    であり、且つ上記第３メモリセルから上記第３共通デー
    タ線に伝送された読み出しデータがロウレベルであると
    き、上記第１電圧であり、 上記読み出し信号は、上記第１メモリセルから上記第１
    共通データ線に伝送された読み出しデータがロウレベル
    であり、且つ上記第３メモリセルから上記第３共通デー
    タ線に伝送された読み出しデータがハイレベルであると
    き、上記第１電圧であり、 上記読み出し信号は、上記第１メモリセルから上記第１
    共通データ線に伝送された読み出しデータがロウレベル
    であり、且つ上記第３メモリセルから上記第３共通デー
    タ線に伝送された読み出しデータがロウレベルであると
    き、第２電圧であることを特徴とする半導体記憶装置。
  13. 【請求項１３】 請求項１２に従う半導体記憶装置にお
    いて、 上記第１電圧はハイレベルの電圧であり、上記第２電圧
    はロウレベルの電圧であることを特徴とする半導体記憶
    装置。
  14. 【請求項１４】 請求項１２に従う半導体記憶装置にお
    いて、 上記半導体記憶装置は、データ端子を更に含み、 上記読み出し回路から出力される上記読み出し信号に対
    応した信号が上記データ端子に伝えられることを特徴と
    する半導体記憶装置。
  15. 【請求項１５】 請求項１２に従う半導体記憶装置にお
    いて、 上記読み出し回路は、上記第１共通相補データ線対に結
    合された第１メインアンプと、上記第２共通相補データ
    線対に結合された第２メインアンプとを含むことを特徴
    とする半導体記憶装置。
  16. 【請求項１６】 請求項１２に従う半導体記憶装置にお
    いて、 上記読み出し信号は、上記第２メモリセルから上記第２
    共通データ線に伝送された読み出しデータがハイレベル
    であり、且つ上記第４メモリセルから上記第４共通デー
    タ線に伝送された読み出しデータがハイレベルであると
    き、上記第２電圧であり、 上記読み出し信号は、上記第２メモリセルから上記第２
    共通データ線に伝送された読み出しデータがハイレベル
    であり、且つ上記第４メモリセルから上記第４共通デー
    タ線に伝送された読み出しデータがロウレベルであると
    き、上記第２電圧であり、 上記読み出し信号は、上記第２メモリセルから上記第２
    共通データ線に伝送された読み出しデータがロウレベル
    であり、且つ上記第４メモリセルから上記第４共通デー
    タ線に伝送された読み出しデータがハイレベルであると
    き、上記第２電圧であり、 上記読み出し信号は、上記第２メモリセルから上記第２
    共通データ線に伝送された読み出しデータがロウレベル
    であり、且つ上記第４メモリセルから上記第４共通デー
    タ線に伝送された読み出しデータがロウレベルであると
    き、上記第１電圧であることを特徴とする半導体記憶装
    置。
  17. 【請求項１７】 請求項１６に従う半導体記憶装置にお
    いて、 上記第１電圧はハイレベルの電圧であり、上記第２電圧
    はロウレベルの電圧であることを特徴とする半導体記憶
    装置。
  18. 【請求項１８】 請求項１２に従う半導体記憶装置にお
    いて、 上記第１ワード線と上記第３ワード線は同時に選択レベ
    ルとされ、上記第２ワード線と上記第４ワード線とは同
    時に選択レベルとされることを特徴とする半導体記憶装
    置。
  19. 【請求項１９】 請求項１２に従う半導体記憶装置にお
    いて、 上記第１ワード線と上記第３ワード線は同一のアドレス
    が割り付けられ、上記第２ワード線と上記第４ワード線
    は同一のアドレスが割り付けられることを特徴とする半
    導体記憶装置。
  20. 【請求項２０】 請求項１２に従う半導体記憶装置にお
    いて、 上記読み出し信号は、上記第２メモリセルから上記第２
    共通データ線に伝送された読み出しデータがハイレベル
    であり、かつ上記第４メモリセルから上記第４共通デー
    タ線に伝送された読み出しデータがハイレベルであると
    き、上記第１電圧であり、 上記読み出し信号は、上記第２メモリセルから上記第２
    共通データ線に伝送された読み出しデータがハイレベル
    であり、かつ上記第４メモリセルから上記第４共通デー
    タ線に伝送された読み出しデータがロウレベルであると
    き、上記第１電圧であり、 上記読み出し信号は、上記第２メモリセルから上記第２
    共通データ線に伝送された読み出しデータがロウレベル
    であり、かつ上記第４メモリセルから上記第４共通デー
    タ線に伝送された読み出しデータがハイレベルであると
    き、上記第１電圧であり、 上記読み出し信号は、上記第２メモリセルから上記第２
    共通データ線に伝送された読み出しデータがロウレベル
    であり、かつ上記第４メモリセルから上記第４共通デー
    タ線に伝送された読み出しデータがロウレベルであると
    き、上記第２電圧であることを特徴とする半導体記憶装
    置。
  21. 【請求項２１】 請求項２０に従う半導体記憶装置にお
    いて、 上記第１電圧はハイレベルの電圧であり、上記第２電圧
    はロウレベルの電圧であることを特徴とする半導体記憶
    装置。
  22. 【請求項２２】 複数の第１ワード線と、複数の第１相
    補ビット線対と、上記複数の第１ワード線と上記複数の
    第１相補ビット線対との交点に対応して設けられた複数
    の第１メモリセルと、上記複数の第１相補ビット線対に
    結合された複数の第１センスアンプとを有する第１メモ
    リアレイと、 複数の第２ワード線と、複数の第２相補ビット線対と、
    上記複数の第２ワード線と上記複数の第２相補ビット線
    対との交点に対応して設けられた複数の第２メモリセル
    と、上記複数の第２相補ビット線対に結合された複数の
    第２センスアンプとを有する第２メモリアレイと、 読み出し信号を出力する読み出し回路とを含み、 上記複数の第１メモリセル及び上記複数の第２メモリセ
    ルは、ダイナミック型であり、 上記複数の第１ワード線は、第１線及び第２線を含み、 上記複数の第１相補ビット線対は、第１相補線対を含
    み、 上記複数の第１メモリセルは、上記第１線と上記第１相
    補線対のうちの一方に結合された第１セルと、上記第２
    線と上記第１相補線対のうちの他方に結合された第２セ
    ルとを含み、 上記複数の第２ワード線は、第３線及び第４線を含み、 上記複数の第２相補ビット線対は、第２相補線対を含
    み、 上記複数の第２メモリセルは、上記第３線と上記第２相
    補線対のうちの一方に結合された第３セルと、上記第４
    線と上記第２相補線対のうちの他方に結合された第４セ
    ルとを含み、 上記読み出し信号は、上記第１セルから読み出されたデ
    ータがハイレベルであり、且つ上記第３セルから読み出
    されたデータがハイレベルであるとき、第１電圧であ
    り、 上記読み出し信号は、上記第１セルから読み出されたデ
    ータがハイレベルであり、且つ上記第３セルから読み出
    されたデータがロウレベルであるとき、上記第１電圧で
    あり、 上記読み出し信号は、上記第１セルから読み出されたデ
    ータがロウレベルであり、且つ上記第３セルから読み出
    されたデータがハイレベルであるとき、上記第１電圧で
    あり、 上記読み出し信号は、上記第１セルから読み出されたデ
    ータがロウレベルであり、且つ上記第３セルから読み出
    されたデータがロウレベルであるとき、第２電圧である
    ことを特徴とする半導体記憶装置。
  23. 【請求項２３】 請求項２２に従う半導体記憶装置にお
    いて、 上記読み出し信号は、上記第２セルから読み出されたデ
    ータがハイレベルであり、且つ上記第４セルから読み出
    されたデータがハイレベルであるとき、上記第２電圧で
    あり、 上記読み出し信号は、上記第２セルから読み出されたデ
    ータがハイレベルであり、且つ上記第４セルから読み出
    されたデータがロウレベルであるとき、上記第２電圧で
    あり、 上記読み出し信号は、上記第２セルから読み出されたデ
    ータがロウレベルであり、且つ上記第４セルから読み出
    されたデータがハイレベルであるとき、上記第２電圧で
    あり、 上記読み出し信号は、上記第２セルから読み出されたデ
    ータがロウレベルであり、且つ上記第４セルから読み出
    されたデータがロウレベルであるとき、第１電圧である
    ことを特徴とする半導体記憶装置。
  24. 【請求項２４】 請求項２３に従う半導体記憶装置にお
    いて、 上記第１電圧はハイレベルの電圧であり、上記第２電圧
    はロウレベルの電圧であることを特徴とする半導体記憶
    装置。
  25. 【請求項２５】 請求項２２に従う半導体記憶装置にお
    いて、 上記読み出し信号は、上記第２セルから読み出されたデ
    ータがハイレベルであり、且つ上記第４セルから読み出
    されたデータがハイレベルであるとき、第１電圧であ
    り、 上記読み出し信号は、上記第２セルから読み出されたデ
    ータがハイレベルであり、且つ上記第４セルから読み出
    されたデータがロウレベルであるとき、上記第１電圧で
    あり、 上記読み出し信号は、上記第２セルから読み出されたデ
    ータがロウレベルであり、且つ上記第４セルから読み出
    されたデータがハイレベルであるとき、上記第１電圧で
    あり、 上記読み出し信号は、上記第２セルから読み出されたデ
    ータがロウレベルであり、且つ上記第４セルから読み出
    されたデータがロウレベルであるとき、第２電圧である
    ことを特徴とする半導体記憶装置。
  26. 【請求項２６】 請求項２３に従う半導体記憶装置にお
    いて、 上記第１電圧はハイレベルの電圧であり、上記第２電圧
    はロウレベルの電圧であることを特徴とする半導体記憶
    装置。
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