JPH1186548A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH1186548A
JPH1186548A JP9250409A JP25040997A JPH1186548A JP H1186548 A JPH1186548 A JP H1186548A JP 9250409 A JP9250409 A JP 9250409A JP 25040997 A JP25040997 A JP 25040997A JP H1186548 A JPH1186548 A JP H1186548A
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JP
Japan
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voltage
operation mode
substrate
power supply
self
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JP9250409A
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English (en)
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Tomio Suzuki
富夫 鈴木
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 【課題】 データ保持状態の消費電力を低減し、かつ、
安定した動作を実現する半導体記憶装置を提供する。 【解決手段】 通常動作モードとセルフリフレッシュ動
作モードとを有し、内部電源電圧Ｖｃｃが所定値より大
きい場合には第１の基板電圧ＶBB1 を生成し、小さい場
合は絶対値がより小さい第２の基板電圧ＶBB2 を生成す
るＶBB発生回路２０４と、セルフリフレッシュ動作モー
ドで内部電源電圧Ｖｃｃが所定値より低くなったとき抵
抗分割されたＶｃｃ／２の電圧を出力するビット線等価
電圧（ＶBL）発生回路２０５と、セルフリフレッシュ動
作モードで内部電源電圧Ｖｃｃが所定値より低くなった
とき４Ｋ動作を行なうための信号４ＫＥを生成する４Ｋ
Ｅ信号生成回路２２０と、リフレッシュアドレス発生回
路２２１とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、さらに詳しくは、通常動作モードとセルフリフレ
ッシュ動作モードとを有する半導体記憶装置に関するも
のである。
【０００２】
【従来の技術】近年、携帯型コンピュータが開発されつ
つあるが、この携帯型コンピュータなどに使用される半
導体記憶装置には、従来のハードディスクが果たしてい
たファイルデータなどのデータ保持と、そのデータ保持
の状態における低消費電力動作とが要求される。
【０００３】ここで、通常、半導体記憶装置において
は、セルフリフレッシュ動作状態が上記のデータ保持状
態に相当する。
【０００４】一方、携帯型コンピュータにおいては、低
消費電力化のため、データ保持状態（セルフリフレッシ
ュモード）における外部電源電圧Ｅｘｔ．Ｖｃｃを、た
とえば、図２７（ａ）に示されるように、ライトモード
やリードモードのときの３．３Ｖ程度から２．５Ｖ程度
などへ下げる技術が開発されている。なお、図２７
（ｂ），（ｃ）に示されるように、ライトモードからセ
ルフリフレッシュモードへは、外部コラムアドレススト
ローブ信号Ｅｘｔ．／ＣＡＳが外部ローアドレスストロ
ーブ信号Ｅｘｔ．／ＲＡＳより先に活性化されるＣＢＲ
タイミングの発生により切換えられ、図２７（ｄ）に示
されるように信号／ＢＢＵがロー（Ｌ）レベルに活性化
される。
【０００５】
【発明が解決しようとする課題】しかしながら、低消費
電力化のために、データ保持状態において内部電源電圧
Ｖｃｃを下げていくと、図１０の実線のグラフに示され
るように、電圧ＶC1以下では基板電圧発生回路で消費さ
れる電流Ｉｃｃが増大するため、結果として基板電圧発
生回路などでの消費電力が増加してしまう。
【０００６】また、内部電源電圧Ｖｃｃを下げること
は、メモリセルへの安定したリードおよびライト動作を
困難にさせる。
【０００７】そこで、本発明は、これらのような問題を
解消するためになされたもので、データ保持状態（セル
フリフレッシュモード）での消費電力をさらに低減し、
かつ、安定した動作を実現する半導体記憶装置を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、通常動作モードとセルフリフレッシュ動作モ
ードとを有する半導体記憶装置であって、基板と、基板
上に形成され、データを記憶する複数のメモリセルを含
むメモリセルアレイと、基板上に形成され、複数のメモ
リセルの中からデータの書込または読出の対象とされる
少なくとも１つの複数のメモリセルを選択するメモリセ
ル選択手段と、基板上に形成され、外部制御信号に応答
して通常動作モードとセルフリフレッシュ動作モードと
の間の切換を行なうモード切換手段と、基板上に形成さ
れ、内部電源電圧が所定値より大きい場合には第１の基
板電圧を生成し基板へ供給するとともに、内部電源電圧
が所定値より小さい場合には絶対値が第１の基板電圧よ
り小さい第２の基板電圧を生成し基板へ供給する基板電
圧生成手段とを備えるものである。
【０００９】請求項２に係る半導体記憶装置は、請求項
１に記載の半導体記憶装置であって、基板電圧生成手段
は、内部電源電圧の大きさを所定値と比較する比較手段
と、比較手段において内部電源電圧が所定値より大きい
と判断されたとき活性化され、第１の基板電圧を生成す
る第１基板電圧生成手段と、比較手段において内部電源
電圧が所定値より小さいと判断されたとき活性化され、
第２の基板電圧を生成する第２基板電圧生成手段とを含
むものである。
【００１０】請求項３に係る半導体記憶装置は、請求項
２に記載の半導体記憶装置であって、比較手段は、内部
電源電圧ノードと、比較結果出力ノードと、内部電源電
圧ノードと比較結果出力ノードとの間に接続された抵抗
と、接地ノードと、比較結果出力ノードと接地ノードと
の間に接続され、かつ、ゲートとドレインが接続された
少なくとも１つのＮチャネルＭＯＳトランジスタとを含
むものである。
【００１１】請求項４に係る半導体記憶装置は、通常動
作モードとセルフリフレッシュ動作モードとを有する半
導体記憶装置であって、基板と、基板上に形成され、デ
ータを記憶する複数のメモリセルを含むメモリセルアレ
イと、基板上に形成され、複数のメモリセルの中からデ
ータの書込または読出の対象とされる少なくとも１つの
複数のメモリセルを選択するメモリセル選択手段と、基
板上に形成され、外部制御信号に応答して通常動作モー
ドとセルフリフレッシュ動作モードとの間の切換を行な
うモード切換手段と、基板上に形成され、通常動作モー
ドでは第１の基板電圧を生成し基板へ供給するととも
に、セルフリフレッシュ動作モードでは絶対値が第１の
基板電圧より小さい第２の基板電圧を生成し基板へ供給
する基板電圧生成手段と、内部電源電圧を昇圧して昇圧
電圧を生成する昇圧手段とを備え、基板電圧生成手段
は、昇圧電圧に応じて絶対値が第２の基板電圧よりも大
きな第３の基板電圧を生成するレベル変換手段を含むも
のである。
【００１２】請求項５に係る半導体記憶装置は、通常動
作モードとセルフリフレッシュ動作モードとを有する半
導体記憶装置であって、複数のワード線と、複数のワー
ド線に直交する複数のビット線対と、複数のワード線と
複数のビット線対との交点の各々に対応して配置された
複数のメモリセルと、複数のビット線対の各々にビット
線等価電圧を供給するビット線プリチャージ手段と、ビ
ット線等価電圧を生成するビット線等価電圧生成手段
と、外部制御信号に応答して通常動作モードと前記セル
フリフレッシュ動作モードとの間の切換を行なうモード
切換手段とを備え、ビット線等価電圧生成手段は、セル
フリフレッシュ動作モードでは内部電源電圧を２つに抵
抗分割してビット線等価電圧を生成する抵抗分割手段を
含むものである。
【００１３】請求項６に係る半導体記憶装置は、通常動
作モードとセルフリフレッシュ動作モードとを有する半
導体記憶装置であって、複数のワード線と、複数のワー
ド線に直交する複数のビット線と、複数のワード線と複
数のビット線との交点の各々に対応して配置された複数
のメモリセルと、外部制御信号に応答して通常動作モー
ドとセルフリフレッシュ動作モードとの間の切換を行な
うモード切換手段と、モード切換手段でセルフリフレッ
シュ動作モードへ切換えられたときは、通常動作モード
で複数のワード線のうち同時に選択する本数より少ない
本数のワード線を同時に選択するワード線選択手段とを
備えるものである。
【００１４】請求項７に係る半導体記憶装置は、請求項
６に記載の半導体記憶装置であって、モード切換手段で
セルフリフレッシュ動作モードへ切換えられたとき、外
部から供給された外部電源電圧を降圧して内部電源電圧
を生成する降圧手段をさらに備えるものである。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳しく説明する。なお、同一符号は同一また
は相当部分を示す。
【００１６】［実施の形態１］図１は、本発明の実施の
形態１に係る半導体記憶装置の全体構成を示すブロック
図である。図１に示されるように、この半導体記憶装置
は、通常動作モードとセルフリフレッシュ動作モードと
を有し、基板２００と、基板２００上に形成され、デー
タを記憶する複数のメモリセルを含むメモリセルアレイ
２０８と、上記複数のメモリセルと中からデータの書込
または読出の対象とされるメモリセルが接続されたワー
ド線を選択するロウデコーダ２０７と、制御回路２０２
に接続され信号４ＫＥをロウデコーダ２０７へ供給する
４ＫＥ信号生成回路２２０と、上記データの書込または
読出の対象とされるメモリセルが接続されたビット線を
選択するコラムデコーダ２１０と、データをメモリセル
アレイ２０８に入出力し読出されたデータを増幅するＩ
／Ｏゲート・センスアンプ２０９と、内部ロウアドレス
をロウデコーダ２０７へ、内部コラムアドレスをコラム
デコーダ２１０へそれぞれ供給するアドレス回路２０３
と、外部ロウアドレスストローブ信号Ｅｘｔ．／ＲＡＳ
をバッファリングしてロウアドレスストローブ信号／Ｒ
ＡＳを生成するＲＡＳバッファ２１５と、外部コラムア
ドレスストローブ信号Ｅｘｔ．／ＣＡＳをバッファリン
グしてコラムアドレスストローブ信号／ＣＡＳを生成す
るＣＡＳバッファ２１６と、外部ライトイネーブル信号
Ｅｘｔ．／ＷＥをバッファリングしてライトイネーブル
信号／ＷＥを生成するＷＥバッファ２１７と、外部アウ
トプットイネーブル信号Ｅｘｔ．／ＯＥをバッファリン
グしてアウトプットイネーブル信号／ＯＥを生成するＯ
Ｅバッファ２１８と、ロウアドレスストローブ信号／Ｒ
ＡＳ，コラムアドレスストローブ信号／ＣＡＳ，ライト
イネーブル信号／ＷＥ，アウトプットイネーブル信号／
ＯＥを受取って、内部の種々の回路を制御するととも
に、通常動作モードとセルフリフレッシュ動作モードと
の間のモード切換を行なう制御回路２０２と、制御回路
２０２に接続されセルフリフレッシュ動作モード時にリ
フレッシュアドレスＲＡ11を発生させてアドレス回路２
０３へ供給するリフレッシュアドレス発生回路２２１
と、制御回路２０２に接続されるとともに、外部電源電
圧Ｅｘｔ．Ｖｃｃと電圧ＶSSを受取って、降圧した内部
電源電圧ＶCCを出力する降圧回路（ＶＤＣ）２０１と、
ＶＤＣ２０１と／ＢＢＵＬ信号生成回路２１９に接続さ
れ、通常動作モードでは基板電圧ＶBB1 を生成し基板２
００へ供給するとともに、セルフリフレッシュ動作モー
ドでは絶対値が基板電圧ＶBB1 より小さい基板電圧Ｖ
BB2 を生成し基板２００へ供給する基板電圧（ＶBB）発
生回路２０４と、ＶＤＣ２０１と制御回路２０２とに接
続され、メモリセルアレイ２０８に含まれる各ビット線
対ＢＬｎ，／ＢＬｎへ供給するビット線等価電圧ＶBLを
生成するビット線等価電圧（ＶBL）発生回路２０５と、
制御回路２０２に接続され、信号／ＢＢＵＬを生成して
ＶBB発生回路２０４とＶBL発生回路２０５へ供給する／
ＢＢＵＬ信号生成回路２１９と、ＶＤＣ２０１と制御回
路２０２に接続され、内部電源電圧Ｖｃｃを昇圧して昇
圧電圧ＶPPを生成する昇圧電圧（ＶPP）発生回路２０６
と、制御回路２０２に制御されデータＤＱ１〜ＤＱ４を
Ｉ／Ｏゲート・センスアンプ２０９との間で入出力する
入出力回路２１１〜２１４とを備える。なお、図示はし
ていないが、この半導体記憶装置には、ＶBL発生回路２
０５と同じ回路構成を有するセルプレート電圧発生回路
も備えられる。
【００１７】図２は、図１に示された制御回路２０２に
含まれ、セルフリフレッシュ動作制御信号／ＲＥＦＳと
セルフリフレッシュエントリ制御信号／ＢＢＵおよび基
準信号φREF を生成する回路３００の構成を示すブロッ
ク図である。
【００１８】図２に示されるように、回路３００は、Ｒ
ＡＳバッファ２１５とＣＡＳバッファ２１６に接続され
たＣＢＲリフレッシュタイミング検出回路３０１と、Ｃ
ＢＲリフレッシュタイミング検出回路３０１に接続され
たセルフリフレッシュエントリ制御回路３０２と、セル
フリフレッシュエントリ制御回路３０２に接続された発
振回路３０３と、発振回路３０３に接続されたセルフリ
フレッシュ制御回路３０４とを含む。
【００１９】次に、この回路３００の動作を図３のタイ
ミング図を参照して説明する。図３（ａ）に示される外
部ロウアドレスストローブ信号Ｅｘｔ．ＲＡＳがＲＡＳ
バッファ２１５でバッファリングされると図３（ｃ）に
示されるロウアドレスストローブ信号／ＲＡＳが遅延し
て生成され、図３（ｂ）に示されるように外部コラムア
ドレスストローブ信号Ｅｘｔ．／ＣＡＳがＣＡＳバッフ
ァ２１６でバッファリングされると図３（ｄ）に示され
るコラムアドレスストローブ信号／ＣＡＳが遅延して生
成される。
【００２０】そして、図３（ｃ）〜（ｅ）に示されるよ
うに、コラムアドレスストローブ信号／ＣＡＳがロウア
ドレスストローブ信号／ＲＡＳより先に活性化されてい
るとき、ＣＢＲリフレッシュタイミング検出回路３０１
は、ＣＢＲ（Cas Befor Ras）リフレッシュタイミング
を検出し、活性化されたＣＢＲリフレッシュ制御信号／
ＲＥＦＡを出力する。セルフリフレッシュエントリ制御
回路３０２は、ＣＢＲリフレッシュタイミング検出回路
３０１からの活性化されたＣＢＲリフレッシュ制御信号
／ＲＥＦＡを受取って、図３（ｆ）に示されるように、
活性化されたセルフリフレッシュエントリ制御信号／Ｂ
ＢＵを発生する。発振回路３０３は、図３（ｇ）に示さ
れるように、セルフリフレッシュエントリ制御回路３０
２からセルフリフレッシュエントリ制御信号／ＢＢＵを
受取ってセルフリフレッシュ動作の基準信号φREF を発
生する。そして、セルフリフレッシュ制御回路３０４
は、図３（ｈ）に示されるように基準信号φREF に応答
してセルフリフレッシュ動作制御信号／ＲＥＦＳを出力
する。なお、図３（ａ），（ｆ），（ｈ）に示されるよ
うに、外部ロウアドレスストローブ信号Ｅｘｔ．／ＲＡ
Ｓがロー（Ｌ）レベルに活性化されセルフリフレッシュ
動作制御信号／ＲＥＦＳが活性化されてからセルフリフ
レッシュエントリ制御信号／ＢＢＵがＬレベルに活性化
されるまでの時間は５０μｓ〜１００μｓであり、セル
フリフレッシュ動作制御信号／ＲＥＦＳの１周期は１０
μｓ〜２００μｓとされる。
【００２１】図４は、図１に示されたＶBB発生回路２０
４の構成を示す回路図である。図４に示されるように、
ＶBB発生回路２０４は、／ＢＢＵＬ信号生成回路２１９
で生成された信号／ＢＢＵＬを受けＶBBレベル検出信号
φ501 を出力するＶBBレベル検出回路５０１と、ＶBBレ
ベル検出信号φ501 を受け基板電圧ＶBB1 を出力するＶ
BB1 ポンプ回路５０２と、信号／ＢＢＵＬを受けＶBBレ
ベル検出信号φ 503 を出力するＶBBレベル検出回路５０
３と、ＶBBレベル検出信号φ503 を受け絶対値が基板電
圧ＶBB1 より小さい基板電圧ＶBB2 を出力するＶBB2 ポ
ンプ回路５０４とを含む。
【００２２】なお、ＶBBレベル検出回路５０３に含まれ
るインバータＩＮＶは、貫通電流の発生を防止するた
め、クロックドＣＭＯＳ回路であることが望ましい。
【００２３】図５から図８は、図４に示されたＶBB発生
回路２０４の動作を説明するための図であり、特に、図
５と図６は通常動作モードでの動作、図７と図８はセル
フリフレッシュ動作モードでの動作をそれぞれ説明する
ための図である。
【００２４】通常動作モード時は、信号／ＢＢＵＬがハ
イ（Ｈ）レベルに不活性化されるため、図４に示された
ＶBBレベル検出回路５０３が不活性化され、ＶBBレベル
検出回路５０３からは図６に示されるように、基板電圧
の絶対値によらず常にＬレベルのＶBBレベル検出信号φ
503 が出力される。
【００２５】一方、ＶBBレベル検出回路５０１が活性化
され、基板電圧の絶対値がＮチャネルＭＯＳトランジス
タＮＴ１，ＮＴ２のしきい値により決定される電圧ＶB1
より小さい（浅い）場合は、図５に示されるように、Ｖ
BBレベル検出信号φ501 がＨレベルに活性化され、基板
電圧の絶対値が電圧ＶB1より大きい（深い）場合は、図
５に示されるように、ＶBBレベル検出信号φ501 はＬレ
ベルに不活性化される。これより、通常動作モードでは
基板電圧の絶対値が電圧ＶB1より小さいときのみＶBB1
ポンプ回路５０２が活性化され基板電圧ＶBB1 が生成さ
れる。
【００２６】これに対し、セルフリフレッシュ動作モー
ド時は、信号／ＢＢＵＬがＬレベルに活性化されるた
め、図４に示されたＶBBレベル検出回路５０１が不活性
化され、ＶBBレベル検出回路５０１からは図７に示され
るように、基板電圧の絶対値によらず常にＬレベルのＶ
BBレベル検出信号φ501 が出力される。
【００２７】一方、ＶBBレベル検出回路５０３が活性化
され、基板電圧の絶対値がＮチャネルＭＯＳトランジス
タＮＴ３のしきい値により決定される電圧ＶB2（＜
ＶB1）より小さい（浅い）場合は、図８に示されるよう
に、ＶBBレベル検出信号φ503 がＨレベルに活性化さ
れ、基板電圧の絶対値が電圧ＶB2より大きい（深い）場
合は、図８に示されるように、ＶBBレベル検出信号φ
503 はＬレベルに不活性化される。これより、セルフリ
フレッシュ動作モードでは、供給された外部電源電圧を
より降圧して内部回路へ供給することができるととも
に、ＶBB発生回路２０４で消費される電流Ｉｃｃを減ら
すことが可能となる。
【００２８】図９，図１０は外部電源電圧を降圧してい
った場合の内部電源電圧Ｖｃｃに対するＶBB発生回路２
０４の動作特性を示す図であり、図９は、内部電源電圧
Ｖｃｃと基板電圧ＶBBの関係を示すグラフ、図１０は、
ＶBB発生回路２０４に供給される内部電源電圧Ｖｃｃと
ＶBB発生回路２０４で消費される電流Ｉｃｃとの関係を
示すグラフである。
【００２９】図９，図１０に示されるように、たとえ
ば、内部電源電圧Ｖｃｃの大きさが電圧ＶC1のとき、基
板電圧は電圧ＶB1であり、ＶBB発生回路２０４で消費さ
れる電流Ｉｃｃは図１０の実線で示される。しかしここ
で、基板電圧ＶBBを絶対値が電圧ＶB1より小さい電圧Ｖ
B2とすることで、図９に示されるように対応する内部電
源電圧Ｖｃｃを電圧ＶC2まで下げることができ、さら
に、図１０に示されるように、このときＶBB発生回路２
０４で消費される電流Ｉｃｃは一点鎖線のように示され
るので、内部電源電圧Ｖｃｃを電圧ＶC1から電圧ＶC2へ
下げてもＶBB発生回路２０４の消費電力は上昇しないこ
ととなる。
【００３０】このようにして、セルフリフレッシュ動作
モード時に、基板電圧ＶBBを浅くすることで、消費電力
がより低減される低電圧動作を可能とすることができ
る。
【００３１】また、セルフリフレッシュ動作モード時
に、基板電圧ＶBBを浅くすることにより、ストレージノ
ードと基板２００間のｐｎ接合リーク電流が減少するた
めリフレッシュ時間を長くすることができ（すなわち、
リフレッシュ周期をのばすことができる）、さらなる低
消費電力化が可能となる。
【００３２】図１１は、図１に示された／ＢＢＵＬ信号
生成回路２１９の構成を示す図である。図１１に示され
るように、／ＢＢＵＬ信号生成回路２１９は電圧レベル
検出回路８１と、電圧レベル検出回路８１の出力ノード
ｎ１１と、電圧レベル検出回路８１から出力された信号
と制御回路２０２から出力されたセルフリフレッシュエ
ントリ制御信号／ＢＢＵとを入力するＮＯＲ回路８４
と、ＮＯＲ回路８４に接続されたインバータ８５とを備
える。
【００３３】図１２は、図１１に示された電圧レベル検
出回路８１の具体的構成を示す回路図である。図１２に
示されるように、電圧レベル検出回路８１は、内部電源
電圧ノードｎ８２と、ノードｎ８３と、内部電源電圧ノ
ードｎ８２とノードｎ８３との間に接続された抵抗素子
Ｒ６と、接地ノードｎ８１と、ノードｎ８３と接地ノー
ドｎ８１との間に接続されゲートがノードｎ８３に接続
されたＮチャネルＭＯＳトランジスタＮＴ７と、ノード
ｎ８３に接続されたインバータ８３とを含む。
【００３４】図１３は、内部電源電圧Ｖｃｃとノードｎ
８３との電位の関係を示すグラフである。図１３におい
て、破線２は内部電源電圧Ｖｃｃとノードｎ８３の電位
が正比例の関係にあるときを示すものであり、破線４は
内部電源電圧Ｖｃｃに対するインバータ８３のしきい値
を示すものである。図１３の曲線５に示されるように、
ノードｎ８３の電位は、内部電源電圧Ｖｃｃが０．８Ｖ
程度までは内部電源電圧Ｖｃｃに正比例するが、内部電
源電圧Ｖｃｃが大きくなるに従ってアナログ的にＮチャ
ネルＭＯＳトランジスタＮＴ７がオンするため、ノード
ｎ８３の電位が内部電源電圧Ｖｃｃの変化に対して増加
する割合は減少していく。
【００３５】図１４は、内部電源電圧Ｖｃｃとノードｎ
１１の電位との関係を示すグラフである。図１４におい
て電圧ＶCVは、図１３において曲線５と破線４の交点に
対応する内部電源電圧Ｖｃｃの大きさを表わす。ここ
で、図１４に示されるように、内部電源電圧Ｖｃｃの大
きさが０Ｖから電圧ＶCVまでは、ノードｎ８３の電位す
なわちインバータ８３の入力電圧は破線４で示されるイ
ンバータ８３のしきい値よりも大きくなるためインバー
タ８３の出力電圧、すなわちノードｎ１１の電位はＬレ
ベル（０Ｖ）となる。また、内部電源電圧Ｖｃｃの大き
さが電圧ＶCVより大きいと、図１３に示されるように、
ノードｎ８３の電位はインバータ８３のしきい値よりも
小さくなるため、ノードｎ１１の電位はハイレベル（内
部電源電圧Ｖｃｃに正比例する。）となる。
【００３６】図１５は、図１１に示された／ＢＢＵＬ信
号生成回路２１９の動作を示すタイミング図である。図
１５（ｂ）に示されるように、セルフリフレッシュ動作
モードに入りセルフリフレッシュエントリ制御信号／Ｂ
ＢＵがＬレベルに活性化され、かつ、図１５（ａ）に示
されるように、内部電源電圧Ｖｃｃが所定の電圧以下に
なると、上記説明よりノードｎ１１の電位は、図１５
（ｃ）に示されるように、ＨレベルからＬレベルへ変化
する。これにより、インバータ８５から出力される信号
／ＢＢＵＬは、図１５（ｄ）に示されるように、Ｈレベ
ルからＬレベルへ変化する。また、同様に、内部電源電
圧Ｖｃｃが所定の電圧以上になると、インバータ８５か
ら出力される信号／ＢＢＵＬは図１５（ｄ）に示される
ように、ＬレベルからＨレベルへ変化する。
【００３７】図１６は、図１に示されたＶBL発生回路２
０５の構成を示す回路図である。なお、このＶBL発生回
路２０５で発生されたビット線等価電圧ＶBLは、図１８
に示されるように、ビット線対ＢＬｎ，／ＢＬｎにプリ
チャージのとき供給される（図１８については、後に詳
しく説明する）。図１６に示されるように、ＶBL発生回
路２０５は、セルフリフレッシュ動作モードで内部電源
電圧Ｖｃｃが所定値より高い場合、すなわち、信号／Ｂ
ＢＵＬがＨレベルに不活性化されたときノードｎ２から
約Ｖｃｃ／２の大きさの電圧をビット線等価電圧ＶBLと
して出力する回路８００と、セルフリフレッシュ動作モ
ード時に抵抗分割された約Ｖｃｃ／２の大きさの電圧を
ビット線等価電圧ＶBLとして出力する回路８０１とを備
える。
【００３８】ここで、回路８０１は内部電源電圧ノード
ｎ８２と、内部電源電圧ノードｎ８２とノードｎ２との
間に互いに直列接続されたＰチャネルＭＯＳトランジス
タＰＴ１と抵抗素子Ｒと、接地ノードｎ８１と、接地ノ
ードｎ８１とノードｎ２との間に互いに直列接続された
抵抗素子ＲとＮチャネルＭＯＳトランジスタＮＴ８と、
ＮチャネルＭＯＳトランジスタＮＴ８のゲートに接続さ
れたインバータ６とを含み、ＰチャネルＭＯＳトランジ
スタＰＴ１のゲートとインバータ６へはセルフリフレッ
シュエントリ制御信号／ＢＢＵが供給される。
【００３９】なお、回路８００は、インバータ８，１
０，１２，１４と、トランスファゲート１６，１８と、
抵抗素子Ｒ1 ，Ｒ2 と、ノードｎ２と、内部電源電圧ノ
ードｎ８２と、接地ノードｎ８１と、ＮチャネルＭＯＳ
トランジスタＮＴ９〜ＮＴ１４と、ＰチャネルＭＯＳト
ランジスタＰＴ２〜ＰＴ８とを含む。
【００４０】このＶBL発生回路２０５によれば、回路８
００の他に回路８０１を備えるので、ＮチャネルＭＯＳ
トランジスタＮＴ９のしきい値をＶthn 、ＰチャネルＭ
ＯＳトランジスタＰＴ３のしきい値をＶthp としたと
き、低消費電力化のためセルフリフレッシュ動作モード
時に内部電源電圧Ｖｃｃの大きさを電圧（Ｖthn ＋｜Ｖ
thp ｜）より小さくしたときの動作の不安定性を解消す
ることができ、安定した低消費電力動作（ビット線等価
電圧ＶBLの発生）を実現することができる。
【００４１】図１７は、図１に示されたロウデコーダ２
０７と、コラムデコーダ２１０と、メモリセルアレイ２
０８の構成を示す図である。図１７に示されるように、
メモリセルアレイ２０８は、ブロックＢ０〜Ｂ１５に分
割されるとともに、ワード線ＷＬ0 〜ＷＬ4095が４０９
６本、すなわち、図１９に示されるように、ブロックＢ
０〜Ｂ７までにワード線ＷＬ0 〜ＷＬ2047が２０４８
本、ブロックＢ８〜Ｂ１５までにワード線ＷＬ0 〜ＷＬ
2047が２０４８本配線される。
【００４２】図１８は、図１７，図１９に示されたブロ
ックＢ０の構成を具体的に示す回路図である。図１８に
示されるように、ブロックＢ０は、２５６本のワード線
ＷＬ 0 〜ＷＬ255 と、ワード線ＷＬ0 〜ＷＬ255 に直交
する１０２４対のビット線対ＢＬｎ，／ＢＬｎ（ｎ＝０
〜１０２３）と、ワード線ＷＬ0 〜ＷＬ255 とビット線
ＢＬｎ（ｎ＝０〜１０２３）に接続され、ワード線ＷＬ
0 〜ＷＬ255 とビット線ＢＬｎ（ｎ＝０〜１０２３）の
交点に配置された複数のメモリセル１８と、各々のビッ
ト線対ＢＬｎ，／ＢＬｎ（ｎ＝０〜１０２３）に１対１
に接続された第ｎ（ｎ＝０〜１０２３）センスアンプ
（Ｓ．Ａ）１９〜２４と、ビット線対ＢＬｎ，／ＢＬｎ
（ｎ＝０〜１０２３）に接続されたビット線プリチャー
ジ回路２５とを含む。ここで、ビット線プリチャージ回
路２５は、Ｈレベルの活性化されたビット線プリチャー
ジ信号ＢＬＰＣを受けると、ビット線プリチャージ回路
２５に含まれたＮチャネルＭＯＳトランジスタがオンす
るため、ビット線対ＢＬｎ，／ＢＬｎ（ｎ＝０〜１０２
３）にビット線等価電圧ＶBLが供給される。
【００４３】次に、セルフリフレッシュ動作モードにお
ける２Ｋリフレッシュ動作と４Ｋリフレッシュ動作につ
いて、図１７と図１９を用いて説明する。図１９は、２
Ｋリフレッシュ動作の概念を説明するための図である。
ここで、ＲＡｎ（ｎ＝８〜１０）は、それぞれ外部アド
レスＥｘｔ．Ａｎ（ｎ＝８〜１０）がアドレス回路２０
３でバッファリングされて生成された内部アドレスを示
す（以下同様）。
【００４４】図１９に示されるように、２Ｋリフレッシ
ュ動作とは、同時に２つのブロックＢ０〜Ｂ１５内でそ
れぞれ１本ずつのワード線ＷＬ0 〜ＷＬ255 を選択する
動作であり、たとえば、図１９において内部アドレスが
（ＲＡ8 ，ＲＡ9 ，ＲＡ10）＝（０，０，０）である場
合は、斜線で示したブロックＢ０，Ｂ８内のワード線が
それぞれ１本ずつ同時に選択される。
【００４５】一方、図１７は、４Ｋリフレッシュ動作の
概念を説明するための図である。図１７に示されるよう
に、４Ｋリフレッシュ動作モードでは、図１に示された
リフレッシュアドレス発生回路２２１で生成された内部
アドレスＲＡ11をアドレス回路２０３が受取り、ロウデ
コーダ２０７へ供給されるが、ロウデコーダ２０７へ供
給される内部アドレスは、たとえば（ＲＡ8 ，ＲＡ9 ，
ＲＡ10，ＲＡ11）＝（０，０，０，０）のとき、斜線で
示されるようにブロックＢ０（内のいずれかのワード線
ＷＬ0 〜ＷＬ255 ）のみが選択される。すなわち、２Ｋ
リフレッシュ動作と比べると４Ｋリフレッシュ動作は、
同時に選択するワード線ＷＬ0 〜ＷＬ40 95の本数が少な
いことになる。なお、通常動作モードでは、上記２Ｋリ
フレッシュ動作と同様の動作を行なっている。
【００４６】図２０，２１は、それぞれ２Ｋリフレッシ
ュ動作、４Ｋリフレッシュ動作の電源電流を説明するた
めの図である。
【００４７】２Ｋリフレッシュ動作モードでは、図２０
（ａ）に示されるように、同時にいずれか２本のワード
線ＷＬ0 〜ＷＬ255 が活性化され、図２０（ｂ）に示さ
れるように対応するメモリセル１８からビット線対ＢＬ
ｎ，／ＢＬｎ（ｎ＝０〜１０２３）へデータが読出され
ると、１０２４×２個のセンスアンプ（Ｓ．Ａ）が活性
化されるため、図２０（ｃ）に示されるように消費され
る電流Ｉｃｃが増加し、内部電源電圧Ｖｃｃは図２０
（ｄ）に示されるように減少する。
【００４８】一方、４Ｋリフレッシュ動作モードでは、
図２１（ａ）〜（ｄ）に示されるように、同じくいずれ
かのワード線ＷＬ0 〜ＷＬ255 が活性化され、対応する
メモリセル１８からビット線対ＢＬｎ，／ＢＬｎへデー
タが読出されると消費される電流Ｉｃｃと内部電源電圧
Ｖｃｃの変化は図２１（ｃ），（ｄ）のようになるが、
２Ｋリフレッシュ動作では同時にいずれか２本のワード
線ＷＬ0 〜ＷＬ255 が選択されるのに対し、４Ｋリフレ
ッシュ動作では同時にいずれか１本のワード線ＷＬ0 〜
ＷＬ255 が選択されるため、図１８に示される１０２４
個のセンスアンプ（Ｓ．Ａ）が活性化されるにとどまる
ため、図２１（ｃ）に示される電流Ｉｃｃは図２０
（ｃ）に示された電流Ｉｃｃの大きさより小さいものと
なる。また、図２１（ｄ）に示された内部電源電圧Ｖｃ
ｃの減少も図２０（ｄ）に示された内部電源電圧Ｖｃｃ
の減少よりも小さいものとなる。
【００４９】したがって、本実施の形態１に係る半導体
記憶装置は、図１に示されたように外部からは外部アド
レスＥｘｔ．Ａ０〜Ｅｘｔ．Ａ１０のみが与えられるた
め、通常、セルフリフレッシュ動作モードでは２Ｋリフ
レッシュ動作を行なうものであるが、リフレッシュアド
レス発生回路２２１をさらに備え、セルフリフレッシュ
動作モードではさらなる低消費電力化のために４Ｋリフ
レッシュ動作を行なうようにしたものである。なお、リ
フレッシュアドレス発生回路２２１は、リフレッシュア
ドレスとしての内部アドレスＲＡ11を生成するためのト
リガの役割を果たすセルフリフレッシュエントリ制御信
号／ＢＢＵと、リフレッシュアドレスをインクリメント
（デクリメント）するための基準信号φREF とを制御回
路２０２から入力する。
【００５０】図２２は、図１に示された４ＫＥ信号生成
回路２２０の構成を示す図である。図２２に示されるよ
うに、４ＫＥ信号生成回路２２０は、電圧レベル検出回
路８１と、ノードｎ１１と、電圧レベル検出回路８１か
ら出力された信号とセルフリフレッシュエントリ制御信
号／ＢＢＵとを入力するＮＯＲ回路８４と、ＮＯＲ回路
８４に接続されたインバータ８５と、インバータ８５に
接続されたインバータ８６とを備える。なお、電圧レベ
ル検出回路８１の具体的構成は、図１２に示される。
【００５１】図２３は、４ＫＥ信号生成回路２２０の動
作を説明するための図である。図２３（ｂ）に示される
ように、セルフリフレッシュ動作モードに入りセルフリ
フレッシュエントリ制御信号／ＢＢＵがＬレベルに活性
化され、図２３（ａ），（ｃ）に示されるように内部電
源電圧Ｖｃｃが所定値以下になると電圧レベル検出回路
からＬレベルの信号が出力され、図２３（ｄ）に示され
るようにＨレベルの信号４ＫＥが出力される。
【００５２】図２４は、図１に示されたロウデコーダ２
０７の具体的構成を示す図である。図２４に示されるよ
うに、ロウデコーダ２０７は、１６個のＲＢＳｎ信号発
生回路３０と、各々のＲＢＳｎ信号発生回路３０に１対
１に対応して接続されたサブロウデコーダ３１とを備え
る。なお、各々のサブロウデコーダ３１には、１ビット
の信号ＲＢＳｎ（ｎ＝０〜１５のいずれか）と８ビット
の内部アドレスＲＡｎ（ｎ＝０〜７）の合計９ビットの
信号を入力するＮＡＮＤ回路がワード線ＷＬ0〜ＷＬ
255 に対応して２５６個含まれている。
【００５３】このロウデコーダ２０７における、２Ｋ動
作（通常動作モードにおけるリード・ライト動作および
セルフリフレッシュ動作モードでの２Ｋリフレッシュ動
作が含まれる）と、４Ｋ動作（セルフリフレッシュ動作
モードでの４Ｋリフレッシュ動作が該当する）を以下の
表１によって説明する。
【００５４】
【表１】
【００５５】上記表１に示されるように、信号４ＫＥが
Ｌレベルに不活性化されたとき２Ｋ動作を行ない、たと
えば、外部から外部アドレス（Ｅｘｔ．Ａ８，Ｅｘｔ．
Ａ９，Ｅｘｔ．Ａ１０）＝（Ｌ，Ｌ，Ｌ）が入ると、信
号ＲＢＳ０，ＲＢＳ８のみがともにＨレベルとなり対応
するサブロウデコーダ３１のそれぞれはいずれか１本の
ワード線ＷＬ0 〜ＷＬ255 をサブロウデコーダ３１に入
力される内部アドレスＲＡｎ（ｎ＝０〜７）に応じて選
択する。
【００５６】一方、セルフリフレッシュ動作モードで、
かつ、内部電源電圧Ｖｃｃが所定値より低くなると４Ｋ
Ｅ信号生成回路２２０からＨレベルに活性化された信号
４ＫＥがロウデコーダ２０７へ供給され、４Ｋ動作を行
なう。このときは、たとえば、表１に示されるように、
外部から外部アドレス（Ｅｘｔ．Ａ８，Ｅｘｔ．Ａ９，
Ｅｘｔ．Ａ１０）＝（Ｌ，Ｌ，Ｌ）が供給され、かつ、
リフレッシュアドレス発生回路２２１からアドレス回路
２０３を介して内部アドレスＲＡ11（＝Ｌ）が供給され
ると、信号ＲＢＳ０のみがＨレベルに活性化され、対応
する１つのサブロウデコーダ３１だけが入力された内部
アドレスＲＡｎ（ｎ＝０〜７）に応じていずれか１本の
ワード線ＷＬ0 〜ＷＬ255 を選択する。
【００５７】以上のような４Ｋ動作をセルフリフレッシ
ュ動作モードで行なうことにより、データ保持状態の消
費電力をさらに低減することができる。
【００５８】［実施の形態２］本実施の形態２に係る半
導体記憶装置は、上記実施の形態１に係る半導体記憶装
置と同様な構成を有するが、図１に示されたＶBB発生回
路２０４が図２５に示された回路に置換えられたもので
ある。
【００５９】図２５に示されるように、本実施の形態２
に係る半導体記憶装置に含まれたＶ BB発生回路２０４
は、内部電源電圧レベル検出回路７０１と、内部電源電
圧レベル検出回路７０１に接続された第１のＶBBレベル
検出回路７０２と、内部電源電圧レベル検出回路７０１
に接続された第２のＶBBレベル検出回路７０４と、第１
のＶBBレベル検出回路７０２に接続された第１のＶBBポ
ンプ回路７０３と、第２のＶBBレベル検出回路７０４に
接続された第２のＶBBポンプ回路７０３とを備える。
【００６０】ここで、内部電源電圧レベル検出回路７０
１は、内部電源電圧ノードｎ８２と、ノードｎ７０と、
ノードｎ７０と内部電源電圧ノードｎ８２との間に接続
された抵抗素子Ｒ５と、接地ノードｎ８１と、ノードｎ
７０と接地ノードｎ８１との間に、各々はゲートとドレ
インが接続され、かつ互いに直列接続されたＮチャネル
ＭＯＳトランジスタＮＴ４〜ＮＴ６と、ノードｎ７０に
接続されたインバータ４０とを含む。
【００６１】また、第１のＶBBレベル検出回路７０２
は、インバータ４１〜４３と、内部電源電圧ノードｎ８
２と、接地ノードｎ８１と、ＮチャネルＭＯＳトランジ
スタＮＴ２０，ＮＴ２１と、ＰチャネルＭＯＳトランジ
スタＰＴ２０とを含む。
【００６２】また、第２のＶBBレベル検出回路７０４
は、インバータ４４，４５と、内部電源電圧ノードｎ８
２と、接地ノードｎ８１と、ＮチャネルＭＯＳトランジ
スタＮＴ２２と、ＰチャネルＭＯＳトランジスタＰＴ２
１とを含む。
【００６３】また、第１および第２のＶBBポンプ回路７
０３はともに、接地ノードｎ８１と、ＮＡＮＤ回路４６
と、インバータ４７〜５０と、キャパシタ５１と、Ｐチ
ャネルＭＯＳトランジスタＰＴ２２，ＰＴ２３とを含
む。
【００６４】次に、本実施の形態２に係るＶBB発生回路
２０４の動作を説明する。内部電源電圧Ｖｃｃが低いと
きは、内部電源電圧レベル検出回路７０１の出力、すな
わち、インバータ４０の出力はＬレベルとなるため、Ｐ
チャネルＭＯＳトランジスタＰＴ２１がオンして第２の
ＶBBレベル検出回路７０４が活性化される。一方、内部
電源電圧Ｖｃｃが高くなるとＮチャネルＭＯＳトランジ
スタＮＴ４〜ＮＴ６がアナログ的に順次オンするため、
内部電源電圧レベル検出回路７０１の出力、すなわちイ
ンバータ４０の出力はＨレベルとなる。したがってこの
ときは、ＰチャネルＭＯＳトランジスタＰＴ２０がオン
するため第１のＶBBレベル検出回路７０２が活性化され
る。
【００６５】すなわち、内部電源電圧Ｖｃｃが低いとき
は基板電圧（ＶBB）のレベルを浅く設定し、内部電源電
圧Ｖｃｃが高いときは、ＶBBのレベルを深く設定するこ
とにより広い電圧範囲でＶBB発生回路２０４を安定に動
作させることが可能となる。
【００６６】なお、実施の形態１に係るＶBB発生回路２
０４は、モードによってＶBBのレベルを変化させるもの
であるが、本実施の形態２に係るＶBB発生回路２０４
は、モードにかかわらず内部電源電圧Ｖｃｃの大きさ自
体によってＶBBのレベルを変化させるものである点で相
違するものである。
【００６７】このように、本実施の形態２に係るＶBB発
生回路２０４は、モードによらず内部電源電圧Ｖｃｃ自
体が所定値より低くなったときに初めてＶBBレベルを浅
くするものであり、ノイズによりセルフリフレッシュ動
作モードに切換わってしまった場合などのＶBB発生回路
２０４の誤動作を回避することができるという特有の効
果を奏するものである。
【００６８】［実施の形態３］実施の形態３に係る半導
体記憶装置は、上記実施の形態１に係る半導体記憶装置
と同様な構成を有するが、図１に示されたＶBB発生回路
２０４に含まれる図４に示されたＶBB2 発生回路５０５
が、図２６に示されるＶBB3 発生回路５０６に置換えら
れた点で相違するものである。
【００６９】図２６に示されるように、ＶBB3 発生回路
５０６は、ＶBBレベル検出回路５０３と、ＶBBレベル検
出回路５０３から出力されたＶBBレベル検出信号φ503
を受けて発振する発振回路６００と、発振回路６００に
接続され、入力された信号の振幅を内部電源電圧Ｖｃｃ
から昇圧電圧ＶPPへ変換するレベル変換回路６０１と、
レベル変換回路６０１の出力ノードｎ６０１と、レベル
変換回路６０１に接続されたキャパシタ６０と、Ｐチャ
ネルＭＯＳトランジスタＰＴ３０，ＰＴ３１とを含むも
のである。
【００７０】ここで、レベル変換回路６０１は、昇圧電
圧ＶPPが供給されるノードｎ８４と、接地ノードｎ８１
と、インバータ５２，５３と、ＮチャネルＭＯＳトラン
ジスタＮＴ３０，ＮＴ３１と、ＰチャネルＭＯＳトラン
ジスタＰＴ３２，ＰＴ３３とを含む。
【００７１】このＶBB3 発生回路５０６では、出力ノー
ドｎ６０１の振幅は昇圧電圧ＶPPとなるため、理論的な
基板電圧ＶBB3 の絶対値は、ＰチャネルＭＯＳトランジ
スタＰＴ３０，ＰＴ３１のしきい値電圧をＶthptとする
と、電圧（ＶPP−２｜Ｖthpt｜）となる。
【００７２】これにより、本実施の形態３に係る半導体
記憶装置によれば、ＶBB発生回路２０４に含まれたＶ
BB3 発生回路５０６に昇圧電圧ＶPPを用いることによ
り、低い内部電源電圧Ｖｃｃでの基板電圧のレベルを十
分深くすることができるため、低電力のセルフリフレッ
シュ動作モードに最適な基板電圧ＶBBを十分なマージン
をもって生成することができる。
【００７３】なお、上記実施の形態１から３に係る半導
体記憶装置において内部電源電圧Ｖｃｃは外部のコント
ローラでも調整できるため、降圧回路２０１を搭載して
いないものについても同様に考えることができる。
【００７４】
【発明の効果】請求項１から３に係る半導体記憶装置に
よれば、セルフリフレッシュ動作モードで、確実に低消
費電力化を図ることができる。
【００７５】請求項４に係る半導体記憶装置によれば、
低消費電力化を図ったセルフリフレッシュ動作モードで
の最適な基板電圧を十分なマージンをもって生成するこ
とにより、低消費電力動作の安定化を図ることができ
る。
【００７６】請求項５に係る半導体記憶装置によれば、
低消費電力化を図ったセルフリフレッシュ動作の安定性
を高めることができる。
【００７７】請求項６に係る半導体記憶装置によれば、
セルフリフレッシュ動作モードでさらに低消費電力化を
図ることができる。
【００７８】請求項７に係る半導体記憶装置によれば、
セルフリフレッシュ動作モードでより低消費電力化を図
ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体記憶装置
の全体構成を示すブロック図である。
【図２】 図１に示された制御回路に含まれる回路の構
成を示すブロック図である。
【図３】 図２に示された回路の動作を説明するための
タイミング図である。
【図４】 図１に示されたＶBB発生回路の構成を示す回
路図である。
【図５】 図４に示されたＶBB発生回路の通常動作モー
ドにおける動作を説明するためのグラフである。
【図６】 図４に示されたＶBB発生回路の通常動作モー
ドにおける動作を説明するためのグラフである。
【図７】 図４に示されたＶBB発生回路のセルフリフレ
ッシュ動作モードでの動作を説明するためのグラフであ
る。
【図８】 図４に示されたＶBB発生回路のセルフリフレ
ッシュ動作モードでの動作を説明するためのグラフであ
る。
【図９】 内部電源電圧と基板電圧の関係を示すグラフ
である。
【図１０】 内部電源電圧とＶBB発生回路で消費される
電流との関係を示すグラフである。
【図１１】 図１に示された／ＢＢＵＬ信号生成回路の
構成を示す図である。
【図１２】 図１１に示された電圧レベル検出回路の具
体的構成を示す回路図である。
【図１３】 内部電源電圧と図１２に示されたノードｎ
８３の電位との関係を示すグラフである。
【図１４】 内部電源電圧と図１２に示されたノードｎ
１１の電位との関係を示すグラフである。
【図１５】 図１１に示された／ＢＢＵＬ信号生成回路
の動作を説明するためのタイミング図である。
【図１６】 図１に示されたＶBL発生回路の具体的構成
を示す回路図である。
【図１７】 ４Ｋリフレッシュ動作を説明するための図
である。
【図１８】 図１７に示されたメモリセルアレイのブロ
ックの構成を示す図である。
【図１９】 ２Ｋ動作を説明するための図である。
【図２０】 ２Ｋ動作を説明するためのタイミング図で
ある。
【図２１】 ４Ｋリフレッシュ動作を説明するためのタ
イミング図である。
【図２２】 図１に示された４ＫＥ信号生成回路の構成
を示す図である。
【図２３】 図２２に示された４ＫＥ信号生成回路の動
作を説明するためのタイミング図である。
【図２４】 図１に示されたロウデコーダの具体的構成
を示す図である。
【図２５】 本発明の実施の形態２に係る半導体記憶装
置に備えられたＶBB発生回路の構成を示す回路図であ
る。
【図２６】 本発明の実施の形態３に係る半導体記憶装
置に備えられたＶBB発生回路に含まれたＶBB3 発生回路
の構成を示す回路図である。
【図２７】 従来の半導体記憶装置の動作を説明するた
めのタイミング図である。
【符号の説明】
１８ メモリセル、２５ ビット線プリチャージ回路、
３０ ＲＢＳｎ信号発生回路、３１ サブロウデコー
ダ、２００ 基板、２０１ 降圧回路（ＶＤＣ）、２０
２ 制御回路、２０３ アドレス回路、２０４ ＶBB発
生回路、２０５ＶBL発生回路、２０６ ＶPP発生回路、
２０７ ロウデコーダ、２０８ メモリセルアレイ、２
１０ コラムデコーダ、２２０ ４ＫＥ信号生成回路、
６０１レベル変換回路、７０１ 内部電源電圧レベル検
出回路、７０２，７０４ ＶBBレベル検出回路、７０３
ＶBBポンプ回路、ＮＴ４〜ＮＴ６，ＮＴ８ Ｎチャネ
ルＭＯＳトランジスタ、ＰＴ１ ＰチャネルＭＯＳトラ
ンジスタ、ＷＬ0 〜ＷＬ 4095 ワード線、ＢＬｎ，／Ｂ
Ｌｎ（ｎ＝０〜１０２３） ビット線対、ｎ７０ノー
ド、ｎ８１ 接地ノード、ｎ８２ 内部電源電圧ノー
ド、Ｒ，Ｒ５ 抵抗素子。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 通常動作モードとセルフリフレッシュ動
    作モードとを有する半導体記憶装置であって、 基板と、 前記基板上に形成され、データを記憶する複数のメモリ
    セルを含むメモリセルアレイと、 前記基板上に形成され、前記複数のメモリセルの中から
    前記データの書込または読出の対象とされる少なくとも
    １つの前記複数のメモリセルを選択するメモリセル選択
    手段と、 前記基板上に形成され、外部制御信号に応答して前記通
    常動作モードと前記セルフリフレッシュ動作モードとの
    間の切換を行なうモード切換手段と、 前記基板上に形成され、内部電源電圧が所定値より大き
    い場合には第１の基板電圧を生成し前記基板へ供給する
    とともに、前記内部電源電圧が前記所定値より小さい場
    合には絶対値が前記第１の基板電圧より小さい第２の基
    板電圧を生成し前記基板へ供給する基板電圧生成手段と
    を備えた、半導体記憶装置。
  2. 【請求項２】 前記基板電圧生成手段は、 前記内部電源電圧の大きさを前記所定値と比較する比較
    手段と、 前記比較手段において前記内部電源電圧が前記所定値よ
    り大きいと判断されたとき活性化され、前記第１の基板
    電圧を生成する第１基板電圧生成手段と、 前記比較手段において前記内部電源電圧が前記所定値よ
    り小さいと判断されたとき活性化され、前記第２の基板
    電圧を生成する第２基板電圧生成手段とを含む、請求項
    １に記載の半導体記憶装置。
  3. 【請求項３】 前記比較手段は、 内部電源電圧ノードと、 比較結果出力ノードと、 前記内部電源電圧ノードと前記比較結果出力ノードとの
    間に接続された抵抗と、 接地ノードと、 前記比較結果出力ノードと前記接地ノードとの間に接続
    され、かつ、ゲートとドレインが接続された少なくとも
    １つのＮチャネルＭＯＳトランジスタとを含む、請求項
    ２に記載の半導体記憶装置。
  4. 【請求項４】 通常動作モードとセルフリフレッシュ動
    作モードとを有する半導体記憶装置であって、 基板と、 前記基板上に形成され、データを記憶する複数のメモリ
    セルを含むメモリセルアレイと、 前記基板上に形成され、前記複数のメモリセルの中から
    前記データの書込または読出の対象とされる少なくとも
    １つの前記複数のメモリセルを選択するメモリセル選択
    手段と、 前記基板上に形成され、外部制御信号に応答して前記通
    常動作モードと前記セルフリフレッシュ動作モードとの
    間の切換を行なうモード切換手段と、 前記基板上に形成され、前記通常動作モードでは第１の
    基板電圧を生成し前記基板へ供給するとともに、前記セ
    ルフリフレッシュ動作モードでは絶対値が前記第１の基
    板電圧より小さい第２の基板電圧を生成し前記基板へ供
    給する基板電圧生成手段と、 内部電源電圧を昇圧して昇圧電圧を生成する昇圧手段と
    を備え、 前記基板電圧生成手段は、前記昇圧電圧に応じて絶対値
    が前記第２の基板電圧よりも大きな第３の基板電圧を生
    成するレベル変換手段を含む、半導体記憶装置。
  5. 【請求項５】 通常動作モードとセルフリフレッシュ動
    作モードとを有する半導体記憶装置であって、 複数のワード線と、 前記複数のワード線に直交する複数のビット線対と、 前記複数のワード線と前記複数のビット線対との交点の
    各々に対応して配置された複数のメモリセルと、 前記複数のビット線対の各々にビット線等価電圧を供給
    するビット線プリチャージ手段と、 前記ビット線等価電圧を生成するビット線等価電圧生成
    手段と、 外部制御信号に応答して前記通常動作モードと前記セル
    フリフレッシュ動作モードとの間の切換を行なうモード
    切換手段とを備え、 前記ビット線等価電圧生成手段は、前記セルフリフレッ
    シュ動作モードでは内部電源電圧を２つに抵抗分割して
    前記ビット線等価電圧を生成する抵抗分割手段を含む、
    半導体記憶装置。
  6. 【請求項６】 通常動作モードとセルフリフレッシュ動
    作モードとを有する半導体記憶装置であって、 複数のワード線と、 前記複数のワード線に直交する複数のビット線と、 前記複数のワード線と前記複数のビット線との交点の各
    々に対応して配置された複数のメモリセルと、 外部制御信号に応答して前記通常動作モードと前記セル
    フリフレッシュ動作モードとの間の切換を行なうモード
    切換手段と、 前記モード切換手段で前記セルフリフレッシュ動作モー
    ドへ切換えられたときは、前記通常動作モードで前記複
    数のワード線のうち同時に選択する本数より少ない本数
    の前記ワード線を同時に選択するワード線選択手段とを
    備えた、半導体記憶装置。
  7. 【請求項７】 前記モード切換手段で前記セルフリフレ
    ッシュ動作モードへ切換えられたとき、外部から供給さ
    れた外部電源電圧を降圧して内部電源電圧を生成する降
    圧手段をさらに備えた、請求項６に記載の半導体記憶装
    置。
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