JPH0514170A - 出力バツフア回路 - Google Patents

Abstract

(57)【要約】 【目的】 ノイズマージンの低下等の問題を生じること
なく、電源側から接地側への貫通電流を減少する。 【構成】 出力バッファ回路は、プリドライバＧ０〜Ｇ
２と、電源側最終段トランジスタであるＰチャネルＭＯ
ＳトランジスタＴＰと、接地側最終段トランジスタであ
るＮチャネルＭＯＳトランジスタＴＮとで構成されてい
る。遅延コンデンサＣ１は、ＰチャネルＭＯＳトランジ
スタＴＰの、オフからオンへの状態遷移を遅延させる。
遅延コンデンサＣ２は、ＮチャネルＭＯＳトランジスタ
ＴＮの、オフからオンへの状態遷移を遅延させる。従っ
て、出力バッファ回路の出力がＬ状態からＨ状態、ある
いはＨ状態からＬ状態となる際に、最終段トランジスタ
が共にオン状態となってしまうことを防ぐことができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、出力を電源側へスイッ
チングする最終段トランジスタと、出力を接地側へスイ
ッチングする最終段トランジスタとを用いて、電源側又
は接地側へオン状態とすることにより、出力をＨ状態又
はＬ状態に駆動する出力バッファ回路に係り、特に、前
記最終段トランジスタを経由した、電源側から接地側へ
の貫通電流の減少が可能な出力バッファ回路に関する。

【０００２】

【従来の技術】２進数の論理演算を行うデジタル回路で
ある論理ゲートは、この論理演算の結果として、２つの
電気的状態の出力を行う。

【０００３】通常、出力されるこの２つの電気的な状態
は、２種類の電圧値となっている。即ち、論理値“０”
に対応したＬow電圧状態（あるいは０Ｖ電圧状態。以
降、Ｌ状態と呼ぶ）と、論理値“１”に対応したＨigh
電圧状態（又は電源電圧状態。以降、Ｈ状態と呼ぶ）と
なっている。

【０００４】トランジスタのスイッチング動作により出
力を駆動する出力バッファ回路において、より高速に出
力のスイッチング動作を行うために、スイッチングに用
いられる出力バッファ回路の最終段トランジスタのイン
ピーダンスを下げることが行われている。

【０００５】一方、出力を電源側へスイッチングする最
終段トランジスタ（以降、電源側最終段トランジスタと
呼ぶ）と、出力を接地側へスイッチングする最終段トラ
ンジスタ（以降、接地側最終段トランジスタと呼ぶ）と
を用いた出力バッファ回路において、該出力バッファ回
路の出力のＬ状態からＨ状態への論理状態の切替わり
時、あるいはＨ状態からＬ状態への論理状態の切替わり
時に、これら電源側最終段トランジスタと接地側最終段
トランジスタとが共にオン状態あるいはほぼオン状態と
なってしまうことにより、電源からグランドへの貫通電
流が発生してしまうことが知られている。

【０００６】図７は、従来の出力バッファ回路の回路図
である。

【０００７】この図７に示される出力バッファ回路は、
プリドライバＧ０〜Ｇ２と、電源側最終段トランジスタ
であるＰチャネルＭＯＳトランジスタＴＰと、接地側最
終段トランジスタであるＮチャネルＭＯＳトランジスタ
ＴＮとで構成されている。

【０００８】この出力バッファ回路は、内部回路からの
信号e ２を入力して、パッドＰへ出力するというもので
ある。

【０００９】この図７に示される出力バッファ回路にお
いては、出力のＨ状態からＬ状態への切替わり時、ある
いはＬ状態からＨ状態への切替わり時に、一時的に、前
記ＰチャネルＭＯＳトランジスタＴＰと前記Ｎチャネル
ＭＯＳトランジスタＴＮとが共にオン状態となってしま
い、これにより、電源ＶＤＤからグランドＧＮＤへの貫
通電流が生じてしまう。

【００１０】一般的に、該出力バッファ回路の出力の切
替わる瞬間には、該出力バッファ回路の出力に接続され
ている負荷容量を駆動するのピーク電流が発生する。

【００１１】この際、高速化のため、出力バッファ回路
の最終段トランジスタのインピーダンスを下げると、電
源側最終段トランジスタと接地側最終段トランジスタと
が共にオン状態あるいはほぼオン状態となってしまうこ
とによる、前述した電源からグランドへの貫通電流が増
大し、このときのピーク電流も増大してしまう。

【００１２】又、このようなピーク電流の発生により、
この出力バッファ回路に電源を供給する電源線やグラン
ド線に電源ノイズやグランドノイズが発生してしまう
と、これら電源線やグランド線から電源を供給されてい
る他の論理回路が誤動作を生じてしまう恐れがある。

【００１３】従って、従来から、出力バッファ回路の出
力のＬ状態からＨ状態への論理状態の切替わり時、ある
いはＨ状態からＬ状態への論理状態の切替わり時に、電
源側最終段トランジスタと接地側最終段トランジスタと
が共にオン状態あるいはほぼオン状態となってしまうこ
とによる、電源からグランドへの貫通電流を減少させる
という技術が開示されている。

【００１４】例えば、特開昭６１−２７７２２５では、
出力を接地側へスイッチングする最終段トランジスタ
を、並列に接続された複数のＭＯＳ（metaloxide semic
onductor ）トランジスタとし、これら複数のＭＯＳト
ランジスタのそれぞれのゲート電極を電気抵抗で順次直
列に接続することにより、出力バッファ回路の出力がＨ
状態からＬ状態へ切替わる際には、これら複数の接地側
最終段トランジスタを順次オン状態とするという技術が
開示されている。この特開昭６１−２７７２２５で開示
されている技術によれば、出力バッファ回路の出力のＨ
状態からＬ状態への切替わり時の、該出力バッファ回路
の出力から接地側最終段トランジスタを経由して接地側
へ流れ込む電流のピーク電流を減少することができ、電
源ノイズやグランドノイズも低減することができる。

【００１５】特開昭６３−３１２１７では、半導体集積
回路の出力回路において、Ｐ−チャネルトランジスタ及
びＮ−チャネルトランジスタからなる第１のインバータ
と、該第１のインバータと入力を共通にしＰ−チャネル
トランジスタ及びＮ−チャネルトランジスタからなる第
２のインバータを備え、該第１のインバータの出力を出
力段インバータの一方のトランジスタのゲートに入力
し、該第２のインバータの出力を該出力段インバータの
他方のトランジスタのゲートに入力し、互いに一方のト
ランジスタのターンオフタイミングに比べて他方のトラ
ンジスタのターンオンタイミングを緩やかにするという
技術が開示されている。この特開昭６３−３１２１７で
開示されている技術によれば、出力バッファ回路の電源
側最終段トランジスタと接地側最終段トランジスタとが
共にオン状態あるいはほぼオン状態となってしまうこと
を低減し、これにより電源からグランドへの貫通電流を
減少することが可能である。又、電源側最終段トランジ
スタ及び接地側最終段トランジスタのターンオンのタイ
ミングが緩やかになることにより、この出力バッファか
ら出力される信号の電流変化を緩やかにすることができ
る。これにより、この出力バッファ回路の消費電流の変
化も穏やかになり、電源ノイズやグランドノイズも低減
することが可能である。

【００１６】特開平１−２０９８１３では、ＣＭＯＳ
（complementary metal oxide semiconductor ）トラン
ジスタを用いた出力バッファと、該出力バッファの駆動
回路との間において、前記出力バッファと駆動回路とを
接続する信号線のインピーダンスを出力バッファの入力
信号に対応して変化させる手段を備えるという技術が開
示されている。この特開平１−２０９８１３で開示され
ている技術によれば、出力バッファ回路の出力のＨ状態
からＬ状態あるいはＬ状態からＨ状態への切替わり時に
生じる、電源側最終段トランジスタと接地側最終段トラ
ンジスタとが同時にオン状態となるタイミングが発生し
ないようにして、出力バッファの貫通電流を無くし、消
費電流の増大や、電源ノイズやグランドイズの低減を図
ることができる。

【００１７】

【発明が達成しようとする課題】しかしながら、前述の
特開昭６１−２７７２２５、特開昭６３−３１２１７、
特開平１−２０９８１３は、いずれも、出力バッファ回
路の出力のＨ状態からＬ状態あるいはＬ状態からＨ状態
への切替わり時に、電源側最終段トランジスタあるいは
接地側最終段トランジスタのオフ状態からオン状態への
状態変化を、電気抵抗を用いて遅延させるようにしてい
る。

【００１８】即ち、出力バッファ回路の出力のＨ状態か
らＬ状態あるいはＬ状態からＨ状態への切替わり時に、
オフ状態からオン状態となる方の最終段トランジスタへ
入力される信号を、電気抵抗を用いて遅延させるように
しているものである。

【００１９】このように最終段トランジスタへ入力され
る信号を電気抵抗を用いて遅延させるようにした場合に
は、オン状態となっている最終段トランジスタのノイズ
マージンが低下してしまい、ノイズによる誤動作の危険
性が増加してしまうという問題がある。

【００２０】なお、前述の特開平１−２０９８１３は、
出力バッファ回路の入力信号に対応して、オフ状態から
オン状態となる最終段トランジスタの入力のインピーダ
ンス（電気抵抗）を増加させているが、この増加された
インピーダンスは最終段トランジスタのオン状態中継続
して増加されているので、やはり、オン状態となってい
る最終段トランジスタのノイズマージンの低下の問題が
ある。

【００２１】本発明は、前記従来の問題点を解決するべ
くなされたもので、出力を電源側へスイッチングする最
終段トランジスタと、出力を接地側へスイッチングする
最終段トランジスタとを用いて、電源側又は接地側へオ
ン状態とすることにより、出力をＨ状態又はＬ状態に駆
動する出力バッファ回路において、ノイズマージンの低
下等の問題を生じることなく、前記出力のＨ状態からＬ
状態あるいはＬ状態からＨ状態への切替わり時に生じ
る、前記最終段トランジスタを経由した、電源側から接
地側への貫通電流を減少することができる出力バッファ
回路を提供することを目的とする。

【００２２】

【課題を達成するための手段】本発明は、出力を電源側
へスイッチングする最終段トランジスタと、出力を接地
側へスイッチングする最終段トランジスタとを用いて、
電源側又は接地側へオン状態とすることにより、出力を
Ｈ状態又はＬ状態に駆動する出力バッファ回路におい
て、前記最終段トランジスタのオン・オフ状態変化を遅
延させるための遅延コンデンサと、該遅延コンデンサを
前記最終段トランジスタへスイッチングする第１パスト
ランジスタと、を備え、前記最終段トランジスタのオン
・オフ状態を切換えるにあたっては、前記第１パストラ
ンジスタのスイッチングにより、前記最終段トランジス
タのオフ状態からオン状態への状態変化を遅延させるこ
とにより、前記課題を達成したものである。

【００２３】又、請求項１において、前記遅延コンデン
サを、オフ状態からオン状態への状態変化を遅延させる
必要のある前記最終段トランジスタ毎に備え、又、これ
ら遅延コンデンサ毎に、電源側又は接地側へスイッチン
グして初期化するための第２パストランジスタをも備
え、該第２パストランジスタのスイッチングにより、前
記最終段トランジスタのオフ状態からオン状態への状態
変化の遅延に用いられていない前記遅延コンデンサを初
期化することにより、同じく前記課題を達成したもので
ある。

【００２４】又、請求項１において、同一の前記遅延コ
ンデンサを、電源側へスイッチングする、あるいは接地
側へスイッチングする前記最終段トランジスタそれぞれ
へスイッチンクする、合計２個の第１パストランジスタ
を備え、同一の前記遅延コンデンサで、それぞれの前記
最終段トランジスタのオフ状態からオン状態への状態変
化を遅延させることにより、同じく前記課題を達成した
ものである。

【００２５】

【作用】本発明は、出力バッファ回路の出力をＨ状態か
らＬ状態あるいはＬ状態からＨ状態への切替わり時に、
電源側最終段トランジスタと接地側最終段トランジスタ
とが同時にオン状態となってしまうことを防止するため
に、この切替わり時にオフ状態からオン状態となる方の
最終段トランジスタの、このオン状態への状態変化を遅
延させるようにしている。

【００２６】又、本発明では、この切替わり時にオフ状
態からオン状態となる最終段トランジスタのオン状態へ
の状態変化の遅延を、遅延コンデンサを用いて遅延させ
るようにしている。

【００２７】又、本発明は、遅延コンデンサを用いて最
終段トランジスタをオフ状態からオン状態への状態変化
を遅延させるために、第１パストランジスタの構成を見
出している。

【００２８】即ち、出力バッファ回路の出力をＨ状態か
らＬ状態あるいはＬ状態からＨ状態へ切換える際には、
前記第１パストランジスタを用いて、オフ状態からオン
状態となる最終段トランジスタの入力側に遅延コンデン
サを接続し、このオフ状態からオン状態となる最終段ト
ランジスタのオン状態への状態変化を遅延させるように
している。

【００２９】なお、第１パストランジスタによる遅延コ
ンデンサの接続位置は、オフ状態からオン状態となる最
終段トランジスタのオン状態への状態変化を遅延できる
位置であればよく、又、該最終段トランジスタの入力側
であればよく、該最終段トランジスタのゲートに直接接
続することに限定するものではない。

【００３０】このように、本発明によれば、出力バッフ
ァ回路の出力のＨ状態からＬ状態あるいはＬ状態からＨ
状態への切替わり時に、電源側最終段トランジスタと接
地側最終段トランジスタとが、共にオン状態となる時間
を短縮するか、あるいは共にオン状態となることを防止
することができる。

【００３１】又、オン状態の定常状態となっている最終
段トランジスタにおいては、遅延コンデンサの充電は完
了しており、従来のようなノイズマージンの低下等の問
題を生じることがない。

【００３２】又、例えば、本発明をゲートアレイ方式の
集積回路の出力バッファ回路に適用した場合には、ゲー
トアレイの未使用セルを用いて遅延コンデンサとするこ
とができ、集積回路レイアウト面積を効果的に利用でき
るだけでなく、集積回路レイアウト設計の効率を向上さ
せることもできる。

【００３３】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００３４】図１は、本発明の第１実施例の回路図であ
る。

【００３５】この図１において、内部回路とパッドＰと
の間に配置された出力バッファ回路は、プリドライバＧ
０〜Ｇ２と、電源側最終段トランジスタであるＰチャネ
ルＭＯＳトランジスタＴＰ１と、接地側最終段トランジ
スタであるＮチャネルＭＯＳトランジスタＴＮとで構成
されている。

【００３６】又、遅延コンデンサＣ１の一方の電極は電
源ＶＤＤに接続され、他方の電極は第１パストランジス
タＰＴ１a と第２パストランジスタＰＴ２a とに接続さ
れている。

【００３７】前記第１パストランジスタＰＴ１a は、前
記遅延コンデンサＣ１とＰチャネルＭＯＳトランジスタ
ＴＰのゲートとの間をスイッチングする。前記第２パス
トランジスタＰＴ２a は、前記遅延コンデンサと電源Ｖ
ＤＤとの間をスイッチングする。

【００３８】遅延コンデンサＣ２の一方の電極はグラン
ドＧＮＤに接続されている。又、この遅延コンデンサＣ
２の他方の電極は、第１パストランジスタＰＴ１b と、
第２パストランジスタＰＴ２b とに接続されている。

【００３９】前記第１パストランジスタＰＴ１b は、前
記遅延コンデンサＣ２とＮチャネルＭＯＳトランジスタ
ＴＮのゲートとの間をスイッチングする。前記第２パス
トランジスタＰＴ２b は、前記遅延コンデンサＣ２とグ
ランドＧＮＤとの間をスイッチングする。

【００４０】図２は、本実施例で用いられる第１パスト
ランジスタ及び第２パストランジスタであるパストラン
ジスタのシンボル図である。

【００４１】又、図３は、本実施例で用いられる第１パ
ストランジスタ及び第２パストランジスタであるパスト
ランジスタの内部の回路図である。

【００４２】これら図２及び図３において、制御線Ｃ１
及びＣ２と信号線Ｓ１及びＳ２は、図２と図３の同符号
のものがそれぞれ対応している。

【００４３】これら図２及び図３で示されるパストラン
ジスタＰＴは、制御線Ｃ１がＬ状態となり、且つ制御線
Ｃ２がＨ状態となると、信号線Ｓ１とＳ２との間はオン
状態となる。

【００４４】一方、制御線Ｃ１がＨ状態となり、且つ、
制御線Ｃ２がＬ状態となると、信号線Ｓ１とＳ２との間
はオフ状態となる。

【００４５】又、パストランジスタＰＴの信号線Ｓ１と
Ｓ２との間がオン状態のときには、電流はＳ１からＳ２
へも、Ｓ２からＳ１へも流れることができる。

【００４６】図４は、本実施例の各部の信号のタイムチ
ャートである。

【００４７】この図４において、信号e １、f １、g
１、h １は、前述の図１の同符号の箇所の信号である。
又、この図４の信号e２、f ２、g ２、h ２は、前述の
図８に示される従来の出力バッファ回路における、同符
号で示される箇所の信号である。

【００４８】以下、図４のタイムチャートを用いて、本
実施例の出力バッファ回路の入力がＬ状態からＨ状態と
なり、出力がＨ状態からＬ状態となる際の、該出力バッ
ファ回路の動作を説明する。

【００４９】この図４において、時刻t ０の初期状態で
は、内部回路の出力でもある信号e１はＬ状態であり、
本実施例の出力バッファ回路からの出力はＨ状態であ
る。

【００５０】又、この時刻t ０では、信号e １を入力し
てプリドライバＧ０が出力する信号f １はＨ状態であ
り、該信号f １を入力してプリドライバＧ１が出力する
信号g１はＬ状態であり、前記信号f １を入力してプリ
ドライバＧ２が出力する信号h１はＬ状態である。

【００５１】又、この時刻t ０では、ＰチャネルＭＯＳ
トランジスタＴＰがオン状態であり、ＮチャネルＭＯＳ
トランジスタＴＮがオフ状態である。

【００５２】この後、時刻t １となると、内部回路から
の信号でもある信号e １は、Ｌ状態からＨ状態へ立上り
始まる。

【００５３】この後、時刻t ２では、信号e １を入力し
てプリドライバＧ０が出力する信号f １が、Ｈ状態から
Ｌ状態へと変化し始める。

【００５４】時刻t ３では、前記信号f １を入力してプ
リドライバＧ１が出力する信号g １が立上り始めると共
に、同じ前記信号f １を入力してプリドライバＧ２が出
力する信号h １が立上り始まる。

【００５５】なお、これら信号g １と信号h １とは同じ
時刻t ３で立上り始まるが、信号g１が時刻t ４で完全
にＨ状態となることに比較して、信号h １は時刻t ５で
完全なＨ状態となる。このように信号h １のＬ状態から
Ｈ状態となる状態遷移が信号g １に比較して緩やかなの
は、遅延コンデンサＣ２の働きによる。

【００５６】前記信号g １はＰチャネルＭＯＳトランジ
スタＴＰのゲートに入力されており、この信号g １がＨ
状態となると、オン状態であった該ＰチャネルＭＯＳト
ランジスタＴＰ１はオフ状態となる。又、前記信号h １
はＮチャネルＭＯＳトランジスタＴＮのゲートに入力さ
れており、この信号h １がＨ状態となると、オフ状態で
あった該ＮチャネルＭＯＳトランジスタＴＮはオン状態
となる。

【００５７】従って、本実施例においては、内部回路か
らの入力信号でもある信号e １がＬ状態からＨ状態へと
切替わる際、信号g １が完全にＨ状態となる時期に比較
して、信号h １が完全にＨ状態となる時刻t ５は遅延さ
れているので、電源側最終段トランジスタであるＰチャ
ネルＭＯＳトランジスタＴＰと、接地側最終段トランジ
スタであるＮチャネルＭＯＳトランジスタＴＮとが共に
オン状態となることはない。あるいは共にオン状態とな
るのは、極僅かな期間である。

【００５８】以下、図４のタイムチャートを用いて、本
実施例の出力バッファ回路の入力がＨ状態からＬ状態と
なり、出力がＬ状態からＨ状態となる際の、該出力バッ
ファ回路の動作を説明する。

【００５９】まず、定常状態として、時刻t １０では、
内部回路からの入力信号でもある信号e １はＨ状態であ
り、当該出力バッファ回路の出力はＬ状態であり、電源
側最終段トランジスタであるＰチャネルＭＯＳトランジ
スタＴＰはオフ状態であり、接地側最終段トランジスタ
であるＮチャネルＭＯＳトランジスタＴＮはオン状態で
ある。

【００６０】時刻t １１では、前記信号e １が、Ｈ状態
からＬ状態へと変化し始める。

【００６１】又、時刻t １２では、前記信号e １を入力
してプリドライバＧ０が出力する信号f １が、Ｌ状態か
らＨ状態へと変化し始める。

【００６２】この後、時刻t １３では、前記信号f １を
入力してプリドライバＧ１が出力する信号g １がＨ状態
からＬ状態へと変化し始めると共に、同じ前記信号f １
を入力してプリドライバＧ２が出力する信号h １もＨ状
態からＬ状態へと変化し始める。

【００６３】これら信号g １と信号h １はほぼ同時にＨ
状態からＬ状態へと変化し始めるが、まず、信号h １が
時刻t １４で完全にＬ状態となり、この後、信号g １が
時刻t １５で完全にＬ状態となる。このように、信号g
１のＨ状態からＬ状態への状態遷移が、信号h １のＨ状
態からＬ状態への状態遷移に比べて遅いのは、図１に示
される遅延コンデンサＣ１の働きによる。

【００６４】この信号g １はＰチャネルＭＯＳトランジ
スタＴＰのゲートに入力され、該信号g １がＨ状態から
Ｌ状態となると、オフ状態であった該ＰチャネルＭＯＳ
トランジスタＴＰはオン状態となる。

【００６５】又、この信号h １はＮチャネルＭＯＳトン
ジスタＴＮのゲートに入力され、該信号h １がＨ状態か
らＬ状態となると、オン状態であったＮチャネルＭＯＳ
トランジスタＴＮはオフ状態となる。

【００６６】従って、本実施例では、信号g １が完全に
Ｌ状態となる時刻t １５が、信号h１が完全にＬ状態と
なる時刻t １４よりも遅延されているので、該出力バッ
ファ回路の出力がＨ状態となる際には、まず、接地側最
終段トランジスタであるＮチャネルＭＯＳトランジスタ
ＴＮがオフ状態となった後、電源側最終段トランジスタ
であるＰチャネルＭＯＳトランジスタＴＰがオン状態と
なる。

【００６７】従って、本実施例では、出力バッファ回路
の出力がＬ状態からＨ状態となる際に、電源側最終段ト
ランジスタと接地側最終段トランジスタとが共にオン状
態となることはない。あるいは、共にオン状態となる期
間は極僅かである。

【００６８】なお、本実施例では、図１に示される如
く、パストランジスタＰＴ１a 、ＰＴ２a のそれぞれの
オフからオン、あるいはオンからオフへの切替えの時期
は、パストランジスタＰＴ１a に入力される信号g １の
論理状態の変化よりも、プリドライバＧ１の遅延時間分
だけ速く操作することができる。

【００６９】又、パストランジスタＰＴ１b 及びＰＴ２
b についても、オフからオンへの切替えあるいはオンか
らオフへの切替えの操作は、パストランジスタＰＴ１b
に入力されている信号h １の論理状態の変化よりも、プ
リドライバＧ２の遅延時間分だけ速く操作することがで
きる。

【００７０】従って、これらパストランジスタＰＴ１a
、ＰＴ２a 、ＰＴ１b 、ＰＴ２b のそれぞれのオフか
らオンへの切替わり、あるいはオンからオフへの切替わ
り時には、パストランジスタＰＴ１a とパストランジス
タＰＴ２a とが共にオン状態となってしまったとして
も、あるいはパストランジスタＰＴ１b とパストランジ
スタＰＴ２b とが共にオン状態となってしまったとして
も、これらパストランジスタに流れてしまう貫通電流は
極めて少ない。

【００７１】なお、図４において、本実施例のタイムチ
ャートと従来の出力バッファ回路のタイムチャートとの
相違点は、信号g １のＨ状態からＬ状態への状態遷移
が、対応する信号g ２のＨ状態からＬ状態への状態遷移
に比べ、遅延されている点である。又、信号h １のＬ状
態からＨ状態への状態遷移が、対応する信号h ２のＬ状
態からＨ状態への状態遷移に比べ、遅延されている点で
ある。

【００７２】図５は、本発明の第２実施例の回路図であ
る。

【００７３】この図５において、符号ＴＰ、ＴＮ、Ｇ０
〜Ｇ２、Ｐ、ＶＤＤ、ＧＮＤ、e １f １、g １、h １
は、前述の図１の同符号のものと同一のものである。

【００７４】又、この図５に示されるパストランジスタ
ＰＴ１c 、ＰＴ１d は、図２及び図３を用いて前述した
パストランジスタと同じものである。

【００７５】この図５に示される本発明の第２実施例で
は、１つの遅延コンデンサＣ３のみを用いて、電源側最
終段トランジスタであるＰチャネルＭＯＳトランジスタ
ＴＰのオフ状態からオン状態への切替わりの遅延と、接
地側最終段トランジスタであるＮチャネルＭＯＳトラン
ジスタＴＮのオフ状態からオン状態への切替わりの遅延
とを行っている。

【００７６】この図５に示される本発明の第２実施例で
は、図１等を用いて前述した本発明の第１実施例とほぼ
同様の効果を得ることができるだけでなく、遅延コンデ
ンサの個数を２個から１個へと削減し、パストランジス
タの個数を４個から２個へと削減することができる。

【００７７】図６は、ゲートアレイ方式の半導体集積回
路のセルの一例のパターン図である。

【００７８】ゲートアレイ方式の半導体集積回路を用い
て所望の論理回路を構成する際には、通常、未使用のセ
ルが、集積回路レイアウト設計後も残るものである。

【００７９】従って、このような未使用のセルを、本発
明の遅延コンデンサに用いることができる。

【００８０】例えば、図６に示されるセル（基本セル）
においては、一点鎖線で示される拡散層を用いて本発明
の遅延コンデンサを構成することができ、この際には、
配線の設計のみで対応することが可能である。

【００８１】

【発明の効果】以上説明した通り、本発明によれば、出
力を電源側へスイッチングする最終段トランジスタと、
出力を接地側へスイッチングする最終段トランジスタと
を用いて、電源側又は接地側へオン状態とすることによ
り、出力をＨ状態又はＬ状態に駆動する出力バッファ回
路において、ノイズマージンの低下等の問題を生じるこ
となく、前記出力のＨ状態からＬ状態あるいはＬ状態か
らＨ状態への切替わり時に生じる、前記最終段トランジ
スタを経由した、電源側から接地側への貫通電流を減少
することができるという優れた効果を得ることができ
る。

【図面の簡単な説明】

【図１】図１は、本発明の第１実施例の回路図である。

【図２】図２は、本発明の第１実施例及び第２実施例に
用いられるパストランジスタのシンボル図である。

【図３】図３は、前記パストランジスタの回路図であ
る。

【図４】図４は、前記第１実施例のタイムチャートであ
る。

【図５】図５は、本発明の第２実施例の回路図である。

【図６】図６は、ゲートアレイ方式の半導体集積回路の
セルの一例のパターン図である。

【図７】図７は、従来の出力バッファ回路の回路図であ
る。

【符号の説明】

Ｃ１〜Ｃ３…遅延コンデンサ、 ＰＴ…パストランジスタ、 ＰＴ１a 〜ＰＴ１d …第１パストランジスタ、 ＰＴ２a 、ＰＴ２b …第２パストランジスタ、 ＴＰ、ＴＰ１…ＰチャネルＭＯＳトランジスタ、 ＴＮ、ＴＮ１…ＮチャネルＭＯＳトランジスタ、 Ｇ０〜Ｇ２…プリドライバ、 ＶＤＤ…電源、 ＧＮＤ…グランド、 Ｃ１、Ｃ２…制御線、 Ｓ１、Ｓ２…信号線、 e １、e ２、f １、f ２、g １、g ２、h １、h ２…信
号。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/687 8221−5Ｊ Ｈ０３Ｋ 17/687 Ｆ

Claims (3)

【特許請求の範囲】
1. 【請求項１】出力を電源側へスイッチングする最終段ト
   ランジスタと、出力を接地側へスイッチングする最終段
   トランジスタとを用いて、電源側又は接地側へオン状態
   とすることにより、出力をＨ状態又はＬ状態に駆動する
   出力バッファ回路において、 前記最終段トランジスタのオン・オフ状態変化を遅延さ
   せるための遅延コンデンサと、 該遅延コンデンサを前記最終段トランジスタへスイッチ
   ングする第１パストランジスタと、 を備え、前記最終段トランジスタのオン・オフ状態を切
   換えるにあたっては、前記第１パストランジスタのスイ
   ッチングにより、前記最終段トランジスタのオフ状態か
   らオン状態への状態変化を遅延させることを特徴とする
   出力バッファ回路。
2. 【請求項２】請求項１において、 前記遅延コンデンサを、オフ状態からオン状態への状態
   変化を遅延させる必要のある前記最終段トランジスタ毎
   に備え、 又、これら遅延コンデンサ毎に、電源側又は接地側へス
   イッチングして初期化するための第２パストランジスタ
   をも備え、 該第２パストランジスタのスイッチングにより、前記最
   終段トランジスタのオフ状態からオン状態への状態変化
   の遅延に用いられていない前記遅延コンデンサを初期化
   することを特徴とする出力バッファ回路。
3. 【請求項３】請求項１において、 同一の前記遅延コンデンサを、電源側へスイッチングす
   る、あるいは接地側へスイッチングする前記最終段トラ
   ンジスタそれぞれへスイッチンクする、合計２個の第１
   パストランジスタを備え、 同一の前記遅延コンデンサで、それぞれの前記最終段ト
   ランジスタのオフ状態からオン状態への状態変化を遅延
   させることを特徴とする出力バッファ回路。