JPH09172016A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09172016A JPH09172016A JP33314395A JP33314395A JPH09172016A JP H09172016 A JPH09172016 A JP H09172016A JP 33314395 A JP33314395 A JP 33314395A JP 33314395 A JP33314395 A JP 33314395A JP H09172016 A JPH09172016 A JP H09172016A
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Abstract
(57)【要約】
【課題】 本発明は、ディッシングによる研磨均一性の
悪化をなくし平坦化が行えると共に、スループットの悪
化がない半導体装置の製造方法を提供することを目的と
する。 【解決手段】 本発明は、主面上に配線層２が形成され
た半導体基板１の全面に渡って層間絶縁膜３を形成する
工程と、層間絶縁膜３上全面に研磨ストップ層４を形成
する工程と、研磨ストップ層４上全面に段差の上段部で
薄く下段部で厚い膜厚の反射防止膜５を形成する工程
と、反射防止膜５上全面にレジスト６を形成し、微細ピ
ッチのマスク７を用いてレジスト６をパターニングする
工程と、レジスト６をマスクとして反射防止膜５をパタ
ーニングする工程と、レジスト６及び反射防止膜５をマ
スクとして研磨ストップ層４をパターニングする工程
と、化学機械研磨を行って前記層間絶縁膜を平坦化する
工程と、を具備する。
悪化をなくし平坦化が行えると共に、スループットの悪
化がない半導体装置の製造方法を提供することを目的と
する。 【解決手段】 本発明は、主面上に配線層２が形成され
た半導体基板１の全面に渡って層間絶縁膜３を形成する
工程と、層間絶縁膜３上全面に研磨ストップ層４を形成
する工程と、研磨ストップ層４上全面に段差の上段部で
薄く下段部で厚い膜厚の反射防止膜５を形成する工程
と、反射防止膜５上全面にレジスト６を形成し、微細ピ
ッチのマスク７を用いてレジスト６をパターニングする
工程と、レジスト６をマスクとして反射防止膜５をパタ
ーニングする工程と、レジスト６及び反射防止膜５をマ
スクとして研磨ストップ層４をパターニングする工程
と、化学機械研磨を行って前記層間絶縁膜を平坦化する
工程と、を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、多層配線構造を有
する半導体装置の製造方法に関する。
する半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＬＳＩの高性能化、高集積化に伴い、半
導体素子等が微細化され、配線の多層化が進んでいる。
前記半導体素子等の微細化により、パターニングに用い
る露光光の短波長化、あるいはステッパの高開口数化
（高ＮＡ化）も進んでいる。しかしながら、パターニン
グに用いる露光光の短波長化、あるいはステッパの高開
口数化（高ＮＡ化）に伴い、焦点深度マージンが低下す
る。このため、配線の多層化により生じる表面の凹凸に
よる段差により、前記焦点深度マージンの低下からステ
ッパの焦点を前記段差の凹部（下段部）と凸部（上段
部）の両方の表面に同時に合わせることが困難となり、
微細な配線パターンを形成することが困難になる。そこ
で、その対策として基板の平坦化が重要な課題となって
いる。
導体素子等が微細化され、配線の多層化が進んでいる。
前記半導体素子等の微細化により、パターニングに用い
る露光光の短波長化、あるいはステッパの高開口数化
（高ＮＡ化）も進んでいる。しかしながら、パターニン
グに用いる露光光の短波長化、あるいはステッパの高開
口数化（高ＮＡ化）に伴い、焦点深度マージンが低下す
る。このため、配線の多層化により生じる表面の凹凸に
よる段差により、前記焦点深度マージンの低下からステ
ッパの焦点を前記段差の凹部（下段部）と凸部（上段
部）の両方の表面に同時に合わせることが困難となり、
微細な配線パターンを形成することが困難になる。そこ
で、その対策として基板の平坦化が重要な課題となって
いる。
【０００３】従来の平坦化の方法としては、特開平３−
８３３８号公報（Ｉｎｔ．ｃｌ．Ｈ０１Ｌ ２１／３２
０５）に記載されているように、層間絶縁膜の上にレジ
ストを塗布し、前記レジスト膜の膜厚の薄い部分だけが
感光するような光量で前記レジスト全面を露光し、現像
して層間絶縁膜の前記段差の凸部（上段部）を露出させ
た後、前記レジストをマスクとして層間絶縁膜を平坦化
するように選択エッチングするものがある。
８３３８号公報（Ｉｎｔ．ｃｌ．Ｈ０１Ｌ ２１／３２
０５）に記載されているように、層間絶縁膜の上にレジ
ストを塗布し、前記レジスト膜の膜厚の薄い部分だけが
感光するような光量で前記レジスト全面を露光し、現像
して層間絶縁膜の前記段差の凸部（上段部）を露出させ
た後、前記レジストをマスクとして層間絶縁膜を平坦化
するように選択エッチングするものがある。
【０００４】一方、「月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｗｏｒｌｄ １９９２．１０の４３頁ないし４４頁の
記事」に記載されているように、化学機械研磨（Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ）を用いて平坦化する方法がある。この方法は、材料
による加工速度の違い、即ちＳｉ3Ｎ4膜（シリコン窒化
膜）の研磨速度がＢＰＳＧ（ほう素リンけい酸ガラス）
膜の研磨速度の約５分の１であることを利用して平坦化
を行うものである。この方法は、Ｓｉ3Ｎ4膜を研磨スト
ップ層として前記段差の凹部（下段部）に形成し、これ
をマスクとして、化学機械研磨（ＣＭＰ）することによ
って、ＢＰＳＧ膜の表面に発生している段差を平坦化す
るものである。
Ｗｏｒｌｄ １９９２．１０の４３頁ないし４４頁の
記事」に記載されているように、化学機械研磨（Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ）を用いて平坦化する方法がある。この方法は、材料
による加工速度の違い、即ちＳｉ3Ｎ4膜（シリコン窒化
膜）の研磨速度がＢＰＳＧ（ほう素リンけい酸ガラス）
膜の研磨速度の約５分の１であることを利用して平坦化
を行うものである。この方法は、Ｓｉ3Ｎ4膜を研磨スト
ップ層として前記段差の凹部（下段部）に形成し、これ
をマスクとして、化学機械研磨（ＣＭＰ）することによ
って、ＢＰＳＧ膜の表面に発生している段差を平坦化す
るものである。
【０００５】また、特開平５−２１８０００号公報（Ｉ
ｎｔ．ｃｌ． Ｈ０１Ｌ ２１／３０６）に記載されて
いるように、硬度が、例えば前記Ｓｉ3Ｎ4膜よりも高い
ＣＶＤダイアモンド膜またはダイアモンド状炭素膜（Ｄ
ＬＣ）を研磨ストップ層として全面に形成し、化学機械
研磨（ＣＭＰ）することによって平坦化する方法もあ
る。
ｎｔ．ｃｌ． Ｈ０１Ｌ ２１／３０６）に記載されて
いるように、硬度が、例えば前記Ｓｉ3Ｎ4膜よりも高い
ＣＶＤダイアモンド膜またはダイアモンド状炭素膜（Ｄ
ＬＣ）を研磨ストップ層として全面に形成し、化学機械
研磨（ＣＭＰ）することによって平坦化する方法もあ
る。
【０００６】ここで、上記化学機械研磨（ＣＭＰ）を用
いた平坦化の方法の一例を図３に基づいて説明する。図
３は、化学機械研磨（ＣＭＰ）を用いた半導体装置の製
造方法を工程別に示した断面図である。
いた平坦化の方法の一例を図３に基づいて説明する。図
３は、化学機械研磨（ＣＭＰ）を用いた半導体装置の製
造方法を工程別に示した断面図である。
【０００７】まず、図３（ａ）に示すように、主面上に
ゲート配線層２が形成された半導体基板１の全面に渡っ
て層間絶縁膜３を形成する。この層間絶縁膜３は、ゲー
ト配線層２の厚みにより、その厚みに応じた凸部（上段
部）とそれ以外の凹部（下段部）とからなる凹凸の段差
が表面に生じる。
ゲート配線層２が形成された半導体基板１の全面に渡っ
て層間絶縁膜３を形成する。この層間絶縁膜３は、ゲー
ト配線層２の厚みにより、その厚みに応じた凸部（上段
部）とそれ以外の凹部（下段部）とからなる凹凸の段差
が表面に生じる。
【０００８】次に、図３（ｂ）に示すように、層間絶縁
膜３上全面に研磨ストップ層４を形成する。研磨ストッ
プ層４は、化学機械研磨（ＣＭＰ）され難い性質を有す
る材料、例えばＳｉ3Ｎ4膜により形成される。そして、
図３（ｃ）に示すように、研磨ストップ層４上全面にポ
ジ型レジスト６を形成し、マスク８を用いて露光し、続
いて、図３（ｄ）に示すように、現像してポジ型レジス
ト６を凹部（下段部）に残すようにパターニングする。
さらに、図３（ｅ）に示すように、ポジ型レジスト６を
マスクとして研磨ストップ層４をパターニングする。最
後に、研磨ストップ層４上に残っているポジ型レジスト
６を除去して化学機械研磨を行って、図３（ｆ）に示す
ように、層間絶縁膜３を平坦化する。
膜３上全面に研磨ストップ層４を形成する。研磨ストッ
プ層４は、化学機械研磨（ＣＭＰ）され難い性質を有す
る材料、例えばＳｉ3Ｎ4膜により形成される。そして、
図３（ｃ）に示すように、研磨ストップ層４上全面にポ
ジ型レジスト６を形成し、マスク８を用いて露光し、続
いて、図３（ｄ）に示すように、現像してポジ型レジス
ト６を凹部（下段部）に残すようにパターニングする。
さらに、図３（ｅ）に示すように、ポジ型レジスト６を
マスクとして研磨ストップ層４をパターニングする。最
後に、研磨ストップ層４上に残っているポジ型レジスト
６を除去して化学機械研磨を行って、図３（ｆ）に示す
ように、層間絶縁膜３を平坦化する。
【０００９】上述した化学機械研磨（ＣＭＰ）を用いる
方法によれば、半導体基板の主面上の全面に渡っての広
域的な平坦化が可能となる。しかしながら、この方法で
は、各層または品種ごとにその配線のパターンに応じた
マスクを用意してパターニングが行われている。このた
め、層または品種ごとに新しいマスクが必要となり、コ
ストがアップするという問題がある。
方法によれば、半導体基板の主面上の全面に渡っての広
域的な平坦化が可能となる。しかしながら、この方法で
は、各層または品種ごとにその配線のパターンに応じた
マスクを用意してパターニングが行われている。このた
め、層または品種ごとに新しいマスクが必要となり、コ
ストがアップするという問題がある。
【００１０】一方、化学機械研磨（ＣＭＰ）技術を用い
ずに、ステッパー等の既存の装置を使用して広域的な平
坦化のできる技術が、「電子情報通信学会技報 ＴＥＣ
ＨＮＩＣＡＬ ＲＥＰＯＲＴ ＯＦ ＩＥＩＣＥ．ＳＤ
Ｍ９３−１９１（１９９４−０１）の７頁ないし１３頁
の記事」に記載されている。この方法は、ストライプ状
のマスクを用い、ステッパーの焦点を前記段差の凹部
（下段部）に合わせることにより、ストライプレジスト
パターンを前記段差の凹部（下段部）に選択的に形成
し、その後レジストを再塗布してから適切量エッチバッ
クすることにより、平坦化するものである。この方法に
よれば、局所的にも広域的にも平坦化が可能となる。ま
た、前記ストライプ状のマスクを層または品種間で共用
することができるので、コストメリットが得られる。
ずに、ステッパー等の既存の装置を使用して広域的な平
坦化のできる技術が、「電子情報通信学会技報 ＴＥＣ
ＨＮＩＣＡＬ ＲＥＰＯＲＴ ＯＦ ＩＥＩＣＥ．ＳＤ
Ｍ９３−１９１（１９９４−０１）の７頁ないし１３頁
の記事」に記載されている。この方法は、ストライプ状
のマスクを用い、ステッパーの焦点を前記段差の凹部
（下段部）に合わせることにより、ストライプレジスト
パターンを前記段差の凹部（下段部）に選択的に形成
し、その後レジストを再塗布してから適切量エッチバッ
クすることにより、平坦化するものである。この方法に
よれば、局所的にも広域的にも平坦化が可能となる。ま
た、前記ストライプ状のマスクを層または品種間で共用
することができるので、コストメリットが得られる。
【００１１】ところで、前記ストライプ状のマスクを、
化学機械研磨（ＣＭＰ）を用いた平坦化の方法における
研磨ストップ層のパターニングに適用できれば、層また
は品種ごとに新しいマスクが必要となる欠点を改善で
き、すべての層及びすべての品種において同じマスクを
用いることができるようになる。
化学機械研磨（ＣＭＰ）を用いた平坦化の方法における
研磨ストップ層のパターニングに適用できれば、層また
は品種ごとに新しいマスクが必要となる欠点を改善で
き、すべての層及びすべての品種において同じマスクを
用いることができるようになる。
【００１２】
【発明が解決しようとする課題】しかしながら、前記ス
トライプ状のマスクを、化学機械研磨（ＣＭＰ）を用い
る平坦化の方法における研磨ストップ層のパターニング
にそのまま適用したのでは、基板上の段差が大きくなっ
た場合、焦点深度マージンを大きくする必要が生じるた
め、露光光の波長を大きくしなければならない。それに
伴って、前記ストライプ状のマスクのピッチをも大きく
する必要が生じ、例えば前記段差が３μｍ以上の時、ス
トライプ状のマスクのピッチは１μｍ以上にしなければ
ならない。このため、前記研磨ストップ層のストライプ
パターンのピッチも大きくなり、化学機械研磨（ＣＭ
Ｐ）を行う際、ディッシングによる研磨均一性の悪化、
あるいはスループットの悪化が懸念される。
トライプ状のマスクを、化学機械研磨（ＣＭＰ）を用い
る平坦化の方法における研磨ストップ層のパターニング
にそのまま適用したのでは、基板上の段差が大きくなっ
た場合、焦点深度マージンを大きくする必要が生じるた
め、露光光の波長を大きくしなければならない。それに
伴って、前記ストライプ状のマスクのピッチをも大きく
する必要が生じ、例えば前記段差が３μｍ以上の時、ス
トライプ状のマスクのピッチは１μｍ以上にしなければ
ならない。このため、前記研磨ストップ層のストライプ
パターンのピッチも大きくなり、化学機械研磨（ＣＭ
Ｐ）を行う際、ディッシングによる研磨均一性の悪化、
あるいはスループットの悪化が懸念される。
【００１３】本発明は、上記事項に鑑みてなされたもの
で、ディッシングによる研磨均一性の悪化をなくし平坦
化が行えると共に、スループットの悪化がない半導体装
置の製造方法を提供することを目的とする。
で、ディッシングによる研磨均一性の悪化をなくし平坦
化が行えると共に、スループットの悪化がない半導体装
置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】主面上に配線層が形成さ
れた半導体基板の全面に渡って、前記配線層の厚みに応
じた段差が設けられる層間絶縁膜を形成する工程と、前
記層間絶縁膜上全面に研磨ストップ層を形成する工程
と、前記研磨ストップ層上全面に前記段差の上段部で薄
く下段部で厚い膜厚の反射防止膜を形成する工程と、前
記反射防止膜上全面にレジストを形成し、微細ピッチの
マスクを用いて前記レジストをパターニングする工程
と、前記レジストをマスクとして前記反射防止膜をパタ
ーニングする工程と、前記レジスト及び前記反射防止膜
をマスクとして前記研磨ストップ層をパターニングする
工程と、前記研磨ストップ層上の前記レジストと前記反
射防止膜を除去した後、化学機械研磨を行って前記層間
絶縁膜を平坦化する工程と、を具備することを特徴とす
る。
れた半導体基板の全面に渡って、前記配線層の厚みに応
じた段差が設けられる層間絶縁膜を形成する工程と、前
記層間絶縁膜上全面に研磨ストップ層を形成する工程
と、前記研磨ストップ層上全面に前記段差の上段部で薄
く下段部で厚い膜厚の反射防止膜を形成する工程と、前
記反射防止膜上全面にレジストを形成し、微細ピッチの
マスクを用いて前記レジストをパターニングする工程
と、前記レジストをマスクとして前記反射防止膜をパタ
ーニングする工程と、前記レジスト及び前記反射防止膜
をマスクとして前記研磨ストップ層をパターニングする
工程と、前記研磨ストップ層上の前記レジストと前記反
射防止膜を除去した後、化学機械研磨を行って前記層間
絶縁膜を平坦化する工程と、を具備することを特徴とす
る。
【００１５】前記反射防止膜は、膜厚が厚くなると反射
率が低下する性質を有し、前記レジストは、充分な反射
が得れないと解像不良を起こす性質を有している。そこ
で、前記段差の上段部では前記反射防止膜の膜厚を薄く
し、前記段差の下段部では前記反射防止膜の膜厚を厚く
する。即ち、前記段差の上段部では前記レジストを解像
するのに充分な反射が発生し、前記段差の下段部では、
前記レジストを解像するのに充分な反射が発生しないよ
うにする。これにより、前記段差の上段部の前記研磨ス
トップ層を前記微細ピッチのマスクの形状にパターニン
グし、下段部の前記研磨ストップ層をそのまま残すこと
ができる。したがって、前記微細ピッチのマスクを配線
パターンの異なる各層及び各品種間で共用することがで
きようになる。尚、前記研磨ストップ層をパターンニン
グする際、前記段差の上段部の研磨ストップ層は、前記
段差の下段部の研磨ストップ層より研磨されやすければ
よいから、必ずしも残っていなくても良い。
率が低下する性質を有し、前記レジストは、充分な反射
が得れないと解像不良を起こす性質を有している。そこ
で、前記段差の上段部では前記反射防止膜の膜厚を薄く
し、前記段差の下段部では前記反射防止膜の膜厚を厚く
する。即ち、前記段差の上段部では前記レジストを解像
するのに充分な反射が発生し、前記段差の下段部では、
前記レジストを解像するのに充分な反射が発生しないよ
うにする。これにより、前記段差の上段部の前記研磨ス
トップ層を前記微細ピッチのマスクの形状にパターニン
グし、下段部の前記研磨ストップ層をそのまま残すこと
ができる。したがって、前記微細ピッチのマスクを配線
パターンの異なる各層及び各品種間で共用することがで
きようになる。尚、前記研磨ストップ層をパターンニン
グする際、前記段差の上段部の研磨ストップ層は、前記
段差の下段部の研磨ストップ層より研磨されやすければ
よいから、必ずしも残っていなくても良い。
【００１６】また、本発明は、前記研磨ストップ層を、
前記段差の上段部に設けられた研磨ストップ層の面積が
前記段差の下段部に設けられた研磨ストップ層の面積よ
りも小さくなるようにパターニングするように構成する
ことができる。これにより、面積の小さい、前記上段部
が先に研磨されていくこととなって、やがて上段部の高
さが下段部の高さと等しくなり、前記層間絶縁膜は平坦
化される。即ち、前記段差の大小に関係なく前記層間絶
縁膜を平坦化できる。
前記段差の上段部に設けられた研磨ストップ層の面積が
前記段差の下段部に設けられた研磨ストップ層の面積よ
りも小さくなるようにパターニングするように構成する
ことができる。これにより、面積の小さい、前記上段部
が先に研磨されていくこととなって、やがて上段部の高
さが下段部の高さと等しくなり、前記層間絶縁膜は平坦
化される。即ち、前記段差の大小に関係なく前記層間絶
縁膜を平坦化できる。
【００１７】また、本発明は、前記反射防止膜の膜厚
が、前記段差の上段部で１００ｎｍ以下となり、前記段
差の下段部で２００ｎｍ以上となるように構成すること
ができる。
が、前記段差の上段部で１００ｎｍ以下となり、前記段
差の下段部で２００ｎｍ以上となるように構成すること
ができる。
【００１８】前記反射防止膜は、膜厚が厚くなると反射
率が低下する性質を有する。一方、レジストは、前記反
射防止膜の膜厚が厚くなり、反射率が１０％以下（特に
５％以下）になると、解像不良を起こす。その解像不良
は、前記反射防止膜の膜厚が１００ｎｍから２００ｎｍ
の範囲内にあるときに生じる。そこで、前記反射防止膜
の膜厚が、前記段差の下段部では２００ｎｍ以上とな
り、前記段差の上段部では１００ｎｍ以下となるように
形成することによって、前記段差の上段部の前記レジス
トは解像され、一方前記段差の下段部の前記レジストは
解像不良を起こすようにすることができる。
率が低下する性質を有する。一方、レジストは、前記反
射防止膜の膜厚が厚くなり、反射率が１０％以下（特に
５％以下）になると、解像不良を起こす。その解像不良
は、前記反射防止膜の膜厚が１００ｎｍから２００ｎｍ
の範囲内にあるときに生じる。そこで、前記反射防止膜
の膜厚が、前記段差の下段部では２００ｎｍ以上とな
り、前記段差の上段部では１００ｎｍ以下となるように
形成することによって、前記段差の上段部の前記レジス
トは解像され、一方前記段差の下段部の前記レジストは
解像不良を起こすようにすることができる。
【００１９】また、本発明は、前記微細ピッチのマスク
のピッチが、１．０μｍ以下であるように構成すること
ができる。
のピッチが、１．０μｍ以下であるように構成すること
ができる。
【００２０】従来、例えば前記段差が３μｍ以上の時、
前記微細ピッチのマスクのピッチを１μｍ以上にしなけ
ればならず、ディッシングによる研磨均一性の悪化、あ
るいはスループットの悪化が懸念されていたが、本発明
の半導体装置の製造方法によれば前記段差の上段部の前
記レジストをパターニングすればよいから前記段差の大
きさと微細ピッチのマスクのピッチとの相関がなく、た
とえ前記段差が大きくても前記微細ピッチのマスクのピ
ッチを小さくすることができるようになる。これによ
り、段差が３μｍ以上あるときでも前記微細ピッチのマ
スクのピッチを、１．０μｍ以下にすることができるの
で、ディッシングによる研磨均一性の悪化、あるいはス
ループットの悪化を防止できる。
前記微細ピッチのマスクのピッチを１μｍ以上にしなけ
ればならず、ディッシングによる研磨均一性の悪化、あ
るいはスループットの悪化が懸念されていたが、本発明
の半導体装置の製造方法によれば前記段差の上段部の前
記レジストをパターニングすればよいから前記段差の大
きさと微細ピッチのマスクのピッチとの相関がなく、た
とえ前記段差が大きくても前記微細ピッチのマスクのピ
ッチを小さくすることができるようになる。これによ
り、段差が３μｍ以上あるときでも前記微細ピッチのマ
スクのピッチを、１．０μｍ以下にすることができるの
で、ディッシングによる研磨均一性の悪化、あるいはス
ループットの悪化を防止できる。
【００２１】
【発明の実施の形態】以下、この発明の実施形態を図に
基づいて説明する。尚、ここでは、特にＰｏｌｙ−Ｍｅ
ｔａｌ間、即ち第１層のポリシリコン配線と第２層のメ
タル配線とを絶縁する層間絶縁膜の平坦化を行う場合に
つき説明する。
基づいて説明する。尚、ここでは、特にＰｏｌｙ−Ｍｅ
ｔａｌ間、即ち第１層のポリシリコン配線と第２層のメ
タル配線とを絶縁する層間絶縁膜の平坦化を行う場合に
つき説明する。
【００２２】図１は、本発明の半導体装置の製造方法を
工程別に示した断面図である。
工程別に示した断面図である。
【００２３】図１（ａ）に示すように、主面上にゲート
配線層２が形成された半導体基板１の全面に渡って層間
絶縁膜３を形成する。この層間絶縁膜３は、ゲート配線
層２の厚みにより、その厚みに応じた凸部（上段部）と
それ以外の凹部（下段部）とからなる凹凸の段差が表面
に生じる。
配線層２が形成された半導体基板１の全面に渡って層間
絶縁膜３を形成する。この層間絶縁膜３は、ゲート配線
層２の厚みにより、その厚みに応じた凸部（上段部）と
それ以外の凹部（下段部）とからなる凹凸の段差が表面
に生じる。
【００２４】上記ゲート配線層２は、例えば半導体基板
１の主面全面にノンドープのポリシリコン膜を厚さ３５
０ｎｍ程度に堆積し、その全面にリンガラスを堆積し、
熱処理を行って不純物を拡散させ活性化したｎ型のポリ
シリコン膜を写真蝕刻法によってパターニングすること
により形成される。
１の主面全面にノンドープのポリシリコン膜を厚さ３５
０ｎｍ程度に堆積し、その全面にリンガラスを堆積し、
熱処理を行って不純物を拡散させ活性化したｎ型のポリ
シリコン膜を写真蝕刻法によってパターニングすること
により形成される。
【００２５】また、上記層間絶縁膜３は、例えば厚さ３
００ｎｍ程度のＮＳＧ（窒化シリコンガラス）膜を、そ
の上に厚さ５００ｎｍ程度のＢＰＳＧ膜を、順次ＣＶＤ
法により堆積した後、８５０℃の温度でファーネスアニ
ールを行い、このＢＰＳＧ膜上に、更にＳＯＧ（シリコ
ンガラス）をコーティングし、このＳＯＧを８１０℃の
温度でベーキングを行い形成される。
００ｎｍ程度のＮＳＧ（窒化シリコンガラス）膜を、そ
の上に厚さ５００ｎｍ程度のＢＰＳＧ膜を、順次ＣＶＤ
法により堆積した後、８５０℃の温度でファーネスアニ
ールを行い、このＢＰＳＧ膜上に、更にＳＯＧ（シリコ
ンガラス）をコーティングし、このＳＯＧを８１０℃の
温度でベーキングを行い形成される。
【００２６】次に、図１（ｂ）に示すように、層間絶縁
膜３上全面に研磨ストップ層４を形成する。研磨ストッ
プ層４は、ＣＶＤ法により、例えば厚さ５０〜１００ｎ
ｍ程度のＳｉ3Ｎ4膜を堆積することにより形成される。
このＳｉ3Ｎ4膜は、化学機械研磨（ＣＭＰ）され難い材
料により形成される。
膜３上全面に研磨ストップ層４を形成する。研磨ストッ
プ層４は、ＣＶＤ法により、例えば厚さ５０〜１００ｎ
ｍ程度のＳｉ3Ｎ4膜を堆積することにより形成される。
このＳｉ3Ｎ4膜は、化学機械研磨（ＣＭＰ）され難い材
料により形成される。
【００２７】続いて、図１（ｃ）に示すように、研磨ス
トップ層４上全面に前記段差の凸部（上段部）で薄く凹
部（下段部）で厚い膜厚の反射防止膜（Ｂｏｔｔｏｍ
Ａｎｔｉ Ｒｅｆｒｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）５
を形成する。
トップ層４上全面に前記段差の凸部（上段部）で薄く凹
部（下段部）で厚い膜厚の反射防止膜（Ｂｏｔｔｏｍ
Ａｎｔｉ Ｒｅｆｒｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）５
を形成する。
【００２８】この実施の形態における反射防止膜５は、
例えば反射を防止する性質を有する有機材料を塗布して
形成されている。上記反射防止膜５は、図２に示すよう
に、膜厚が厚くなると反射率が低下する性質を有する。
一方、後述するポジ型レジスト６は、反射防止膜５の膜
厚が厚くなり、反射率が１０％以下（特に５％以下）に
なると解像不良を起こす。その解像不良は、反射防止膜
５の膜厚が１００ｎｍから２００ｎｍの範囲内にあると
きに生じる。そこで、反射防止膜５の膜厚が、前記段差
の凹部（下段部）では２００ｎｍ以上となり、前記段差
の凸部（上段部）では１００ｎｍ以下となるように形成
することによって、後述するように前記段差の凸部（上
段部）のポジ型レジスト６は解像され、一方前記段差の
凹部（下段部）のポジ型レジスト６は解像不良を起こす
ようにすることができる。
例えば反射を防止する性質を有する有機材料を塗布して
形成されている。上記反射防止膜５は、図２に示すよう
に、膜厚が厚くなると反射率が低下する性質を有する。
一方、後述するポジ型レジスト６は、反射防止膜５の膜
厚が厚くなり、反射率が１０％以下（特に５％以下）に
なると解像不良を起こす。その解像不良は、反射防止膜
５の膜厚が１００ｎｍから２００ｎｍの範囲内にあると
きに生じる。そこで、反射防止膜５の膜厚が、前記段差
の凹部（下段部）では２００ｎｍ以上となり、前記段差
の凸部（上段部）では１００ｎｍ以下となるように形成
することによって、後述するように前記段差の凸部（上
段部）のポジ型レジスト６は解像され、一方前記段差の
凹部（下段部）のポジ型レジスト６は解像不良を起こす
ようにすることができる。
【００２９】尚、シリコン窒化膜中のＳｉ−Ｓｉ結合を
変化させて反射防止効果を向上させたシリコン窒化膜を
反射防止膜として使用することも可能である。しかし、
上記の実施の形態では互いに隣接する反射防止膜５と研
磨ストップ層４の材質が同じであるため、シリコン窒化
膜を反射防止膜として用いた場合には、後述の工程で、
反射防止膜５をエッチング除去する工程の際、研磨スト
ップ層４まで除去しないように、精密なエッチングの制
御が必要となる。
変化させて反射防止効果を向上させたシリコン窒化膜を
反射防止膜として使用することも可能である。しかし、
上記の実施の形態では互いに隣接する反射防止膜５と研
磨ストップ層４の材質が同じであるため、シリコン窒化
膜を反射防止膜として用いた場合には、後述の工程で、
反射防止膜５をエッチング除去する工程の際、研磨スト
ップ層４まで除去しないように、精密なエッチングの制
御が必要となる。
【００３０】さらに、図１（ｄ）に示すように、反射防
止膜５上全面にポジ型レジスト６を塗布して、例えば、
ｉ線ステッパーにより、ライン＆スペースのピッチが
１．０μｍ以下である微細ピッチのストライプ状のマス
ク７を用いてを露光し、その後現像すると、図１（ｅ）
に示すように、前記段差の凹部（下段部）では反射防止
膜５の膜厚が厚く解像に必要な反射量が得られないの
で、解像不良を起こす。一方、前記段差の凸部（上段
部）では、ポジ型レジスト６は解像するのに十分な反射
が得られるため、ストライプ状のマスク７の形状に応じ
て解像する。
止膜５上全面にポジ型レジスト６を塗布して、例えば、
ｉ線ステッパーにより、ライン＆スペースのピッチが
１．０μｍ以下である微細ピッチのストライプ状のマス
ク７を用いてを露光し、その後現像すると、図１（ｅ）
に示すように、前記段差の凹部（下段部）では反射防止
膜５の膜厚が厚く解像に必要な反射量が得られないの
で、解像不良を起こす。一方、前記段差の凸部（上段
部）では、ポジ型レジスト６は解像するのに十分な反射
が得られるため、ストライプ状のマスク７の形状に応じ
て解像する。
【００３１】そして、図１（ｆ）に示すように、ポジ型
レジスト６をマスクとしてドライエッチングを行って反
射防止膜５を除去する。尚、ドライエッチングでなくウ
ェットエッチングを用いてもよい。
レジスト６をマスクとしてドライエッチングを行って反
射防止膜５を除去する。尚、ドライエッチングでなくウ
ェットエッチングを用いてもよい。
【００３２】続いて、図１（ｇ）に示すように、ポジ型
レジスト６及び反射防止膜５をマスクとして研磨ストッ
プ層４を除去する。即ち、前記段差の凸部（上段部）の
研磨ストップ層４は、ストライプ状にパターニングさ
れ、前記段差の凹部（下段部）の研磨ストップ層４は、
そのまま残る。その後、研磨ストップ層４上に残ってい
るポジ型レジスト６と反射防止膜５を除去する。
レジスト６及び反射防止膜５をマスクとして研磨ストッ
プ層４を除去する。即ち、前記段差の凸部（上段部）の
研磨ストップ層４は、ストライプ状にパターニングさ
れ、前記段差の凹部（下段部）の研磨ストップ層４は、
そのまま残る。その後、研磨ストップ層４上に残ってい
るポジ型レジスト６と反射防止膜５を除去する。
【００３３】最後に、化学機械研磨を行って、図１
（ｈ）に示すように、層間絶縁膜３を平坦化する。即
ち、前記段差の凸部（上段部）の研磨ストップ層４の面
積が、凹部（下段部）の研磨ストップ層４の面積より小
さいことから、前記凸部（上段部）が先に研磨されいく
こととなって、やがて凸部（上段部）の高さが凹部（下
段部）の高さと等しくなり層間絶縁膜３が平坦になる。
（ｈ）に示すように、層間絶縁膜３を平坦化する。即
ち、前記段差の凸部（上段部）の研磨ストップ層４の面
積が、凹部（下段部）の研磨ストップ層４の面積より小
さいことから、前記凸部（上段部）が先に研磨されいく
こととなって、やがて凸部（上段部）の高さが凹部（下
段部）の高さと等しくなり層間絶縁膜３が平坦になる。
【００３４】そして、図示していないが、平坦化された
層間絶縁膜３の上に第２層としてメタル配線、例えばア
ルミニウム配線を設ける。
層間絶縁膜３の上に第２層としてメタル配線、例えばア
ルミニウム配線を設ける。
【００３５】尚、上記の実施の形態ではＰｏｌｙ−Ｍｅ
ｔａｌ間の層間絶縁膜３の平坦化について説明したが、
Ｍｅｔａｌ−Ｍｅｔａｌ間またはＰｏｌｙ−Ｐｏｌｙ間
の層間絶縁膜３の平坦化についても、本発明は同様に用
いることができる。
ｔａｌ間の層間絶縁膜３の平坦化について説明したが、
Ｍｅｔａｌ−Ｍｅｔａｌ間またはＰｏｌｙ−Ｐｏｌｙ間
の層間絶縁膜３の平坦化についても、本発明は同様に用
いることができる。
【００３６】また、ストライプ状のマスク７は、微細ピ
ッチのものであれば、格子状またはホールアレイ状等で
あってもよい。
ッチのものであれば、格子状またはホールアレイ状等で
あってもよい。
【００３７】以上説明したように、前記段差の凸部（上
段部）では反射防止膜５の膜厚を薄くし、前記段差の凹
部（下段部）では反射防止膜５の膜厚を厚くするので、
前記段差の凸部（上段部）ではポジ型レジスト６を解像
するのに充分な反射が発生し、前記段差の凹部（下段
部）ではポジ型レジスト６を解像するのに充分な反射が
発生しない。これにより、層または品種の違いに関係な
く前記段差の凸部（上段部）の研磨ストップ層４をスト
ライプ状のマスク７の形状にパターニングし、凹部（下
段部）の研磨ストップ層４をそのまま残すことができ
る。したがって、ストライプ状のマスク７を配線パター
ンの異なる各層及び各品種間で共用することができよう
になる。尚、研磨ストップ層４をパターンニングする
際、前記段差の凸部（上段部）の研磨ストップ層４は、
前記段差の凹部（下段部）の研磨ストップ層４より研磨
されやすければよいから、必ずしも残っていなくても良
い。
段部）では反射防止膜５の膜厚を薄くし、前記段差の凹
部（下段部）では反射防止膜５の膜厚を厚くするので、
前記段差の凸部（上段部）ではポジ型レジスト６を解像
するのに充分な反射が発生し、前記段差の凹部（下段
部）ではポジ型レジスト６を解像するのに充分な反射が
発生しない。これにより、層または品種の違いに関係な
く前記段差の凸部（上段部）の研磨ストップ層４をスト
ライプ状のマスク７の形状にパターニングし、凹部（下
段部）の研磨ストップ層４をそのまま残すことができ
る。したがって、ストライプ状のマスク７を配線パター
ンの異なる各層及び各品種間で共用することができよう
になる。尚、研磨ストップ層４をパターンニングする
際、前記段差の凸部（上段部）の研磨ストップ層４は、
前記段差の凹部（下段部）の研磨ストップ層４より研磨
されやすければよいから、必ずしも残っていなくても良
い。
【００３８】また、前記段差の凸部（上段部）に設けら
れた研磨ストップ層４の面積が前記段差の凹部（下段
部）に設けられた研磨ストップ層４の面積よりも小さく
なるように構成することにより、面積の小さい、前記凸
部（上段部）が先に研磨されていくこととなって、やが
て凸部（上段部）の高さが凹部（下段部）の高さと等し
くなり、層間絶縁膜３は平坦化されるから、前記段差の
大小に関係なく平坦化できる。
れた研磨ストップ層４の面積が前記段差の凹部（下段
部）に設けられた研磨ストップ層４の面積よりも小さく
なるように構成することにより、面積の小さい、前記凸
部（上段部）が先に研磨されていくこととなって、やが
て凸部（上段部）の高さが凹部（下段部）の高さと等し
くなり、層間絶縁膜３は平坦化されるから、前記段差の
大小に関係なく平坦化できる。
【００３９】また、反射防止膜５は、膜厚が厚くなると
反射率が低下する性質を有する。一方、ポジ型レジスト
６は反射防止膜５の膜厚が厚くなり、反射率が１０％以
下（特に５％以下）になると解像不良を起こす。その解
像不良は、反射防止膜５の膜厚１００ｎｍから２００ｎ
ｍの範囲内にあるときに生じるので、反射防止膜５の膜
厚が、前記段差の凹部（下段部）では２００ｎｍ以上と
なり、前記段差の凸部（上段部）では１００ｎｍ以下と
なるように形成することによって、前記段差の凸部（上
段部）のポジ型レジスト６は解像され、一方前記段差の
凹部（下段部）のポジ型レジスト６は解像不良を起こす
ようにすることができる。
反射率が低下する性質を有する。一方、ポジ型レジスト
６は反射防止膜５の膜厚が厚くなり、反射率が１０％以
下（特に５％以下）になると解像不良を起こす。その解
像不良は、反射防止膜５の膜厚１００ｎｍから２００ｎ
ｍの範囲内にあるときに生じるので、反射防止膜５の膜
厚が、前記段差の凹部（下段部）では２００ｎｍ以上と
なり、前記段差の凸部（上段部）では１００ｎｍ以下と
なるように形成することによって、前記段差の凸部（上
段部）のポジ型レジスト６は解像され、一方前記段差の
凹部（下段部）のポジ型レジスト６は解像不良を起こす
ようにすることができる。
【００４０】
【発明の効果】以上説明したように、本発明は、基板上
の平坦化ができ、且つ前記微細ピッチのマスクを各層及
び異なる品種間で共用できる半導体装置の製造方法を提
供できるという効果を奏する。
の平坦化ができ、且つ前記微細ピッチのマスクを各層及
び異なる品種間で共用できる半導体装置の製造方法を提
供できるという効果を奏する。
【図１】本発明の半導体装置の製造方法を工程別に示し
た断面図である。
た断面図である。
【図２】反射防止膜の膜厚と反射率との関係を示した特
性図である。
性図である。
【図３】化学機械研磨（ＣＭＰ）を用いた半導体装置の
製造方法を工程別に示した断面図である。
製造方法を工程別に示した断面図である。
１ 半導体基板 ２ ゲート配線層 ３ 層間絶縁膜 ４ 研磨ストップ層 ５ 反射防止膜 ６ ポジ型レジスト ７ ストライプ状のマスク ８ マスク
Claims (4)
- 【請求項１】 主面上に配線層が形成された半導体基板
の全面に渡って、前記配線層の厚みに応じた段差が設け
られる層間絶縁膜を形成する工程と、前記層間絶縁膜上
全面に研磨ストップ層を形成する工程と、前記研磨スト
ップ層上全面に前記段差の上段部で薄く下段部で厚い膜
厚の反射防止膜を形成する工程と、前記反射防止膜上全
面にレジストを形成し、微細ピッチのマスクを用いて前
記レジストをパターニングする工程と、前記レジストを
マスクとして前記反射防止膜をパターニングする工程
と、前記レジスト及び前記反射防止膜をマスクとして前
記研磨ストップ層をパターニングする工程と、前記研磨
ストップ層上の前記レジストと前記反射防止膜を除去し
た後、化学機械研磨を行って前記層間絶縁膜を平坦化す
る工程と、を具備することを特徴とする半導体装置の製
造方法。 - 【請求項２】 前記反射防止膜の膜厚が、前記段差の上
段部で１００ｎｍ以下、前記段差の下段部で２００ｎｍ
以上とすることを特徴とする請求項１に記載の半導体装
置の製造方法。 - 【請求項３】 前記研磨ストップ層を、前記段差の上段
部に設けられた研磨ストップ層の面積が前記段差の下段
部に設けられた研磨ストップ層の面積よりも小さくなる
ようにパターニングすることを特徴をする請求項１また
は２に記載の半導体装置の製造方法。 - 【請求項４】 前記微細ピッチのマスクのピッチが、
１．０μｍ以下であることを特徴とする請求項１ないし
３のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33314395A JPH09172016A (ja) | 1995-12-21 | 1995-12-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33314395A JPH09172016A (ja) | 1995-12-21 | 1995-12-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172016A true JPH09172016A (ja) | 1997-06-30 |
Family
ID=18262781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33314395A Pending JPH09172016A (ja) | 1995-12-21 | 1995-12-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09172016A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998011601A1 (fr) * | 1996-09-11 | 1998-03-19 | Hitachi, Ltd. | Dispositif a semiconducteur et son procede de production |
| US6417116B2 (en) | 1998-03-24 | 2002-07-09 | Fujitsu Limited | Semiconductor device having a multilayer interconnection structure |
| JP2002313794A (ja) * | 2001-04-12 | 2002-10-25 | Hynix Semiconductor Inc | 半導体素子の平坦化方法 |
| KR100472844B1 (ko) * | 1998-03-30 | 2005-03-07 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치의 제조방법 |
-
1995
- 1995-12-21 JP JP33314395A patent/JPH09172016A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998011601A1 (fr) * | 1996-09-11 | 1998-03-19 | Hitachi, Ltd. | Dispositif a semiconducteur et son procede de production |
| US6417116B2 (en) | 1998-03-24 | 2002-07-09 | Fujitsu Limited | Semiconductor device having a multilayer interconnection structure |
| US7041586B2 (en) | 1998-03-24 | 2006-05-09 | Fujitsu Limited | Semiconductor device having a multilayer interconnection structure |
| KR100472844B1 (ko) * | 1998-03-30 | 2005-03-07 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치의 제조방법 |
| JP2002313794A (ja) * | 2001-04-12 | 2002-10-25 | Hynix Semiconductor Inc | 半導体素子の平坦化方法 |
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