JPH09172183A - 半導体装置とその製造方法、及びアクティブマトリクス基板 - Google Patents
半導体装置とその製造方法、及びアクティブマトリクス基板Info
- Publication number
- JPH09172183A JPH09172183A JP8237056A JP23705696A JPH09172183A JP H09172183 A JPH09172183 A JP H09172183A JP 8237056 A JP8237056 A JP 8237056A JP 23705696 A JP23705696 A JP 23705696A JP H09172183 A JPH09172183 A JP H09172183A
- Authority
- JP
- Japan
- Prior art keywords
- concentration
- conductivity type
- conductivity
- source
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 284
- 239000000758 substrate Substances 0.000 title claims abstract description 190
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 163
- 239000011159 matrix material Substances 0.000 title claims abstract description 156
- 239000012535 impurity Substances 0.000 claims abstract description 806
- 239000010408 film Substances 0.000 claims description 462
- 239000010409 thin film Substances 0.000 claims description 213
- 238000000034 method Methods 0.000 claims description 151
- 230000015572 biosynthetic process Effects 0.000 claims description 119
- 239000003990 capacitor Substances 0.000 claims description 94
- 239000004973 liquid crystal related substance Substances 0.000 claims description 54
- 210000002858 crystal cell Anatomy 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 129
- 229910052710 silicon Inorganic materials 0.000 description 129
- 239000010703 silicon Substances 0.000 description 129
- -1 boron ions Chemical class 0.000 description 117
- 239000010410 layer Substances 0.000 description 95
- 238000003860 storage Methods 0.000 description 81
- 229910052796 boron Inorganic materials 0.000 description 71
- 230000008569 process Effects 0.000 description 68
- 229910052698 phosphorus Inorganic materials 0.000 description 52
- 239000011574 phosphorus Substances 0.000 description 52
- 238000005468 ion implantation Methods 0.000 description 40
- 239000011229 interlayer Substances 0.000 description 17
- 150000002500 ions Chemical class 0.000 description 17
- 230000008901 benefit Effects 0.000 description 16
- 230000004913 activation Effects 0.000 description 15
- 238000000137 annealing Methods 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 239000007789 gas Substances 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 8
- 230000007257 malfunction Effects 0.000 description 7
- 238000000926 separation method Methods 0.000 description 7
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 239000008186 active pharmaceutical agent Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000010453 quartz Substances 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 230000001965 increasing effect Effects 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000001307 helium Substances 0.000 description 3
- 229910052734 helium Inorganic materials 0.000 description 3
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000003085 diluting agent Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910021480 group 4 element Inorganic materials 0.000 description 2
- 229910021478 group 5 element Inorganic materials 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 235000015067 sauces Nutrition 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 101000695835 Mus musculus Receptor-type tyrosine-protein phosphatase U Proteins 0.000 description 1
- 101100491259 Oryza sativa subsp. japonica AP2-2 gene Proteins 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 229910052793 cadmium Inorganic materials 0.000 description 1
- BDOSMKKIYDKNTQ-UHFFFAOYSA-N cadmium atom Chemical compound [Cd] BDOSMKKIYDKNTQ-UHFFFAOYSA-N 0.000 description 1
- UHYPYGJEEGLRJD-UHFFFAOYSA-N cadmium(2+);selenium(2-) Chemical compound [Se-2].[Cd+2] UHYPYGJEEGLRJD-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 239000011669 selenium Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 駆動回路内蔵のアクティブマトリクス基板の
様に少なくともＴＦＴ、及びこのＴＦＴと導電型の異な
るＴＦＴ或いは容量素子を備えた半導体装置に於いて、
最小限の製造工程数によって各ＴＦＴの電気的特性を向
上させた半導体装置、及びその製造方法を提供する事に
有る。 【解決手段】 第一導電型の画素用ＴＦＴ１０、第一導
電型の駆動回路用ＴＦＴ２０は、ソース・ドレイン領域
１１、１２、２１、２２に第一導電型の低濃度ソース・
ドレイン領域１１１、１２１、２１１、２２１を備える
ＬＤＤ構造を有する。チャネル領域１３、２３には、低
濃度の第二導電型不純物がチャネルドープされて居る。
第二導電型の駆動回路用ＴＦＴ３０は、オフセットゲー
ト構造になって居る。チャネル領域３３には、低濃度の
第二導電型不純物がチャネルドープされている為、オフ
セット領域３１１′、３２１′も低濃度第二導電型領域
で有る。
様に少なくともＴＦＴ、及びこのＴＦＴと導電型の異な
るＴＦＴ或いは容量素子を備えた半導体装置に於いて、
最小限の製造工程数によって各ＴＦＴの電気的特性を向
上させた半導体装置、及びその製造方法を提供する事に
有る。 【解決手段】 第一導電型の画素用ＴＦＴ１０、第一導
電型の駆動回路用ＴＦＴ２０は、ソース・ドレイン領域
１１、１２、２１、２２に第一導電型の低濃度ソース・
ドレイン領域１１１、１２１、２１１、２２１を備える
ＬＤＤ構造を有する。チャネル領域１３、２３には、低
濃度の第二導電型不純物がチャネルドープされて居る。
第二導電型の駆動回路用ＴＦＴ３０は、オフセットゲー
ト構造になって居る。チャネル領域３３には、低濃度の
第二導電型不純物がチャネルドープされている為、オフ
セット領域３１１′、３２１′も低濃度第二導電型領域
で有る。
Description
【０００１】
【発明の属する技術分野】本発明は異なる導電型薄膜ト
ランジスタ（以下ＴＦＴと略省する。）やＴＦＴと容量
素子とを備えるアクティブマトリクス基板等の半導体装
置、及びその製造方法に関するもので有る。更に詳しく
はこれら半導体装置の製造工程を簡略化しながら、ＴＦ
Ｔの電気的特性を最適化する為の技術に関するもので有
る。
ランジスタ（以下ＴＦＴと略省する。）やＴＦＴと容量
素子とを備えるアクティブマトリクス基板等の半導体装
置、及びその製造方法に関するもので有る。更に詳しく
はこれら半導体装置の製造工程を簡略化しながら、ＴＦ
Ｔの電気的特性を最適化する為の技術に関するもので有
る。
【０００２】
【従来の技術】ＴＦＴを用いた半導体装置としては液晶
表示装置の駆動回路内蔵型のアクティブマトリクス基板
などが有る。アクティブマトリクス基板では、図２９
に、その左側領域から右側領域に向かって駆動回路部及
び画素領域を模式的に示す様に、Ｐ型の駆動回路用ＴＦ
Ｔ３０″、Ｎ型の駆動回路用ＴＦＴ２０″、及びＮ型の
画素用ＴＦＴ１０″が同一の絶縁基板２の上に形成され
て居る。ここで、各ＴＦＴをセルフアライン構造で形成
すると、図３０にＮ型のＴＦＴのオン・オフリーク電流
特性を実線Ｌ１で示し、Ｐ型のＴＦＴのオン・オフリー
ク電流特性を点線Ｌ２で示す様に、オフリーク電流が大
きいと云う問題点が有る。この様にオフリーク電流の大
きなＴＦＴを画素用ＴＦＴとして用いると、表示むらな
どの原因となりやすい。また駆動回路用ＴＦＴでも、オ
フリーク電流が大きいと、無駄な電力消費や誤動作の原
因となりやすい。さらにセルフアライン構造のＴＦＴで
は、図３１（ａ）にＮ型のＴＦＴに於ける耐電圧特性を
実線Ｌ２３で示し、図３１（ｂ）にＰ型のＴＦＴに於け
る耐電圧特性を実線Ｌ２４で示すとおり、ＴＦＴのソー
ス・ドレイン間の耐電圧が十分でない為、チャネル長を
長めに設定せざるを得ない。
表示装置の駆動回路内蔵型のアクティブマトリクス基板
などが有る。アクティブマトリクス基板では、図２９
に、その左側領域から右側領域に向かって駆動回路部及
び画素領域を模式的に示す様に、Ｐ型の駆動回路用ＴＦ
Ｔ３０″、Ｎ型の駆動回路用ＴＦＴ２０″、及びＮ型の
画素用ＴＦＴ１０″が同一の絶縁基板２の上に形成され
て居る。ここで、各ＴＦＴをセルフアライン構造で形成
すると、図３０にＮ型のＴＦＴのオン・オフリーク電流
特性を実線Ｌ１で示し、Ｐ型のＴＦＴのオン・オフリー
ク電流特性を点線Ｌ２で示す様に、オフリーク電流が大
きいと云う問題点が有る。この様にオフリーク電流の大
きなＴＦＴを画素用ＴＦＴとして用いると、表示むらな
どの原因となりやすい。また駆動回路用ＴＦＴでも、オ
フリーク電流が大きいと、無駄な電力消費や誤動作の原
因となりやすい。さらにセルフアライン構造のＴＦＴで
は、図３１（ａ）にＮ型のＴＦＴに於ける耐電圧特性を
実線Ｌ２３で示し、図３１（ｂ）にＰ型のＴＦＴに於け
る耐電圧特性を実線Ｌ２４で示すとおり、ＴＦＴのソー
ス・ドレイン間の耐電圧が十分でない為、チャネル長を
長めに設定せざるを得ない。
【０００３】そこで図２９に示すアクティブマトリクス
基板では、各ＴＦＴをＬＤＤ構造にして有る。（本願で
はこれをＬＤＤ ＴＦＴと略称する事も有る。）このア
クティブマトリクス基板に構成されているＴＦＴはいず
れも、ソース・ドレイン領域１１、１２、２１、２２、
３１、３２の内ゲート電極１５、２５、３５の端部と対
峙する部分が低濃度ソース・ドレイン領域１１１、１２
１、２１１、２２１、３１１、３２１になって居る。こ
の為、図３２にＮ型のＴＦＴのオン・オフリーク電流特
性を実線Ｌ３で示し、Ｐ型のＴＦＴのオン・オフリーク
電流特性を点線Ｌ４で示す様に、オフリーク電流が小さ
い。従って、表示むらやフリッカなどの発生を防止する
と共に、誤動作や無駄な電力消費を抑える事が出来る。
又ＬＤＤ構造のＴＦＴは、図３１（ａ）にＮ型のＴＦＴ
に於ける耐電圧特性を実線Ｌ２１で示し、図３１（ｂ）
にＰ型のＴＦＴに於ける耐電圧特性を実線Ｌ２２で示す
様に、ソース・ドレイン間耐電圧が高いので、チャネル
長を短く出来ると云う利点が有る。
基板では、各ＴＦＴをＬＤＤ構造にして有る。（本願で
はこれをＬＤＤ ＴＦＴと略称する事も有る。）このア
クティブマトリクス基板に構成されているＴＦＴはいず
れも、ソース・ドレイン領域１１、１２、２１、２２、
３１、３２の内ゲート電極１５、２５、３５の端部と対
峙する部分が低濃度ソース・ドレイン領域１１１、１２
１、２１１、２２１、３１１、３２１になって居る。こ
の為、図３２にＮ型のＴＦＴのオン・オフリーク電流特
性を実線Ｌ３で示し、Ｐ型のＴＦＴのオン・オフリーク
電流特性を点線Ｌ４で示す様に、オフリーク電流が小さ
い。従って、表示むらやフリッカなどの発生を防止する
と共に、誤動作や無駄な電力消費を抑える事が出来る。
又ＬＤＤ構造のＴＦＴは、図３１（ａ）にＮ型のＴＦＴ
に於ける耐電圧特性を実線Ｌ２１で示し、図３１（ｂ）
にＰ型のＴＦＴに於ける耐電圧特性を実線Ｌ２２で示す
様に、ソース・ドレイン間耐電圧が高いので、チャネル
長を短く出来ると云う利点が有る。
【０００４】一方、アクティブマトリクス基板に上述し
た半導体装置を適用する場合、液晶セルに於ける電荷の
保持特性を向上する為に、同一の絶縁基板２上に保持容
量４０″を形成する場合もある（図２９参照）。従来こ
の保持容量４０″は、シリコン膜を導電化した低濃度Ｎ
型シリコン膜を下層側電極部４０ｇとして有して居る。
ここで、下層側電極部４０ｇの表面側には、ＴＦＴのゲ
ート絶縁膜１４、２４、３４と同時に形成されたシリコ
ン酸化膜を誘電体膜４４として形成して有る。誘電体膜
４４の表面側には、ＴＦＴのゲート電極１５、２５、３
５と同時形成された専用の容量ラインの一部または前段
の信号線の一部を上層側電極部４５として形成して有
る。
た半導体装置を適用する場合、液晶セルに於ける電荷の
保持特性を向上する為に、同一の絶縁基板２上に保持容
量４０″を形成する場合もある（図２９参照）。従来こ
の保持容量４０″は、シリコン膜を導電化した低濃度Ｎ
型シリコン膜を下層側電極部４０ｇとして有して居る。
ここで、下層側電極部４０ｇの表面側には、ＴＦＴのゲ
ート絶縁膜１４、２４、３４と同時に形成されたシリコ
ン酸化膜を誘電体膜４４として形成して有る。誘電体膜
４４の表面側には、ＴＦＴのゲート電極１５、２５、３
５と同時形成された専用の容量ラインの一部または前段
の信号線の一部を上層側電極部４５として形成して有
る。
【０００５】かかる構造のアクティブマトリクス基板
１″は、従来、以下の方法で製造されて居る。
１″は、従来、以下の方法で製造されて居る。
【０００６】まず、図３３（ａ）に示す様に、絶縁基板
２の表面に形成した島状のシリコン膜１０ａ、２０ａ、
３０ａ、４０ａに対して、ゲート絶縁膜１４、２４、３
４、及び誘電体膜４４を形成した後、約１×１０12ｃｍ
-2のドーズ量でボロンイオンを打ち込む。チャネルドー
プを行なう為で有る（１回目の不純物導入工程）。その
結果、各シリコン膜１０ａ、２０ａ、３０ａ、４０ａは
低濃度Ｐ型となる。これは薄膜トランジスタの閾値電圧
（Ｖｔｈ）を調整する為に行われる。（本願ではこれを
チャンネル・ドープ、Ｃ／Ｄと省略する事も有る。） 次に、図３３（ｂ）に示す様に、各ＴＦＴの形成領域を
レジストマスク１５１で覆う（１回目のマスク形成工
程）。続いて、約３×１０１４ｃｍ-2のドーズ量でリン
イオンを打ち込んで、シリコン膜４０ａをＮ型に反転さ
せて保持容量４０″を形成する為の下層側電極部４０ｇ
とする（２回目の不純物導入工程）。
２の表面に形成した島状のシリコン膜１０ａ、２０ａ、
３０ａ、４０ａに対して、ゲート絶縁膜１４、２４、３
４、及び誘電体膜４４を形成した後、約１×１０12ｃｍ
-2のドーズ量でボロンイオンを打ち込む。チャネルドー
プを行なう為で有る（１回目の不純物導入工程）。その
結果、各シリコン膜１０ａ、２０ａ、３０ａ、４０ａは
低濃度Ｐ型となる。これは薄膜トランジスタの閾値電圧
（Ｖｔｈ）を調整する為に行われる。（本願ではこれを
チャンネル・ドープ、Ｃ／Ｄと省略する事も有る。） 次に、図３３（ｂ）に示す様に、各ＴＦＴの形成領域を
レジストマスク１５１で覆う（１回目のマスク形成工
程）。続いて、約３×１０１４ｃｍ-2のドーズ量でリン
イオンを打ち込んで、シリコン膜４０ａをＮ型に反転さ
せて保持容量４０″を形成する為の下層側電極部４０ｇ
とする（２回目の不純物導入工程）。
【０００７】次に、図３３（ｃ）に示す様に、ゲート電
極１５、２５、３５、及び上層側電極部４５を形成し、
保持容量４０″を形成した後、Ｎ型の画素用ＴＦＴ１
０″及びＮ型の駆動回路用ＴＦＴ２０″の形成領域をレ
ジストマスク１５２で覆う（２回目のマスク形成工
程）。続いて、約２×１０13ｃｍ-2のドーズ量でボロン
イオンを打ち込んで、不純物濃度が約２．１×１０18ｃ
ｍ-3の低濃度Ｐ型のソース・ドレイン領域３１、３２を
形成する（３回目の不純物導入工程）。尚不純物が導入
されなかった部分がチャネル領域３３となる。
極１５、２５、３５、及び上層側電極部４５を形成し、
保持容量４０″を形成した後、Ｎ型の画素用ＴＦＴ１
０″及びＮ型の駆動回路用ＴＦＴ２０″の形成領域をレ
ジストマスク１５２で覆う（２回目のマスク形成工
程）。続いて、約２×１０13ｃｍ-2のドーズ量でボロン
イオンを打ち込んで、不純物濃度が約２．１×１０18ｃ
ｍ-3の低濃度Ｐ型のソース・ドレイン領域３１、３２を
形成する（３回目の不純物導入工程）。尚不純物が導入
されなかった部分がチャネル領域３３となる。
【０００８】次に、図３３（ｄ）に示す様に、Ｐ型の駆
動回路用ＴＦＴ３０″の形成領域をレジストマスク１５
３で覆う（３回目のマスク形成工程）。続いて、約１×
１０13ｃｍ-2のドーズ量でリンイオンを打ち込んで、不
純物濃度が約０．９×１０18ｃｍ-3の低濃度Ｎ型のソー
ス・ドレイン領域１１、１２、２１、２２を形成する
（４回目の不純物導入工程）。
動回路用ＴＦＴ３０″の形成領域をレジストマスク１５
３で覆う（３回目のマスク形成工程）。続いて、約１×
１０13ｃｍ-2のドーズ量でリンイオンを打ち込んで、不
純物濃度が約０．９×１０18ｃｍ-3の低濃度Ｎ型のソー
ス・ドレイン領域１１、１２、２１、２２を形成する
（４回目の不純物導入工程）。
【０００９】次に、図３３（ｅ）に示す様に、Ｎ型の画
素用ＴＦＴ１０″の形成領域、Ｎ型の駆動回路用ＴＦＴ
２０″の形成領域、及び保持容量４０″に加えて、ゲー
ト電極３５をも広めに覆うレジストマスク１５４を形成
する（４回目のマスク形成工程）。続いて、約１×１０
15ｃｍ-2のドーズ量でボロンイオンを打ち込んで、不純
物濃度が約１×１０20ｃｍ-3の高濃度ソース・ドレイン
領域３１２、３２２を形成する（５回目の不純物導入工
程）。この結果、低濃度Ｐ型のソース・ドレイン領域３
１、３２の内、レジストマスク１５４で覆われていた部
分はそのまま不純物濃度が約２．１×１０18ｃｍ-3の低
濃度ソース・ドレイン領域３１１、３２１となる。この
様にして、Ｐ型の駆動回路用ＴＦＴ３０″を形成する。
素用ＴＦＴ１０″の形成領域、Ｎ型の駆動回路用ＴＦＴ
２０″の形成領域、及び保持容量４０″に加えて、ゲー
ト電極３５をも広めに覆うレジストマスク１５４を形成
する（４回目のマスク形成工程）。続いて、約１×１０
15ｃｍ-2のドーズ量でボロンイオンを打ち込んで、不純
物濃度が約１×１０20ｃｍ-3の高濃度ソース・ドレイン
領域３１２、３２２を形成する（５回目の不純物導入工
程）。この結果、低濃度Ｐ型のソース・ドレイン領域３
１、３２の内、レジストマスク１５４で覆われていた部
分はそのまま不純物濃度が約２．１×１０18ｃｍ-3の低
濃度ソース・ドレイン領域３１１、３２１となる。この
様にして、Ｐ型の駆動回路用ＴＦＴ３０″を形成する。
【００１０】次に、図３３（ｆ）に示す様に、Ｐ型の駆
動回路用ＴＦＴ３０″の形成領域に加えて、ゲート電極
１５、２５をも広めに覆うレジストマスク１５５を形成
する（５回目のマスク形成工程）。続いて、約１×１０
15ｃｍ-2のドーズ量でリンイオンを打ち込んで、不純物
濃度が約１×１０20ｃｍ-3の高濃度ソース・ドレイン領
域１１２、１２２、２１２、２２２を形成する（６回目
の不純物導入工程）。低濃度Ｎ型のソース・ドレイン領
域１１、１２、２１、２２の内、レジストマスク１５５
で覆われていた部分はそのまま不純物濃度が約０．９×
１０１８ｃｍ-3の低濃度ソース・ドレイン領域１１１、
１２１、２１１、２２１となる。この様にしてＮ型の画
素用ＴＦＴ１０″及びＮ型の駆動回路用ＴＦＴ２０″を
形成する。
動回路用ＴＦＴ３０″の形成領域に加えて、ゲート電極
１５、２５をも広めに覆うレジストマスク１５５を形成
する（５回目のマスク形成工程）。続いて、約１×１０
15ｃｍ-2のドーズ量でリンイオンを打ち込んで、不純物
濃度が約１×１０20ｃｍ-3の高濃度ソース・ドレイン領
域１１２、１２２、２１２、２２２を形成する（６回目
の不純物導入工程）。低濃度Ｎ型のソース・ドレイン領
域１１、１２、２１、２２の内、レジストマスク１５５
で覆われていた部分はそのまま不純物濃度が約０．９×
１０１８ｃｍ-3の低濃度ソース・ドレイン領域１１１、
１２１、２１１、２２１となる。この様にしてＮ型の画
素用ＴＦＴ１０″及びＮ型の駆動回路用ＴＦＴ２０″を
形成する。
【００１１】以降図２９に示す様に層間絶縁膜４を形成
した後、活性化の為のアニールを行い、しかる後にコン
タクトホールを形成してソース・ドレイン電極１６、１
７、２６、２７、３６、３７を形成すればアクティブマ
トリクス基板１″が完成する。斯様に従来はドナー又は
アクセプター不純物を半導体膜に添加する為だけに５回
のマスク形成工程（レジストマスク１５１〜１５５の形
成）と６回の不純物導入工程とが行われて居た。但し保
持容量４０″を形成しないのであれば、ドナー又はアク
セプター不純物を半導体膜に添加する為だけに４回のマ
スク形成工程（レジストマスク１５２〜１５５の形成）
と、５回の不純物導入工程が行われる事に成る。
した後、活性化の為のアニールを行い、しかる後にコン
タクトホールを形成してソース・ドレイン電極１６、１
７、２６、２７、３６、３７を形成すればアクティブマ
トリクス基板１″が完成する。斯様に従来はドナー又は
アクセプター不純物を半導体膜に添加する為だけに５回
のマスク形成工程（レジストマスク１５１〜１５５の形
成）と６回の不純物導入工程とが行われて居た。但し保
持容量４０″を形成しないのであれば、ドナー又はアク
セプター不純物を半導体膜に添加する為だけに４回のマ
スク形成工程（レジストマスク１５２〜１５５の形成）
と、５回の不純物導入工程が行われる事に成る。
【００１２】
【発明が解決しようとする課題】しかしながらアクティ
ブマトリクス基板の製造コストはマスク形成工程の数
と、不純物導入工程の数とに大きく支配される為、従来
の様にＴＦＴの最適化を図ろうとすると製造工程数が大
幅に増えてしまうと云う問題点が有る。例えば図３３
（ａ）〜（ｆ）を参照して説明した製造方法の様にＬＤ
Ｄ ＴＦＴにてＣＭＯＳ構成を成し、保持容量４０″も
形成する場合には、ドナー又はアクセプター不純物を半
導体膜に添加する為だけに５回のマスク形成工程と６回
の不純物導入工程とが必要に成って居る。これが故アク
ティブマトリクス基板の製造コストが著しく増大すると
の問題点が認められる。この問題点はアクティブマトリ
クス基板に限らず、導電型の異なるＴＦＴを有するその
他の半導体装置やＴＦＴと容量素子の双方を有するその
他の半導体装置でも同様に存在する。
ブマトリクス基板の製造コストはマスク形成工程の数
と、不純物導入工程の数とに大きく支配される為、従来
の様にＴＦＴの最適化を図ろうとすると製造工程数が大
幅に増えてしまうと云う問題点が有る。例えば図３３
（ａ）〜（ｆ）を参照して説明した製造方法の様にＬＤ
Ｄ ＴＦＴにてＣＭＯＳ構成を成し、保持容量４０″も
形成する場合には、ドナー又はアクセプター不純物を半
導体膜に添加する為だけに５回のマスク形成工程と６回
の不純物導入工程とが必要に成って居る。これが故アク
ティブマトリクス基板の製造コストが著しく増大すると
の問題点が認められる。この問題点はアクティブマトリ
クス基板に限らず、導電型の異なるＴＦＴを有するその
他の半導体装置やＴＦＴと容量素子の双方を有するその
他の半導体装置でも同様に存在する。
【００１３】以上の問題点に鑑みて、本発明の課題は駆
動回路内蔵のアクティブマトリクス基板の様に少なくと
もＴＦＴとこのＴＦＴと導電型の異なるＴＦＴ、或いは
容量素子を備えた半導体装置に於いて、最小限の製造工
程数によって各ＴＦＴの電気的特性を向上させた半導体
装置とその製造方法、及びアクティブマトリクス基板を
提供する事に有る。
動回路内蔵のアクティブマトリクス基板の様に少なくと
もＴＦＴとこのＴＦＴと導電型の異なるＴＦＴ、或いは
容量素子を備えた半導体装置に於いて、最小限の製造工
程数によって各ＴＦＴの電気的特性を向上させた半導体
装置とその製造方法、及びアクティブマトリクス基板を
提供する事に有る。
【００１４】
【課題を解決する為の手段】上記課題を解決する為、本
発明では半導体装置を以下の様に構成する。以下に説明
する各発明はいずれも最小限の製造工程数によって、各
ＴＦＴの電気的特性を向上させた半導体装置やその製造
方法を共通の目的と課題とするが、それらを更に分類す
れば、請求項１乃至２６に係る発明と請求項２７乃至４
８に係る発明とに大別される。
発明では半導体装置を以下の様に構成する。以下に説明
する各発明はいずれも最小限の製造工程数によって、各
ＴＦＴの電気的特性を向上させた半導体装置やその製造
方法を共通の目的と課題とするが、それらを更に分類す
れば、請求項１乃至２６に係る発明と請求項２７乃至４
８に係る発明とに大別される。
【００１５】請求項１乃至２６に係る発明は同一基板上
に第一導電型及び第二導電型のＴＦＴを有する半導体装
置、及びそれを適応した液晶表示装置用等のアクティブ
マトリクス基板に関する発明で有る。請求項８乃至１１
と請求項１９乃至２２はこれらの半導体装置の製造方法
に関する発明で有る。
に第一導電型及び第二導電型のＴＦＴを有する半導体装
置、及びそれを適応した液晶表示装置用等のアクティブ
マトリクス基板に関する発明で有る。請求項８乃至１１
と請求項１９乃至２２はこれらの半導体装置の製造方法
に関する発明で有る。
【００１６】これに対して請求項２７乃至３９に係る発
明は同一基板上にＴＦＴと容量素子を有する半導体装
置、及びそれを適応した液晶表示装置用等のアクティブ
マトリクス基板に関する発明で有る。請求項４０乃至４
８に係る発明はこれらの半導体装置の製造方法に関する
発明で有る。
明は同一基板上にＴＦＴと容量素子を有する半導体装
置、及びそれを適応した液晶表示装置用等のアクティブ
マトリクス基板に関する発明で有る。請求項４０乃至４
８に係る発明はこれらの半導体装置の製造方法に関する
発明で有る。
【００１７】［請求項１に係る発明］本発明は第一ゲー
ト電極に第一ゲート絶縁膜を介して対峙する第一チャネ
ル領域と第一導電型高濃度ソース・ドレイン領域を備え
る第一導電型薄膜トランジスタと、第二ゲート電極に第
二ゲート絶縁膜を介して対峙する第二チャネル領域と第
二導電型高濃度ソース・ドレイン領域を備える第二導電
型薄膜トランジスタ、とを有する半導体装置に於いて、
該第一導電型薄膜トランジスタは該第一導電型高濃度ソ
ース・ドレイン領域と該第一チャネル領域の間に第一導
電型低濃度ソース・ドレイン領域を具備するＬＤＤ構造
を成し、該第一チャネル領域は極低濃度の第二導電型不
純物を含み、該第二導電型薄膜トランジスタは該第二導
電型高濃度ソース・ドレイン領域と該第二チャネル領域
の間に該第二チャネル領域と同じ不純物濃度を有するオ
フセット領域を具備するオフセット構造を成し、該第二
チャネル領域は極低濃度の第二導電型不純物を含んで居
る事を特徴とする。
ト電極に第一ゲート絶縁膜を介して対峙する第一チャネ
ル領域と第一導電型高濃度ソース・ドレイン領域を備え
る第一導電型薄膜トランジスタと、第二ゲート電極に第
二ゲート絶縁膜を介して対峙する第二チャネル領域と第
二導電型高濃度ソース・ドレイン領域を備える第二導電
型薄膜トランジスタ、とを有する半導体装置に於いて、
該第一導電型薄膜トランジスタは該第一導電型高濃度ソ
ース・ドレイン領域と該第一チャネル領域の間に第一導
電型低濃度ソース・ドレイン領域を具備するＬＤＤ構造
を成し、該第一チャネル領域は極低濃度の第二導電型不
純物を含み、該第二導電型薄膜トランジスタは該第二導
電型高濃度ソース・ドレイン領域と該第二チャネル領域
の間に該第二チャネル領域と同じ不純物濃度を有するオ
フセット領域を具備するオフセット構造を成し、該第二
チャネル領域は極低濃度の第二導電型不純物を含んで居
る事を特徴とする。
【００１８】この様に構成すると、いずれのＴＦＴもゲ
ート電極の端部に対峙する部分が低濃度領域で有る為オ
フ電流が小さい。又ＴＦＴのソース・ドレイン間に於け
る耐電圧が高いのでチャネル長を短く出来る。従ってオ
ン電流が増加し、更にトランジスタ容量を低減出来るの
で、高速動作が可能になると云う利点も有る。更に第二
導電型の駆動回路用ＴＦＴに於いて、ゲート電極の端部
に対峙する低濃度領域はチャネル領域と同じ不純物濃度
を有するオフセット領域として形成して有る。従って総
てのＴＦＴをＬＤＤ構造で製造する場合よりもマスク形
成工程及び不純物導入工程を其々１回分ずつ少なくする
事が出来る。又極低濃度で導入された第二導電型不純物
はチャネル内ではＶｔｈを調整し、オフセット領域では
低濃度多数キャリアーとして作用する。斯くして最小限
の製造工程数にて各ＴＦＴの電気的特性を最適化した半
導体装置を実現されるので有る。
ート電極の端部に対峙する部分が低濃度領域で有る為オ
フ電流が小さい。又ＴＦＴのソース・ドレイン間に於け
る耐電圧が高いのでチャネル長を短く出来る。従ってオ
ン電流が増加し、更にトランジスタ容量を低減出来るの
で、高速動作が可能になると云う利点も有る。更に第二
導電型の駆動回路用ＴＦＴに於いて、ゲート電極の端部
に対峙する低濃度領域はチャネル領域と同じ不純物濃度
を有するオフセット領域として形成して有る。従って総
てのＴＦＴをＬＤＤ構造で製造する場合よりもマスク形
成工程及び不純物導入工程を其々１回分ずつ少なくする
事が出来る。又極低濃度で導入された第二導電型不純物
はチャネル内ではＶｔｈを調整し、オフセット領域では
低濃度多数キャリアーとして作用する。斯くして最小限
の製造工程数にて各ＴＦＴの電気的特性を最適化した半
導体装置を実現されるので有る。
【００１９】［請求項２に係る発明］本発明は請求項１
に記載する半導体装置に於いて、前記第一導電型薄膜ト
ランジスタのソース・ドレイン電圧をＶDS1、ゲート電
圧をＶGS1、ソース・ドレイン電流をＩDS1とし、前記第
二導電型薄膜トランジスタのソース・ドレイン電圧をＶ
DS2、ゲート電圧をＶGS2、ソース・ドレイン電流をＩDS
2とした時に｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝ＶGS2
＝０の条件下にてＩDS2＞ＩDS1と成る様に、前記第二チ
ャネル領域と前記オフセット領域の第二導電型不純物濃
度が定められて居る事を特徴とする。
に記載する半導体装置に於いて、前記第一導電型薄膜ト
ランジスタのソース・ドレイン電圧をＶDS1、ゲート電
圧をＶGS1、ソース・ドレイン電流をＩDS1とし、前記第
二導電型薄膜トランジスタのソース・ドレイン電圧をＶ
DS2、ゲート電圧をＶGS2、ソース・ドレイン電流をＩDS
2とした時に｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝ＶGS2
＝０の条件下にてＩDS2＞ＩDS1と成る様に、前記第二チ
ャネル領域と前記オフセット領域の第二導電型不純物濃
度が定められて居る事を特徴とする。
【００２０】この様に構成すると、オフセット領域の寄
生抵抗に起因する第二導電型ＴＦＴのオン電流の減少を
最小とし、第一導電型ＴＦＴと第二導電型ＴＦＴのオン
電流やトランジスタ容量を略同等とする事が可能と成
る。従ってこうしたＴＦＴにてＣＭＯＳ回路を構成した
場合、回路は高速で動作し、誤動作も生じにくい。又同
時に回路の構成やレイアウトも簡略化される。（第一導
電型ＴＦＴと第二導電型ＴＦＴのサイズやディメンジョ
ンを同一とし得る為。） ［請求項３に係る発明］本発明は請求項１に記載する半
導体装置に於いて、前記第一導電型薄膜トランジスタの
ソース・ドレイン電圧をＶDS1、ゲート電圧をＶGS1、ソ
ース・ドレイン電流をＩDS1とし、前記第二導電型薄膜
トランジスタのソース・ドレイン電圧をＶDS2、ゲート
電圧をＶGS2、ソース・ドレイン電流をＩDS 2とした時に
｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝ＶGS2の条件下にて
ＩDS2＝ＩDS 1と成る時のゲート電圧が０Ｖから前記第一
導電型薄膜トランジスタがオン状態と成る方向にシフト
して居る様に、前記第二チャネル領域と前記オフセット
領域の第二導電型不純物濃度が定められて居る事を特徴
とする。
生抵抗に起因する第二導電型ＴＦＴのオン電流の減少を
最小とし、第一導電型ＴＦＴと第二導電型ＴＦＴのオン
電流やトランジスタ容量を略同等とする事が可能と成
る。従ってこうしたＴＦＴにてＣＭＯＳ回路を構成した
場合、回路は高速で動作し、誤動作も生じにくい。又同
時に回路の構成やレイアウトも簡略化される。（第一導
電型ＴＦＴと第二導電型ＴＦＴのサイズやディメンジョ
ンを同一とし得る為。） ［請求項３に係る発明］本発明は請求項１に記載する半
導体装置に於いて、前記第一導電型薄膜トランジスタの
ソース・ドレイン電圧をＶDS1、ゲート電圧をＶGS1、ソ
ース・ドレイン電流をＩDS1とし、前記第二導電型薄膜
トランジスタのソース・ドレイン電圧をＶDS2、ゲート
電圧をＶGS2、ソース・ドレイン電流をＩDS 2とした時に
｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝ＶGS2の条件下にて
ＩDS2＝ＩDS 1と成る時のゲート電圧が０Ｖから前記第一
導電型薄膜トランジスタがオン状態と成る方向にシフト
して居る様に、前記第二チャネル領域と前記オフセット
領域の第二導電型不純物濃度が定められて居る事を特徴
とする。
【００２１】この様に構成すると、第二導電型ＴＦＴの
チャネル領域及びオフセット領域に於ける第二導電型の
不純物濃度を最適化するだけで、オフセット構造である
第二導電型のＴＦＴを弱いデプレーション・モードと
し、ＬＤＤ構造で有る第一導電型のＴＦＴを弱いエンハ
ンス・モードとする事が出来る。こうしてオフセット領
域の寄生抵抗に起因する第二導電型ＴＦＴのオン電流の
減少を最小とし、第一導電型ＴＦＴと第二導電型ＴＦＴ
のオン電流やトランジスタ容量を略同等とする事が可能
と成る。従ってこうしたＴＦＴにてＣＭＯＳ回路を構成
した場合、回路は高速で動作し、誤動作も生じにくい。
又同時に回路の構成やレイアウトも簡略化される。（第
一導電型ＴＦＴと第二導電型ＴＦＴのサイズやディメン
ジョンを同一とし得る為。） ［請求項４に係る発明］本発明は請求項１乃至３に記載
する半導体装置に於いて、前記第一チャネル領域が含有
する第二導電型不純物濃度と、前記第二チャネル領域が
含む第二導電型不純物濃度と、前記オフセット領域が含
む第二導電型不純物濃度が総て等しい事を特徴とする。
チャネル領域及びオフセット領域に於ける第二導電型の
不純物濃度を最適化するだけで、オフセット構造である
第二導電型のＴＦＴを弱いデプレーション・モードと
し、ＬＤＤ構造で有る第一導電型のＴＦＴを弱いエンハ
ンス・モードとする事が出来る。こうしてオフセット領
域の寄生抵抗に起因する第二導電型ＴＦＴのオン電流の
減少を最小とし、第一導電型ＴＦＴと第二導電型ＴＦＴ
のオン電流やトランジスタ容量を略同等とする事が可能
と成る。従ってこうしたＴＦＴにてＣＭＯＳ回路を構成
した場合、回路は高速で動作し、誤動作も生じにくい。
又同時に回路の構成やレイアウトも簡略化される。（第
一導電型ＴＦＴと第二導電型ＴＦＴのサイズやディメン
ジョンを同一とし得る為。） ［請求項４に係る発明］本発明は請求項１乃至３に記載
する半導体装置に於いて、前記第一チャネル領域が含有
する第二導電型不純物濃度と、前記第二チャネル領域が
含む第二導電型不純物濃度と、前記オフセット領域が含
む第二導電型不純物濃度が総て等しい事を特徴とする。
【００２２】即ち第二導電型ＴＦＴのチャネル領域に第
二導電型不純物を導入する際に第一導電型のＴＦＴのチ
ャネル領域にも第二導電型不純物を導入し、同時にオフ
セット領域にも第二導電型不純物を導入出来る。それ故
工程数を削減出来る。
二導電型不純物を導入する際に第一導電型のＴＦＴのチ
ャネル領域にも第二導電型不純物を導入し、同時にオフ
セット領域にも第二導電型不純物を導入出来る。それ故
工程数を削減出来る。
【００２３】［請求項５、６に係る発明］本願発明では
第一導電型と第二導電型とは互いに逆導電型で有る事を
意味し、第一導電型をＮ型とした場合には第二導電型は
Ｐ型で有る。逆に第一導電型をＰ型として場合には第二
導電型はＮ型で有る。
第一導電型と第二導電型とは互いに逆導電型で有る事を
意味し、第一導電型をＮ型とした場合には第二導電型は
Ｐ型で有る。逆に第一導電型をＰ型として場合には第二
導電型はＮ型で有る。
【００２４】［請求項７に係る発明］斯様な半導体装置
を適応した液晶表示装置用のアクティブマトリクス基板
では、前記第一導電型及び前記第二導電型薄膜トランジ
スタは駆動回路に於いてＣＭＯＳ回路を構成し、前記第
一導電型及び第二導電型薄膜トランジスタの内の一方の
薄膜トランジスタは画素領域に於いて画素用薄膜トラン
ジスタを構成する。
を適応した液晶表示装置用のアクティブマトリクス基板
では、前記第一導電型及び前記第二導電型薄膜トランジ
スタは駆動回路に於いてＣＭＯＳ回路を構成し、前記第
一導電型及び第二導電型薄膜トランジスタの内の一方の
薄膜トランジスタは画素領域に於いて画素用薄膜トラン
ジスタを構成する。
【００２５】［請求項８に係る発明］本発明は請求項１
に記載する半導体装置の製造方法に於いて、前記第一チ
ャネル領域と前記第二チャネル領域と前記オフセット領
域を形成する為に第二導電型不純物を極低濃度にて半導
体膜に導入する極低濃度第二導電型不純物導入工程と、
前記第一ゲート電極と前記第二ゲート電極を形成するゲ
ート電極形成工程と、前記第一導電型低濃度ソース・ド
レイン領域を形成する為に第一導電型不純物を低濃度に
て半導体膜に導入する低濃度第一導電型不純物導入工程
と、前記第一導電型高濃度ソース・ドレイン領域を形成
する為に第一導電型不純物を高濃度にて半導体膜に導入
する高濃度第一導電型不純物導入工程と、前記第二導電
型高濃度ソース・ドレイン領域を形成する為に第二導電
型不純物を高濃度にて半導体膜に導入する高濃度第二導
電型不純物導入工程とを有し、該極低濃度第二導電型不
純物導入工程は該ゲート電極形成工程前に行われ、該低
濃度第一導電型不純物導入工程は該ゲート電極形成後に
行われる事を特徴とする。
に記載する半導体装置の製造方法に於いて、前記第一チ
ャネル領域と前記第二チャネル領域と前記オフセット領
域を形成する為に第二導電型不純物を極低濃度にて半導
体膜に導入する極低濃度第二導電型不純物導入工程と、
前記第一ゲート電極と前記第二ゲート電極を形成するゲ
ート電極形成工程と、前記第一導電型低濃度ソース・ド
レイン領域を形成する為に第一導電型不純物を低濃度に
て半導体膜に導入する低濃度第一導電型不純物導入工程
と、前記第一導電型高濃度ソース・ドレイン領域を形成
する為に第一導電型不純物を高濃度にて半導体膜に導入
する高濃度第一導電型不純物導入工程と、前記第二導電
型高濃度ソース・ドレイン領域を形成する為に第二導電
型不純物を高濃度にて半導体膜に導入する高濃度第二導
電型不純物導入工程とを有し、該極低濃度第二導電型不
純物導入工程は該ゲート電極形成工程前に行われ、該低
濃度第一導電型不純物導入工程は該ゲート電極形成後に
行われる事を特徴とする。
【００２６】［請求項９に係る発明］本発明に於いて極
低濃度第二導電型不純物導入工程は第二導電型不純物を
極低濃度含むドープト半導体膜を成膜する工程として行
い、この工程を行なった後に半導体膜表面にゲート絶縁
膜を形成する事が有る。
低濃度第二導電型不純物導入工程は第二導電型不純物を
極低濃度含むドープト半導体膜を成膜する工程として行
い、この工程を行なった後に半導体膜表面にゲート絶縁
膜を形成する事が有る。
【００２７】［請求項１０に係る発明］本発明に於いて
極低濃度第二導電型不純物導入工程はこの工程を行なう
以前に形成した半導体膜に対して第二導電型不純物を低
濃度にて導入する工程として行い、この工程を行なった
後に半導体膜表面にゲート絶縁膜を形成する事が有る。
極低濃度第二導電型不純物導入工程はこの工程を行なう
以前に形成した半導体膜に対して第二導電型不純物を低
濃度にて導入する工程として行い、この工程を行なった
後に半導体膜表面にゲート絶縁膜を形成する事が有る。
【００２８】［請求項１１に係る発明］本発明に於いて
極低濃度第二導電型不純物導入工程はこの工程を行なう
以前に形成した半導体膜に対してその表面に形成したゲ
ート絶縁膜を介して第二導電型不純物を極低濃度にて導
入する工程として行う事が有る。
極低濃度第二導電型不純物導入工程はこの工程を行なう
以前に形成した半導体膜に対してその表面に形成したゲ
ート絶縁膜を介して第二導電型不純物を極低濃度にて導
入する工程として行う事が有る。
【００２９】［請求項１２に係る発明］本発明は第一ゲ
ート電極に第一ゲート絶縁膜を介して対峙する第一チャ
ネル領域と第一導電型高濃度ソース・ドレイン領域を備
える第一導電型薄膜トランジスタと、第二ゲート電極に
第二ゲート絶縁膜を介して対峙する第二チャネル領域と
第二導電型高濃度ソース・ドレイン領域を備える第二導
電型薄膜トランジスタ、とを有する半導体装置に於い
て、該第一導電型薄膜トランジスタは該第一導電型高濃
度ソース・ドレイン領域と該第一チャネル領域の間に第
一導電型低濃度ソース・ドレイン領域を具備するＬＤＤ
構造を成し、該第一チャネル領域は極低濃度の第一導電
型不純物を含み、該第二導電型薄膜トランジスタは該第
二導電型高濃度ソース・ドレイン領域と該第二チャネル
領域の間に該第二チャネル領域と同じ不純物濃度を有す
るオフセット領域を具備するオフセット構造を成し、該
第二チャネル領域は極低濃度の第一導電型不純物を含ん
で居る事を特徴とする。
ート電極に第一ゲート絶縁膜を介して対峙する第一チャ
ネル領域と第一導電型高濃度ソース・ドレイン領域を備
える第一導電型薄膜トランジスタと、第二ゲート電極に
第二ゲート絶縁膜を介して対峙する第二チャネル領域と
第二導電型高濃度ソース・ドレイン領域を備える第二導
電型薄膜トランジスタ、とを有する半導体装置に於い
て、該第一導電型薄膜トランジスタは該第一導電型高濃
度ソース・ドレイン領域と該第一チャネル領域の間に第
一導電型低濃度ソース・ドレイン領域を具備するＬＤＤ
構造を成し、該第一チャネル領域は極低濃度の第一導電
型不純物を含み、該第二導電型薄膜トランジスタは該第
二導電型高濃度ソース・ドレイン領域と該第二チャネル
領域の間に該第二チャネル領域と同じ不純物濃度を有す
るオフセット領域を具備するオフセット構造を成し、該
第二チャネル領域は極低濃度の第一導電型不純物を含ん
で居る事を特徴とする。
【００３０】この様に構成すると、いずれのＴＦＴもゲ
ート電極の端部に対峙する部分が低濃度領域で有る為オ
フ電流が小さい。又ＴＦＴのソース・ドレイン間に於け
る耐電圧が高いのでチャネル長を短く出来る。従ってオ
ン電流が増加し、更にトランジスタ容量を低減出来るの
で、高速動作が可能になると云う利点も有る。更に第二
導電型の駆動回路用ＴＦＴに於いて、ゲート電極の端部
に対峙する低濃度領域はチャネル領域と同じ不純物濃度
を有するオフセット領域として形成して有る。従って総
てのＴＦＴをＬＤＤ構造で製造する場合よりもマスク形
成工程及び不純物導入工程を其々１回分ずつ少なくする
事が出来る。又極低濃度で導入された第一導電型不純物
はチャネル内ではＶｔｈを調整し、オフセット領域では
低濃度多数キャリアーとして作用する。斯くして最小限
の製造工程数にて各ＴＦＴの電気的特性を最適化した半
導体装置を実現されるので有る。
ート電極の端部に対峙する部分が低濃度領域で有る為オ
フ電流が小さい。又ＴＦＴのソース・ドレイン間に於け
る耐電圧が高いのでチャネル長を短く出来る。従ってオ
ン電流が増加し、更にトランジスタ容量を低減出来るの
で、高速動作が可能になると云う利点も有る。更に第二
導電型の駆動回路用ＴＦＴに於いて、ゲート電極の端部
に対峙する低濃度領域はチャネル領域と同じ不純物濃度
を有するオフセット領域として形成して有る。従って総
てのＴＦＴをＬＤＤ構造で製造する場合よりもマスク形
成工程及び不純物導入工程を其々１回分ずつ少なくする
事が出来る。又極低濃度で導入された第一導電型不純物
はチャネル内ではＶｔｈを調整し、オフセット領域では
低濃度多数キャリアーとして作用する。斯くして最小限
の製造工程数にて各ＴＦＴの電気的特性を最適化した半
導体装置を実現されるので有る。
【００３１】［請求項１３に係る発明］本発明は請求項
１２に記載する半導体装置に於いて、前記第一導電型薄
膜トランジスタのソース・ドレイン電圧をＶDS1、ゲー
ト電圧をＶGS1、ソース・ドレイン電流をＩDS1とし、前
記第二導電型薄膜トランジスタのソース・ドレイン電圧
をＶDS2、ゲート電圧をＶGS2、ソース・ドレイン電流を
ＩDS2とした時に｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝Ｖ
GS2＝０の条件下にてＩDS2＞ＩDS1と成る様に、前記第
二チャネル領域と前記オフセット領域の第一導電型不純
物濃度が定められて居る事を特徴とする。
１２に記載する半導体装置に於いて、前記第一導電型薄
膜トランジスタのソース・ドレイン電圧をＶDS1、ゲー
ト電圧をＶGS1、ソース・ドレイン電流をＩDS1とし、前
記第二導電型薄膜トランジスタのソース・ドレイン電圧
をＶDS2、ゲート電圧をＶGS2、ソース・ドレイン電流を
ＩDS2とした時に｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝Ｖ
GS2＝０の条件下にてＩDS2＞ＩDS1と成る様に、前記第
二チャネル領域と前記オフセット領域の第一導電型不純
物濃度が定められて居る事を特徴とする。
【００３２】この様に構成すると、オフセット領域の寄
生抵抗に起因する第二導電型ＴＦＴのオン電流の減少を
最小とし、第一導電型ＴＦＴと第二導電型ＴＦＴのオン
電流やトランジスタ容量を略同等とする事が可能と成
る。従ってこうしたＴＦＴにてＣＭＯＳ回路を構成した
場合、回路は高速で動作し、誤動作も生じにくい。又同
時に回路の構成やレイアウトも簡略化される。（第一導
電型ＴＦＴと第二導電型ＴＦＴのサイズやディメンジョ
ンを同一とし得る為。） ［請求項１４に係る発明］本発明は請求項１２に記載す
る半導体装置に於いて、前記第一導電型薄膜トランジス
タのソース・ドレイン電圧をＶDS1、ゲート電圧を
ＶGS1、ソース・ドレイン電流をＩDS1とし、前記第二導
電型薄膜トランジスタのソース・ドレイン電圧を
ＶDS2、ゲート電圧をＶGS2、ソース・ドレイン電流をＩ
DS2とした時に｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝Ｖ
GS2の条件下にてＩDS2＝ＩDS1と成る時のゲート電圧が
０Ｖから前記第一導電型薄膜トランジスタがオン状態と
成る方向にシフトして居る様に、前記第二チャネル領域
と前記オフセット領域の第一導電型不純物濃度が定めら
れて居る事を特徴とする。
生抵抗に起因する第二導電型ＴＦＴのオン電流の減少を
最小とし、第一導電型ＴＦＴと第二導電型ＴＦＴのオン
電流やトランジスタ容量を略同等とする事が可能と成
る。従ってこうしたＴＦＴにてＣＭＯＳ回路を構成した
場合、回路は高速で動作し、誤動作も生じにくい。又同
時に回路の構成やレイアウトも簡略化される。（第一導
電型ＴＦＴと第二導電型ＴＦＴのサイズやディメンジョ
ンを同一とし得る為。） ［請求項１４に係る発明］本発明は請求項１２に記載す
る半導体装置に於いて、前記第一導電型薄膜トランジス
タのソース・ドレイン電圧をＶDS1、ゲート電圧を
ＶGS1、ソース・ドレイン電流をＩDS1とし、前記第二導
電型薄膜トランジスタのソース・ドレイン電圧を
ＶDS2、ゲート電圧をＶGS2、ソース・ドレイン電流をＩ
DS2とした時に｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝Ｖ
GS2の条件下にてＩDS2＝ＩDS1と成る時のゲート電圧が
０Ｖから前記第一導電型薄膜トランジスタがオン状態と
成る方向にシフトして居る様に、前記第二チャネル領域
と前記オフセット領域の第一導電型不純物濃度が定めら
れて居る事を特徴とする。
【００３３】この様に構成すると、第二導電型ＴＦＴの
チャネル領域及びオフセット領域に於ける第一導電型の
不純物濃度を最適化するだけで、オフセット構造である
第二導電型のＴＦＴを弱いデプレーション・モードと
し、ＬＤＤ構造で有る第一導電型のＴＦＴを弱いエンハ
ンス・モードとする事が出来る。こうしてオフセット領
域の寄生抵抗に起因する第二導電型ＴＦＴのオン電流の
減少を最小とし、第一導電型ＴＦＴと第二導電型ＴＦＴ
のオン電流やトランジスタ容量を略同等とする事が可能
と成る。従ってこうしたＴＦＴにてＣＭＯＳ回路を構成
した場合、回路は高速で動作し、誤動作も生じにくい。
又同時に回路の構成やレイアウトも簡略化される。（第
一導電型ＴＦＴと第二導電型ＴＦＴのサイズやディメン
ジョンを同一とし得る為。） ［請求項１５に係る発明］本発明は請求項１２乃至１４
に記載する半導体装置に於いて、前記第一チャネル領域
が含有する第一導電型不純物濃度と、前記第二チャネル
領域が含む第一導電型不純物濃度と、前記オフセット領
域が含む第一導電型不純物濃度が総て等しい事を特徴と
する。
チャネル領域及びオフセット領域に於ける第一導電型の
不純物濃度を最適化するだけで、オフセット構造である
第二導電型のＴＦＴを弱いデプレーション・モードと
し、ＬＤＤ構造で有る第一導電型のＴＦＴを弱いエンハ
ンス・モードとする事が出来る。こうしてオフセット領
域の寄生抵抗に起因する第二導電型ＴＦＴのオン電流の
減少を最小とし、第一導電型ＴＦＴと第二導電型ＴＦＴ
のオン電流やトランジスタ容量を略同等とする事が可能
と成る。従ってこうしたＴＦＴにてＣＭＯＳ回路を構成
した場合、回路は高速で動作し、誤動作も生じにくい。
又同時に回路の構成やレイアウトも簡略化される。（第
一導電型ＴＦＴと第二導電型ＴＦＴのサイズやディメン
ジョンを同一とし得る為。） ［請求項１５に係る発明］本発明は請求項１２乃至１４
に記載する半導体装置に於いて、前記第一チャネル領域
が含有する第一導電型不純物濃度と、前記第二チャネル
領域が含む第一導電型不純物濃度と、前記オフセット領
域が含む第一導電型不純物濃度が総て等しい事を特徴と
する。
【００３４】即ち第二導電型ＴＦＴのチャネル領域に第
一導電型不純物を導入する際に第一導電型のＴＦＴのチ
ャネル領域にも第一導電型不純物を導入し、同時にオフ
セット領域にも第一導電型不純物を導入出来る。それ故
工程数を削減出来る。
一導電型不純物を導入する際に第一導電型のＴＦＴのチ
ャネル領域にも第一導電型不純物を導入し、同時にオフ
セット領域にも第一導電型不純物を導入出来る。それ故
工程数を削減出来る。
【００３５】［請求項１６、１７に係る発明］本願発明
では第一導電型と第二導電型とは互いに逆導電型で有る
事を意味し、第一導電型をＮ型とした場合には第二導電
型はＰ型で有る。逆に第一導電型をＰ型として場合には
第二導電型はＮ型で有る。
では第一導電型と第二導電型とは互いに逆導電型で有る
事を意味し、第一導電型をＮ型とした場合には第二導電
型はＰ型で有る。逆に第一導電型をＰ型として場合には
第二導電型はＮ型で有る。
【００３６】［請求項１８に係る発明］斯様な半導体装
置を適応した液晶表示装置用のアクティブマトリクス基
板では、前記第一導電型及び前記第二導電型薄膜トラン
ジスタは駆動回路に於いてＣＭＯＳ回路を構成し、前記
第一導電型及び第二導電型薄膜トランジスタの内の一方
の薄膜トランジスタは画素領域に於いて画素用薄膜トラ
ンジスタを構成する。
置を適応した液晶表示装置用のアクティブマトリクス基
板では、前記第一導電型及び前記第二導電型薄膜トラン
ジスタは駆動回路に於いてＣＭＯＳ回路を構成し、前記
第一導電型及び第二導電型薄膜トランジスタの内の一方
の薄膜トランジスタは画素領域に於いて画素用薄膜トラ
ンジスタを構成する。
【００３７】［請求項１９に係る発明］本発明は請求項
１２に記載する半導体装置の製造方法に於いて、前記第
一チャネル領域と前記第二チャネル領域と前記オフセッ
ト領域を形成する為に第一導電型不純物を極低濃度にて
半導体膜に導入する極低濃度第一導電型不純物導入工程
と、前記第一ゲート電極と前記第二ゲート電極を形成す
るゲート電極形成工程と、前記第一導電型低濃度ソース
・ドレイン領域を形成する為に第一導電型不純物を低濃
度にて半導体膜に導入する低濃度第一導電型不純物導入
工程と、前記第一導電型高濃度ソース・ドレイン領域を
形成する為に第一導電型不純物を高濃度にて半導体膜に
導入する高濃度第一導電型不純物導入工程と、前記第二
導電型高濃度ソース・ドレイン領域を形成する為に第二
導電型不純物を高濃度にて半導体膜に導入する高濃度第
二導電型不純物導入工程とを有し、該極低濃度第一導電
型不純物導入工程は該ゲート電極形成工程前に行われ、
該低濃度第一導電型不純物導入工程は該ゲート電極形成
後に行われる事を特徴とする。
１２に記載する半導体装置の製造方法に於いて、前記第
一チャネル領域と前記第二チャネル領域と前記オフセッ
ト領域を形成する為に第一導電型不純物を極低濃度にて
半導体膜に導入する極低濃度第一導電型不純物導入工程
と、前記第一ゲート電極と前記第二ゲート電極を形成す
るゲート電極形成工程と、前記第一導電型低濃度ソース
・ドレイン領域を形成する為に第一導電型不純物を低濃
度にて半導体膜に導入する低濃度第一導電型不純物導入
工程と、前記第一導電型高濃度ソース・ドレイン領域を
形成する為に第一導電型不純物を高濃度にて半導体膜に
導入する高濃度第一導電型不純物導入工程と、前記第二
導電型高濃度ソース・ドレイン領域を形成する為に第二
導電型不純物を高濃度にて半導体膜に導入する高濃度第
二導電型不純物導入工程とを有し、該極低濃度第一導電
型不純物導入工程は該ゲート電極形成工程前に行われ、
該低濃度第一導電型不純物導入工程は該ゲート電極形成
後に行われる事を特徴とする。
【００３８】［請求項２０に係る発明］本発明に於いて
極低濃度第一導電型不純物導入工程は第一導電型不純物
を極低濃度含むドープト半導体膜を成膜する工程として
行い、この工程を行なった後に半導体膜表面にゲート絶
縁膜を形成する事が有る。
極低濃度第一導電型不純物導入工程は第一導電型不純物
を極低濃度含むドープト半導体膜を成膜する工程として
行い、この工程を行なった後に半導体膜表面にゲート絶
縁膜を形成する事が有る。
【００３９】［請求項２１に係る発明］本発明に於いて
極低濃度第一導電型不純物導入工程はこの工程を行なう
以前に形成した半導体膜に対して第一導電型不純物を低
濃度にて導入する工程として行い、この工程を行なった
後に半導体膜表面にゲート絶縁膜を形成する事が有る。
極低濃度第一導電型不純物導入工程はこの工程を行なう
以前に形成した半導体膜に対して第一導電型不純物を低
濃度にて導入する工程として行い、この工程を行なった
後に半導体膜表面にゲート絶縁膜を形成する事が有る。
【００４０】［請求項２２に係る発明］本発明に於いて
極低濃度第一導電型不純物導入工程はこの工程を行なう
以前に形成した半導体膜に対してその表面に形成したゲ
ート絶縁膜を介して第一導電型不純物を極低濃度にて導
入する工程として行う事が有る。
極低濃度第一導電型不純物導入工程はこの工程を行なう
以前に形成した半導体膜に対してその表面に形成したゲ
ート絶縁膜を介して第一導電型不純物を極低濃度にて導
入する工程として行う事が有る。
【００４１】［請求項２３に係る発明］本発明は第一ゲ
ート電極に第一ゲート絶縁膜を介して対峙する第一チャ
ネル領域と第一導電型高濃度ソース・ドレイン領域を備
える第一導電型薄膜トランジスタと、第二ゲート電極に
第二ゲート絶縁膜を介して対峙する第二チャネル領域と
第二導電型高濃度ソース・ドレイン領域を備える第二導
電型薄膜トランジスタ、とを有する半導体装置に於い
て、該第一導電型薄膜トランジスタは該第一導電型高濃
度ソース・ドレイン領域と該第一チャネル領域の間に第
一導電型低濃度ソース・ドレイン領域を具備するＬＤＤ
構造を成し、該第一チャネル領域は略真性で有り、該第
二導電型薄膜トランジスタは該第二導電型高濃度ソース
・ドレイン領域と該第二チャネル領域の間に該第二チャ
ネル領域と同じ不純物濃度を有するオフセット領域を具
備するオフセット構造を成し、該第二チャネル領域は略
真性で有る事を特徴とする。
ート電極に第一ゲート絶縁膜を介して対峙する第一チャ
ネル領域と第一導電型高濃度ソース・ドレイン領域を備
える第一導電型薄膜トランジスタと、第二ゲート電極に
第二ゲート絶縁膜を介して対峙する第二チャネル領域と
第二導電型高濃度ソース・ドレイン領域を備える第二導
電型薄膜トランジスタ、とを有する半導体装置に於い
て、該第一導電型薄膜トランジスタは該第一導電型高濃
度ソース・ドレイン領域と該第一チャネル領域の間に第
一導電型低濃度ソース・ドレイン領域を具備するＬＤＤ
構造を成し、該第一チャネル領域は略真性で有り、該第
二導電型薄膜トランジスタは該第二導電型高濃度ソース
・ドレイン領域と該第二チャネル領域の間に該第二チャ
ネル領域と同じ不純物濃度を有するオフセット領域を具
備するオフセット構造を成し、該第二チャネル領域は略
真性で有る事を特徴とする。
【００４２】この様に構成すると、いずれのＴＦＴもゲ
ート電極の端部に対峙する部分が低濃度領域で有る為オ
フ電流が小さい。又ＴＦＴのソース・ドレイン間に於け
る耐電圧が高いのでチャネル長を短く出来る。従ってオ
ン電流が増加し、更にトランジスタ容量を低減出来るの
で、高速動作が可能になると云う利点も有る。更に第二
導電型の駆動回路用ＴＦＴに於いて、ゲート電極の端部
に対峙する半導体はチャネル領域と同じ不純物濃度を有
するオフセット領域として形成して有る。従って総ての
ＴＦＴをＬＤＤ構造で製造する場合よりもマスク形成工
程を一回、不純物導入工程を２回少なくする事が出来
る。斯くして最小限の製造工程数にて各ＴＦＴの電気的
特性を最適化した半導体装置を実現されるので有る。
ート電極の端部に対峙する部分が低濃度領域で有る為オ
フ電流が小さい。又ＴＦＴのソース・ドレイン間に於け
る耐電圧が高いのでチャネル長を短く出来る。従ってオ
ン電流が増加し、更にトランジスタ容量を低減出来るの
で、高速動作が可能になると云う利点も有る。更に第二
導電型の駆動回路用ＴＦＴに於いて、ゲート電極の端部
に対峙する半導体はチャネル領域と同じ不純物濃度を有
するオフセット領域として形成して有る。従って総ての
ＴＦＴをＬＤＤ構造で製造する場合よりもマスク形成工
程を一回、不純物導入工程を２回少なくする事が出来
る。斯くして最小限の製造工程数にて各ＴＦＴの電気的
特性を最適化した半導体装置を実現されるので有る。
【００４３】［請求項２４、２５に係る発明］本願発明
では第一導電型と第二導電型とは互いに逆導電型で有る
事を意味し、第一導電型をＮ型とした場合には第二導電
型はＰ型で有る。逆に第一導電型をＰ型として場合には
第二導電型はＮ型で有る。
では第一導電型と第二導電型とは互いに逆導電型で有る
事を意味し、第一導電型をＮ型とした場合には第二導電
型はＰ型で有る。逆に第一導電型をＰ型として場合には
第二導電型はＮ型で有る。
【００４４】［請求項２６に係る発明］斯様な半導体装
置を適応した液晶表示装置用のアクティブマトリクス基
板では、前記第一導電型及び前記第二導電型薄膜トラン
ジスタは駆動回路に於いてＣＭＯＳ回路を構成し、前記
第一導電型及び第二導電型薄膜トランジスタの内の一方
の薄膜トランジスタは画素領域に於いて画素用薄膜トラ
ンジスタを構成する。
置を適応した液晶表示装置用のアクティブマトリクス基
板では、前記第一導電型及び前記第二導電型薄膜トラン
ジスタは駆動回路に於いてＣＭＯＳ回路を構成し、前記
第一導電型及び第二導電型薄膜トランジスタの内の一方
の薄膜トランジスタは画素領域に於いて画素用薄膜トラ
ンジスタを構成する。
【００４５】［請求項２７に係る発明］本発明はゲート
電極にゲート絶縁膜を介して対峙するチャネル領域と該
チャネル領域に接続するソース・ドレイン領域を備える
薄膜トランジスタ、及び誘電体膜を介して対向する第一
電極部と第二電極部から成る容量素子とを有する半導体
装置に於いて、前記薄膜トランジスタはソース・ドレイ
ン領域がゲート電極の端部にゲート絶縁膜を介して対峙
する低濃度ソース・ドレイン領域及び該低濃度ソース・
ドレイン領域に隣接する高濃度ソース・ドレイン領域を
具備するＬＤＤ構造を成し、前記第一電極部は前記低濃
度ソース・ドレイン領域と導電型が同じで該導電型の不
純物濃度が同等の同一の半導体膜から構成されている事
を特徴とする。
電極にゲート絶縁膜を介して対峙するチャネル領域と該
チャネル領域に接続するソース・ドレイン領域を備える
薄膜トランジスタ、及び誘電体膜を介して対向する第一
電極部と第二電極部から成る容量素子とを有する半導体
装置に於いて、前記薄膜トランジスタはソース・ドレイ
ン領域がゲート電極の端部にゲート絶縁膜を介して対峙
する低濃度ソース・ドレイン領域及び該低濃度ソース・
ドレイン領域に隣接する高濃度ソース・ドレイン領域を
具備するＬＤＤ構造を成し、前記第一電極部は前記低濃
度ソース・ドレイン領域と導電型が同じで該導電型の不
純物濃度が同等の同一の半導体膜から構成されている事
を特徴とする。
【００４６】この様な構成にすると、低濃度ソース・ド
レイン領域と第一電極部を同時に作成する事が可能と化
し、ＬＤＤ ＴＦＴの利点を活かして尚、少ない工程数
で斯様な半導体装置が製造される。
レイン領域と第一電極部を同時に作成する事が可能と化
し、ＬＤＤ ＴＦＴの利点を活かして尚、少ない工程数
で斯様な半導体装置が製造される。
【００４７】［請求項２８に係る発明］本発明はゲート
電極にゲート絶縁膜を介して対峙するチャネル領域と該
チャネル領域に接続するソース・ドレイン領域を備える
薄膜トランジスタ、及び誘電体膜を介して対向する第一
電極部と第二電極部から成る容量素子とを有する半導体
装置に於いて、前記薄膜トランジスタはソース・ドレイ
ン領域がゲート電極の端部にゲート絶縁膜を介して対峙
する低濃度ソース・ドレイン領域及び該低濃度ソース・
ドレイン領域に隣接する高濃度ソース・ドレイン領域を
具備するＬＤＤ構造を成し、前記第一電極部は前記高濃
度ソース・ドレイン領域と導電型が同じで該導電型の不
純物濃度が同等の同一の半導体膜から構成されている事
を特徴とする。
電極にゲート絶縁膜を介して対峙するチャネル領域と該
チャネル領域に接続するソース・ドレイン領域を備える
薄膜トランジスタ、及び誘電体膜を介して対向する第一
電極部と第二電極部から成る容量素子とを有する半導体
装置に於いて、前記薄膜トランジスタはソース・ドレイ
ン領域がゲート電極の端部にゲート絶縁膜を介して対峙
する低濃度ソース・ドレイン領域及び該低濃度ソース・
ドレイン領域に隣接する高濃度ソース・ドレイン領域を
具備するＬＤＤ構造を成し、前記第一電極部は前記高濃
度ソース・ドレイン領域と導電型が同じで該導電型の不
純物濃度が同等の同一の半導体膜から構成されている事
を特徴とする。
【００４８】この様な構成にすると、高濃度ソース・ド
レイン領域と第一電極部を同時に作成する事が可能と化
し、ＬＤＤ ＴＦＴの利点を活かして尚、少ない工程数
で斯様な半導体装置が製造される。更に低濃度ソース・
ドレイン領域をゲート電極に対して自己整合的に作成す
る事が可能と成り、寄生容量の少ない良好なＴＦＴが得
られる。
レイン領域と第一電極部を同時に作成する事が可能と化
し、ＬＤＤ ＴＦＴの利点を活かして尚、少ない工程数
で斯様な半導体装置が製造される。更に低濃度ソース・
ドレイン領域をゲート電極に対して自己整合的に作成す
る事が可能と成り、寄生容量の少ない良好なＴＦＴが得
られる。
【００４９】［請求項２９に係る発明］本発明はゲート
電極にゲート絶縁膜を介して対峙するチャネル領域とド
ナー不純物又はアクセプター不純物を高濃度に含むソー
ス・ドレイン領域を備える薄膜トランジスタ、及び誘電
体膜を介して対向する第一電極部と第二電極部から成る
容量素子とを有する半導体装置に於いて、前記薄膜トラ
ンジスタは該ソース・ドレイン領域端部と該チャンネル
領域端部の間に該チャンネル領域と同等の不純物濃度を
有するオフセット領域を備え、前記第一電極部は前記高
濃度ソース・ドレイン領域と導電型が同じで該導電型の
不純物濃度が同等の同一の半導体膜から構成されている
事を特徴とする。
電極にゲート絶縁膜を介して対峙するチャネル領域とド
ナー不純物又はアクセプター不純物を高濃度に含むソー
ス・ドレイン領域を備える薄膜トランジスタ、及び誘電
体膜を介して対向する第一電極部と第二電極部から成る
容量素子とを有する半導体装置に於いて、前記薄膜トラ
ンジスタは該ソース・ドレイン領域端部と該チャンネル
領域端部の間に該チャンネル領域と同等の不純物濃度を
有するオフセット領域を備え、前記第一電極部は前記高
濃度ソース・ドレイン領域と導電型が同じで該導電型の
不純物濃度が同等の同一の半導体膜から構成されている
事を特徴とする。
【００５０】この様な構成にすると、高濃度ソース・ド
レイン領域と第一電極部を同時に作成する事が可能と化
し、オフセット ＴＦＴの利点を活かして尚、少ない工
程数で斯様な半導体装置が製造される。更に低濃度ソー
ス・ドレイン領域をゲート電極に対して自己整合的に作
成する事が可能と成り、寄生容量の少ない良好なＴＦＴ
が得られる。
レイン領域と第一電極部を同時に作成する事が可能と化
し、オフセット ＴＦＴの利点を活かして尚、少ない工
程数で斯様な半導体装置が製造される。更に低濃度ソー
ス・ドレイン領域をゲート電極に対して自己整合的に作
成する事が可能と成り、寄生容量の少ない良好なＴＦＴ
が得られる。
【００５１】［請求項３０に係る発明］本発明はゲート
電極にゲート絶縁膜を介して対峙するチャネル領域と該
チャネル領域に接続するソース・ドレイン領域を備える
第一導電型及び第二導電型薄膜トランジスタと、誘電体
膜を介して対向する第一電極部と第二電極部から成る容
量素子とを有する半導体装置に於いて、前記第一導電型
及び第二導電型薄膜トランジスタはソース・ドレイン領
域がゲート電極の端部にゲート絶縁膜を介して対峙する
低濃度ソース・ドレイン領域と該低濃度ソース・ドレイ
ン領域に隣接する高濃度ソース・ドレイン領域とを備え
るＬＤＤ構造を成し、前記第一電極部は前記第一導電型
及び第二導電型薄膜トランジスタの前記低濃度ソース・
ドレイン領域と導電型が同じで該導電型の不純物濃度が
同等の同一の半導体膜から構成されている事を特徴とす
る。
電極にゲート絶縁膜を介して対峙するチャネル領域と該
チャネル領域に接続するソース・ドレイン領域を備える
第一導電型及び第二導電型薄膜トランジスタと、誘電体
膜を介して対向する第一電極部と第二電極部から成る容
量素子とを有する半導体装置に於いて、前記第一導電型
及び第二導電型薄膜トランジスタはソース・ドレイン領
域がゲート電極の端部にゲート絶縁膜を介して対峙する
低濃度ソース・ドレイン領域と該低濃度ソース・ドレイ
ン領域に隣接する高濃度ソース・ドレイン領域とを備え
るＬＤＤ構造を成し、前記第一電極部は前記第一導電型
及び第二導電型薄膜トランジスタの前記低濃度ソース・
ドレイン領域と導電型が同じで該導電型の不純物濃度が
同等の同一の半導体膜から構成されている事を特徴とす
る。
【００５２】この様な構成にすると、低濃度ソース・ド
レイン領域と第一電極部を同時に作成する事が可能と化
し、ＬＤＤ ＣＭＯＳ ＴＦＴの利点を活かして尚、少
ない工程数で斯様な半導体装置が製造される。
レイン領域と第一電極部を同時に作成する事が可能と化
し、ＬＤＤ ＣＭＯＳ ＴＦＴの利点を活かして尚、少
ない工程数で斯様な半導体装置が製造される。
【００５３】［請求項３１に係る発明］本発明はゲート
電極にゲート絶縁膜を介して対峙するチャネル領域と該
チャネル領域に接続するソース・ドレイン領域を備える
第一導電型及び第二導電型薄膜トランジスタと、誘電体
膜を介して対向する第一電極部と第二電極部から成る容
量素子とを有する半導体装置に於いて、前記第一導電型
及び第二導電型薄膜トランジスタはソース・ドレイン領
域がゲート電極の端部にゲート絶縁膜を介して対峙する
低濃度ソース・ドレイン領域と該低濃度ソース・ドレイ
ン領域に隣接する高濃度ソース・ドレイン領域とを備え
るＬＤＤ構造を成し、前記第一電極部は前記第一導電型
及び第二導電型薄膜トランジスタの前記高濃度ソース・
ドレイン領域と導電型が同じで該導電型の不純物濃度が
同等の同一の半導体膜から構成されている事を特徴とす
る。
電極にゲート絶縁膜を介して対峙するチャネル領域と該
チャネル領域に接続するソース・ドレイン領域を備える
第一導電型及び第二導電型薄膜トランジスタと、誘電体
膜を介して対向する第一電極部と第二電極部から成る容
量素子とを有する半導体装置に於いて、前記第一導電型
及び第二導電型薄膜トランジスタはソース・ドレイン領
域がゲート電極の端部にゲート絶縁膜を介して対峙する
低濃度ソース・ドレイン領域と該低濃度ソース・ドレイ
ン領域に隣接する高濃度ソース・ドレイン領域とを備え
るＬＤＤ構造を成し、前記第一電極部は前記第一導電型
及び第二導電型薄膜トランジスタの前記高濃度ソース・
ドレイン領域と導電型が同じで該導電型の不純物濃度が
同等の同一の半導体膜から構成されている事を特徴とす
る。
【００５４】この様な構成にすると、高濃度ソース・ド
レイン領域と第一電極部を同時に作成する事が可能と化
し、ＬＤＤ ＣＭＯＳ ＴＦＴの利点を活かして尚、少
ない工程数で斯様な半導体装置が製造される。更に低濃
度ソース・ドレイン領域をゲート電極に対して自己整合
的に作成する事が可能と成り、寄生容量の少ない良好な
ＴＦＴが得られる。
レイン領域と第一電極部を同時に作成する事が可能と化
し、ＬＤＤ ＣＭＯＳ ＴＦＴの利点を活かして尚、少
ない工程数で斯様な半導体装置が製造される。更に低濃
度ソース・ドレイン領域をゲート電極に対して自己整合
的に作成する事が可能と成り、寄生容量の少ない良好な
ＴＦＴが得られる。
【００５５】［請求項３２に係る発明］本発明は請求項
３０に記載に半導体装置に於いて、前記第一電極部は前
記第一導電型薄膜トランジスタの低濃度ソース・ドレイ
ン領域が有する第一導電型不純物と同量の第一導電型不
純物を含有する半導体膜から構成され、該第一導電型薄
膜トランジスタの低濃度ソース・ドレイン領域は第一導
電型不純物と共に該第一導電型不純物量よりも少なく、
且つ前記第二導電型薄膜トランジスタの低濃度ソース・
ドレイン領域と同量の第二導電型不純物を含む事を特徴
とする。
３０に記載に半導体装置に於いて、前記第一電極部は前
記第一導電型薄膜トランジスタの低濃度ソース・ドレイ
ン領域が有する第一導電型不純物と同量の第一導電型不
純物を含有する半導体膜から構成され、該第一導電型薄
膜トランジスタの低濃度ソース・ドレイン領域は第一導
電型不純物と共に該第一導電型不純物量よりも少なく、
且つ前記第二導電型薄膜トランジスタの低濃度ソース・
ドレイン領域と同量の第二導電型不純物を含む事を特徴
とする。
【００５６】この様な構成にすると、ＬＤＤ ＣＭＯＳ
ＴＦＴの利点を活かして尚、フォト工程をさらに一工
程減らす事が出来、より少ない工程数で斯様な半導体装
置が製造される。
ＴＦＴの利点を活かして尚、フォト工程をさらに一工
程減らす事が出来、より少ない工程数で斯様な半導体装
置が製造される。
【００５７】［請求項３３に係る発明］本発明は請求項
３０に記載の半導体装置に於いて、前記第一電極部は前
記第二導電型薄膜トランジスタの低濃度ソース・ドレイ
ン領域が有する第二導電型不純物と同量の第二導電型不
純物を含有する半導体膜から構成され、前記第一導電型
薄膜トランジスタの低濃度ソース・ドレイン領域は第一
導電型不純物と共に該第一導電型不純物量よりも少な
く、且つ前記第二導電型薄膜トランジスタの低濃度ソー
ス・ドレイン領域と同量の第二導電型不純物を含む事を
特徴とする。
３０に記載の半導体装置に於いて、前記第一電極部は前
記第二導電型薄膜トランジスタの低濃度ソース・ドレイ
ン領域が有する第二導電型不純物と同量の第二導電型不
純物を含有する半導体膜から構成され、前記第一導電型
薄膜トランジスタの低濃度ソース・ドレイン領域は第一
導電型不純物と共に該第一導電型不純物量よりも少な
く、且つ前記第二導電型薄膜トランジスタの低濃度ソー
ス・ドレイン領域と同量の第二導電型不純物を含む事を
特徴とする。
【００５８】この様な構成にすると、ＬＤＤ ＣＭＯＳ
ＴＦＴの利点を活かして尚、フォト工程をさらに一工
程減らす事が出来、より少ない工程数で斯様な半導体装
置が製造される。
ＴＦＴの利点を活かして尚、フォト工程をさらに一工
程減らす事が出来、より少ない工程数で斯様な半導体装
置が製造される。
【００５９】［請求項３４に係る発明］本発明は請求項
３１に記載する半導体装置に於いて、前記第一電極部は
前記第一導電型薄膜トランジスタの高濃度ソース・ドレ
イン領域が有する第一導電型不純物と同量の第一導電型
不純物を含有する半導体膜から構成され、該第一導電型
薄膜トランジスタの低濃度ソース・ドレイン領域は第一
導電型不純物と共に該第一導電型不純物量よりも少な
く、且つ前記第二導電型薄膜トランジスタの低濃度ソー
ス・ドレイン領域と同量の第二導電型不純物を含む事を
特徴とする。
３１に記載する半導体装置に於いて、前記第一電極部は
前記第一導電型薄膜トランジスタの高濃度ソース・ドレ
イン領域が有する第一導電型不純物と同量の第一導電型
不純物を含有する半導体膜から構成され、該第一導電型
薄膜トランジスタの低濃度ソース・ドレイン領域は第一
導電型不純物と共に該第一導電型不純物量よりも少な
く、且つ前記第二導電型薄膜トランジスタの低濃度ソー
ス・ドレイン領域と同量の第二導電型不純物を含む事を
特徴とする。
【００６０】この様な構成にすると、ＬＤＤ ＣＭＯＳ
ＴＦＴの利点を活かして尚、フォト工程をさらに一工
程減らす事が出来、より少ない工程数で斯様な半導体装
置が製造される。
ＴＦＴの利点を活かして尚、フォト工程をさらに一工
程減らす事が出来、より少ない工程数で斯様な半導体装
置が製造される。
【００６１】［請求項３５に係る発明］本発明は請求項
３１に記載する半導体装置に於いて、前記第一電極部は
前記第二導電型薄膜トランジスタの高濃度ソース・ドレ
イン領域が有する第二導電型不純物と同量の第二導電型
不純物を含有する半導体膜から構成され、前記第一導電
型薄膜トランジスタの低濃度ソース・ドレイン領域は第
一導電型不純物と共に該第一導電型不純物量よりも少な
く、且つ前記第二導電型薄膜トランジスタの低濃度ソー
ス・ドレイン領域と同量の第二導電型不純物を含む事を
特徴とする。
３１に記載する半導体装置に於いて、前記第一電極部は
前記第二導電型薄膜トランジスタの高濃度ソース・ドレ
イン領域が有する第二導電型不純物と同量の第二導電型
不純物を含有する半導体膜から構成され、前記第一導電
型薄膜トランジスタの低濃度ソース・ドレイン領域は第
一導電型不純物と共に該第一導電型不純物量よりも少な
く、且つ前記第二導電型薄膜トランジスタの低濃度ソー
ス・ドレイン領域と同量の第二導電型不純物を含む事を
特徴とする。
【００６２】この様な構成にすると、ＬＤＤ ＣＭＯＳ
ＴＦＴの利点を活かして尚、フォト工程をさらに一工
程減らす事が出来、より少ない工程数で斯様な半導体装
置が製造される。
ＴＦＴの利点を活かして尚、フォト工程をさらに一工
程減らす事が出来、より少ない工程数で斯様な半導体装
置が製造される。
【００６３】［請求項３６に係る発明］本発明はゲート
電極にゲート絶縁膜を介して対峙するチャネル領域と第
一導電型不純物を高濃度に含む高濃度第一導電型ソース
・ドレイン領域を備える第一導電型薄膜トランジスタ
と、ゲート電極にゲート絶縁膜を介して対峙するチャネ
ル領域と第二導電型不純物を高濃度に含む高濃度第二導
電型ソース・ドレイン領域を備える第二導電型薄膜トラ
ンジスタと、誘電体膜を介して対向する第一電極部と第
二電極部から成る容量素子、とを有する半導体装置に於
いて、前記第一導電型薄膜トランジスタは前記高濃度第
一導電型ソース・ドレイン領域端部と前記チャンネル領
域端部の間に低濃度第一導電型ソース・ドレイン領域を
具備するＬＤＤ構造を成し、前記第二導電型薄膜トラン
ジスタは前記高濃度第二導電型ソース・ドレイン領域端
部と前記チャンネル領域端部の間に該チャンネル領域と
同等の不純物濃度を有するオフセット領域を備え、前記
第一電極部は前記第一導電型薄膜トランジスタの低濃度
第一導電型ソース・ドレイン領域と同量の第一導電型不
純物を含む半導体膜から構成されている事を特徴とす
る。
電極にゲート絶縁膜を介して対峙するチャネル領域と第
一導電型不純物を高濃度に含む高濃度第一導電型ソース
・ドレイン領域を備える第一導電型薄膜トランジスタ
と、ゲート電極にゲート絶縁膜を介して対峙するチャネ
ル領域と第二導電型不純物を高濃度に含む高濃度第二導
電型ソース・ドレイン領域を備える第二導電型薄膜トラ
ンジスタと、誘電体膜を介して対向する第一電極部と第
二電極部から成る容量素子、とを有する半導体装置に於
いて、前記第一導電型薄膜トランジスタは前記高濃度第
一導電型ソース・ドレイン領域端部と前記チャンネル領
域端部の間に低濃度第一導電型ソース・ドレイン領域を
具備するＬＤＤ構造を成し、前記第二導電型薄膜トラン
ジスタは前記高濃度第二導電型ソース・ドレイン領域端
部と前記チャンネル領域端部の間に該チャンネル領域と
同等の不純物濃度を有するオフセット領域を備え、前記
第一電極部は前記第一導電型薄膜トランジスタの低濃度
第一導電型ソース・ドレイン領域と同量の第一導電型不
純物を含む半導体膜から構成されている事を特徴とす
る。
【００６４】この様な構成にすると、ＬＤＤ ＴＦＴと
オフセットＴＦＴの利点を活かして尚、フォト工程をさ
らに一工程減らす事が出来、より少ない工程数で斯様な
半導体装置が製造される。
オフセットＴＦＴの利点を活かして尚、フォト工程をさ
らに一工程減らす事が出来、より少ない工程数で斯様な
半導体装置が製造される。
【００６５】［請求項３７に係る発明］本発明はゲート
電極にゲート絶縁膜を介して対峙するチャネル領域と第
一導電型不純物を高濃度に含む高濃度第一導電型ソース
・ドレイン領域を備える第一導電型薄膜トランジスタ
と、ゲート電極にゲート絶縁膜を介して対峙するチャネ
ル領域と第二導電型不純物を高濃度に含む高濃度第二導
電型ソース・ドレイン領域を備える第二導電型薄膜トラ
ンジスタと、誘電体膜を介して対向する第一電極部と第
二電極部から成る容量素子とを有する半導体装置に於い
て、前記第一導電型薄膜トランジスタは前記高濃度第一
導電型ソース・ドレイン領域端部と前記チャンネル領域
端部の間に低濃度第一導電型ソース・ドレイン領域を具
備するＬＤＤ構造を成し、前記第二導電型薄膜トランジ
スタは前記高濃度第二導電型ソース・ドレイン領域端部
と前記チャンネル領域端部の間に該チャンネル領域と同
等の不純物濃度を有するオフセット領域を備え、前記第
一電極部は前記第一導電型薄膜トランジスタの高濃度第
一導電型ソース・ドレイン領域と同量の第一導電型不純
物を含む半導体膜から構成されている事を特徴とする。
電極にゲート絶縁膜を介して対峙するチャネル領域と第
一導電型不純物を高濃度に含む高濃度第一導電型ソース
・ドレイン領域を備える第一導電型薄膜トランジスタ
と、ゲート電極にゲート絶縁膜を介して対峙するチャネ
ル領域と第二導電型不純物を高濃度に含む高濃度第二導
電型ソース・ドレイン領域を備える第二導電型薄膜トラ
ンジスタと、誘電体膜を介して対向する第一電極部と第
二電極部から成る容量素子とを有する半導体装置に於い
て、前記第一導電型薄膜トランジスタは前記高濃度第一
導電型ソース・ドレイン領域端部と前記チャンネル領域
端部の間に低濃度第一導電型ソース・ドレイン領域を具
備するＬＤＤ構造を成し、前記第二導電型薄膜トランジ
スタは前記高濃度第二導電型ソース・ドレイン領域端部
と前記チャンネル領域端部の間に該チャンネル領域と同
等の不純物濃度を有するオフセット領域を備え、前記第
一電極部は前記第一導電型薄膜トランジスタの高濃度第
一導電型ソース・ドレイン領域と同量の第一導電型不純
物を含む半導体膜から構成されている事を特徴とする。
【００６６】この様な構成にすると、ＬＤＤ ＴＦＴと
オフセットＴＦＴの利点を活かして尚、フォト工程をさ
らに一工程減らす事が出来、より少ない工程数で斯様な
半導体装置が製造される。
オフセットＴＦＴの利点を活かして尚、フォト工程をさ
らに一工程減らす事が出来、より少ない工程数で斯様な
半導体装置が製造される。
【００６７】［請求項３８に係る発明］本発明はゲート
電極にゲート絶縁膜を介して対峙するチャネル領域と第
一導電型不純物を高濃度に含む高濃度第一導電型ソース
・ドレイン領域を備える第一導電型薄膜トランジスタ
と、ゲート電極にゲート絶縁膜を介して対峙するチャネ
ル領域と第二導電型不純物を高濃度に含む高濃度第二導
電型ソース・ドレイン領域を備える第二導電型薄膜トラ
ンジスタと、誘電体膜を介して対向する第一電極部と第
二電極部から成る容量素子とを有する半導体装置に於い
て、前記第一導電型薄膜トランジスタは前記高濃度第一
導電型ソース・ドレイン領域端部と前記チャンネル領域
端部の間に低濃度第一導電型ソース・ドレイン領域を具
備するＬＤＤ構造を成し、前記第二導電型薄膜トランジ
スタは前記高濃度第二導電型ソース・ドレイン領域端部
と前記チャンネル領域端部の間に該チャンネル領域と同
等の不純物濃度を有するオフセット領域を備え、前記第
一電極部は前記第二導電型薄膜トランジスタの高濃度第
二導電型ソース・ドレイン領域と同量の第二導電型不純
物を含む半導体膜から構成されている事を特徴とする。
電極にゲート絶縁膜を介して対峙するチャネル領域と第
一導電型不純物を高濃度に含む高濃度第一導電型ソース
・ドレイン領域を備える第一導電型薄膜トランジスタ
と、ゲート電極にゲート絶縁膜を介して対峙するチャネ
ル領域と第二導電型不純物を高濃度に含む高濃度第二導
電型ソース・ドレイン領域を備える第二導電型薄膜トラ
ンジスタと、誘電体膜を介して対向する第一電極部と第
二電極部から成る容量素子とを有する半導体装置に於い
て、前記第一導電型薄膜トランジスタは前記高濃度第一
導電型ソース・ドレイン領域端部と前記チャンネル領域
端部の間に低濃度第一導電型ソース・ドレイン領域を具
備するＬＤＤ構造を成し、前記第二導電型薄膜トランジ
スタは前記高濃度第二導電型ソース・ドレイン領域端部
と前記チャンネル領域端部の間に該チャンネル領域と同
等の不純物濃度を有するオフセット領域を備え、前記第
一電極部は前記第二導電型薄膜トランジスタの高濃度第
二導電型ソース・ドレイン領域と同量の第二導電型不純
物を含む半導体膜から構成されている事を特徴とする。
【００６８】この様な構成にすると、ＬＤＤ ＴＦＴと
オフセットＴＦＴの利点を活かして尚、フォト工程をさ
らに一工程減らす事が出来、より少ない工程数で斯様な
半導体装置が製造される。
オフセットＴＦＴの利点を活かして尚、フォト工程をさ
らに一工程減らす事が出来、より少ない工程数で斯様な
半導体装置が製造される。
【００６９】［請求項３９に係る発明］本発明は請求項
２７乃至３８のいずれかの項に規定する半導体装置を用
いたアクティブマトリクス基板であって、前記第一導電
型及び前記第二導電型薄膜トランジスタは駆動回路部に
於いてＣＭＯＳ回路を構成し、前記第一導電型及び第二
導電型薄膜トランジスタの内の少なくとも一方の薄膜ト
ランジスタは画素領域に於いて画素用薄膜トランジスタ
を構成し、前記容量素子は前記画素領域に於いて液晶セ
ルに対する保持容量を構成している事を特徴とする。
２７乃至３８のいずれかの項に規定する半導体装置を用
いたアクティブマトリクス基板であって、前記第一導電
型及び前記第二導電型薄膜トランジスタは駆動回路部に
於いてＣＭＯＳ回路を構成し、前記第一導電型及び第二
導電型薄膜トランジスタの内の少なくとも一方の薄膜ト
ランジスタは画素領域に於いて画素用薄膜トランジスタ
を構成し、前記容量素子は前記画素領域に於いて液晶セ
ルに対する保持容量を構成している事を特徴とする。
【００７０】［請求項４０に係る発明］本発明はゲート
電極とゲート絶縁膜とチャネル領域と該チャネル領域に
低濃度ソース・ドレイン領域を介して導電接続する高濃
度ソース・ドレイン領域とを具備するＬＤＤ型薄膜トラ
ンジスタと、誘電体膜を介して対向する第一電極部と第
二電極部から成る容量素子を有する半導体装置の製造方
法に於いて、少なくとも該チャンネル領域と該低濃度ソ
ース・ドレイン領域と該第一電極部を構成する半導体膜
を形成する第一工程と、該半導体膜の一部に低濃度にて
ドナー又はアクセプターと成る不純物を導入して該低濃
度ソース・ドレイン領域と該第一電極部を形成する第二
工程と、該第二工程終了後にゲート電極と第二電極部を
形成する第三工程とを含む事を特徴とする。
電極とゲート絶縁膜とチャネル領域と該チャネル領域に
低濃度ソース・ドレイン領域を介して導電接続する高濃
度ソース・ドレイン領域とを具備するＬＤＤ型薄膜トラ
ンジスタと、誘電体膜を介して対向する第一電極部と第
二電極部から成る容量素子を有する半導体装置の製造方
法に於いて、少なくとも該チャンネル領域と該低濃度ソ
ース・ドレイン領域と該第一電極部を構成する半導体膜
を形成する第一工程と、該半導体膜の一部に低濃度にて
ドナー又はアクセプターと成る不純物を導入して該低濃
度ソース・ドレイン領域と該第一電極部を形成する第二
工程と、該第二工程終了後にゲート電極と第二電極部を
形成する第三工程とを含む事を特徴とする。
【００７１】［請求項４１に係る発明］本発明はゲート
電極とゲート絶縁膜とチャネル領域と該チャネル領域に
低濃度ソース・ドレイン領域を介して導電接続する高濃
度ソース・ドレイン領域とを具備するＬＤＤ型薄膜トラ
ンジスタと、誘電体膜を介して対向する第一電極部と第
二電極部から成る容量素子を有する半導体装置の製造方
法に於いて、少なくとも該チャンネル領域と該高濃度ソ
ース・ドレイン領域と該第一電極部を構成する半導体膜
を形成する第一工程と、該半導体膜の一部に高濃度にて
ドナー又はアクセプターと成る不純物を導入して該高濃
度ソース・ドレイン領域と該第一電極部を形成する第二
工程と、該第二工程終了後にゲート電極と第二電極部を
形成する第三工程とを含む事を特徴とする。
電極とゲート絶縁膜とチャネル領域と該チャネル領域に
低濃度ソース・ドレイン領域を介して導電接続する高濃
度ソース・ドレイン領域とを具備するＬＤＤ型薄膜トラ
ンジスタと、誘電体膜を介して対向する第一電極部と第
二電極部から成る容量素子を有する半導体装置の製造方
法に於いて、少なくとも該チャンネル領域と該高濃度ソ
ース・ドレイン領域と該第一電極部を構成する半導体膜
を形成する第一工程と、該半導体膜の一部に高濃度にて
ドナー又はアクセプターと成る不純物を導入して該高濃
度ソース・ドレイン領域と該第一電極部を形成する第二
工程と、該第二工程終了後にゲート電極と第二電極部を
形成する第三工程とを含む事を特徴とする。
【００７２】［請求項４２に係る発明］本発明はゲート
電極とゲート絶縁膜とチャネル領域と該チャネル領域と
同量の不純物を含むオフセット領域と該オフセット領域
を介して該チャネル領域に導電接続する高濃度ソース・
ドレイン領域とを具備するオフセット型薄膜トランジス
タと、誘電体膜を介して対向する第一電極部と第二電極
部から成る容量素子を有する半導体装置の製造方法に於
いて、少なくとも該チャンネル領域と該高濃度ソース・
ドレイン領域と該第一電極部を構成する半導体膜を形成
する第一工程と、該半導体膜の一部に高濃度にてドナー
又はアクセプターと成る不純物を導入して該高濃度ソー
ス・ドレイン領域と該第一電極部を形成する第二工程
と、該第二工程終了後にゲート電極と第二電極部を形成
する第三工程とを含む事を特徴とする。
電極とゲート絶縁膜とチャネル領域と該チャネル領域と
同量の不純物を含むオフセット領域と該オフセット領域
を介して該チャネル領域に導電接続する高濃度ソース・
ドレイン領域とを具備するオフセット型薄膜トランジス
タと、誘電体膜を介して対向する第一電極部と第二電極
部から成る容量素子を有する半導体装置の製造方法に於
いて、少なくとも該チャンネル領域と該高濃度ソース・
ドレイン領域と該第一電極部を構成する半導体膜を形成
する第一工程と、該半導体膜の一部に高濃度にてドナー
又はアクセプターと成る不純物を導入して該高濃度ソー
ス・ドレイン領域と該第一電極部を形成する第二工程
と、該第二工程終了後にゲート電極と第二電極部を形成
する第三工程とを含む事を特徴とする。
【００７３】［請求項４３に係る発明］本発明はゲート
電極とゲート絶縁膜とチャネル領域と該チャネル領域に
低濃度第一導電型ソース・ドレイン領域を介して導電接
続する高濃度第一導電型ソース・ドレイン領域とを具備
するＬＤＤ型第一導電型薄膜トランジスタと、ゲート電
極とゲート絶縁膜とチャネル領域と該チャネル領域に低
濃度第二導電型ソース・ドレイン領域を介して導電接続
する高濃度第二導電型ソース・ドレイン領域とを具備す
るＬＤＤ型第二導電型薄膜トランジスタと、誘電体膜を
介して対向する第一電極部と第二電極部から成る容量素
子を有する半導体装置の製造方法に於いて、少なくとも
該ＬＤＤ型第一導電型薄膜トランジスタのチャンネル領
域と低濃度第一導電型ソース・ドレイン領域と、該ＬＤ
Ｄ型第二導電型薄膜トランジスタのチャンネル領域と、
該第一電極部を構成する半導体膜を形成する第一工程
と、該半導体膜の一部に低濃度にて第一導電型不純物を
導入して該低濃度第一導電型ソース・ドレイン領域と該
第一電極部を形成する第二工程と、該第二工程終了後に
ゲート電極と第二電極部を形成する第三工程とを含む事
を特徴とする。
電極とゲート絶縁膜とチャネル領域と該チャネル領域に
低濃度第一導電型ソース・ドレイン領域を介して導電接
続する高濃度第一導電型ソース・ドレイン領域とを具備
するＬＤＤ型第一導電型薄膜トランジスタと、ゲート電
極とゲート絶縁膜とチャネル領域と該チャネル領域に低
濃度第二導電型ソース・ドレイン領域を介して導電接続
する高濃度第二導電型ソース・ドレイン領域とを具備す
るＬＤＤ型第二導電型薄膜トランジスタと、誘電体膜を
介して対向する第一電極部と第二電極部から成る容量素
子を有する半導体装置の製造方法に於いて、少なくとも
該ＬＤＤ型第一導電型薄膜トランジスタのチャンネル領
域と低濃度第一導電型ソース・ドレイン領域と、該ＬＤ
Ｄ型第二導電型薄膜トランジスタのチャンネル領域と、
該第一電極部を構成する半導体膜を形成する第一工程
と、該半導体膜の一部に低濃度にて第一導電型不純物を
導入して該低濃度第一導電型ソース・ドレイン領域と該
第一電極部を形成する第二工程と、該第二工程終了後に
ゲート電極と第二電極部を形成する第三工程とを含む事
を特徴とする。
【００７４】［請求項４４に係る発明］本発明はゲート
電極とゲート絶縁膜とチャネル領域と該チャネル領域に
低濃度第一導電型ソース・ドレイン領域を介して導電接
続する高濃度第一導電型ソース・ドレイン領域とを具備
するＬＤＤ型第一導電型薄膜トランジスタと、ゲート電
極とゲート絶縁膜とチャネル領域と該チャネル領域に低
濃度第二導電型ソース・ドレイン領域を介して導電接続
する高濃度第二導電型ソース・ドレイン領域とを具備す
るＬＤＤ型第二導電型薄膜トランジスタと、誘電体膜を
介して対向する第一電極部と第二電極部から成る容量素
子を有する半導体装置の製造方法に於いて、少なくとも
該ＬＤＤ型第一導電型薄膜トランジスタのチャンネル領
域と高濃度第一導電型ソース・ドレイン領域と、該ＬＤ
Ｄ型第二導電型薄膜トランジスタのチャンネル領域と、
該第一電極部を構成する半導体膜を形成する第一工程
と、該半導体膜の一部に高濃度にて第一導電型不純物を
導入して該高濃度第一導電型ソース・ドレイン領域と該
第一電極部を形成する第二工程と、該第二工程終了後に
ゲート電極と第二電極部を形成する第三工程とを含む事
を特徴とする。
電極とゲート絶縁膜とチャネル領域と該チャネル領域に
低濃度第一導電型ソース・ドレイン領域を介して導電接
続する高濃度第一導電型ソース・ドレイン領域とを具備
するＬＤＤ型第一導電型薄膜トランジスタと、ゲート電
極とゲート絶縁膜とチャネル領域と該チャネル領域に低
濃度第二導電型ソース・ドレイン領域を介して導電接続
する高濃度第二導電型ソース・ドレイン領域とを具備す
るＬＤＤ型第二導電型薄膜トランジスタと、誘電体膜を
介して対向する第一電極部と第二電極部から成る容量素
子を有する半導体装置の製造方法に於いて、少なくとも
該ＬＤＤ型第一導電型薄膜トランジスタのチャンネル領
域と高濃度第一導電型ソース・ドレイン領域と、該ＬＤ
Ｄ型第二導電型薄膜トランジスタのチャンネル領域と、
該第一電極部を構成する半導体膜を形成する第一工程
と、該半導体膜の一部に高濃度にて第一導電型不純物を
導入して該高濃度第一導電型ソース・ドレイン領域と該
第一電極部を形成する第二工程と、該第二工程終了後に
ゲート電極と第二電極部を形成する第三工程とを含む事
を特徴とする。
【００７５】［請求項４５に係る発明］本発明は請求項
４３乃至４４に記載した半導体装置の製造方法に於い
て、前記ＬＤＤ型第一導電型薄膜トランジスタの低濃度
第一導電型ソース・ドレイン領域を形成する為に第一導
電型不純物を低濃度にて該半導体膜に導入する低濃度第
一導電型不純物導入工程、又は前記ＬＤＤ型第二導電型
薄膜トランジスタの低濃度第二導電型ソース・ドレイン
領域を形成する為に第二導電型不純物を低濃度にて該半
導体膜に導入する低濃度第二導電型不純物導入工程の一
方の低濃度不純物導入工程をマスクを形成せずに行い、
該第一導電型不純物と該第二導電型不純物の双方の不純
物が導入される領域の導電型及び実質的な不純物濃度に
ついては、該第一導電型不純物と該第二導電型不純物の
導入量の差によって規定する事を特徴とする。
４３乃至４４に記載した半導体装置の製造方法に於い
て、前記ＬＤＤ型第一導電型薄膜トランジスタの低濃度
第一導電型ソース・ドレイン領域を形成する為に第一導
電型不純物を低濃度にて該半導体膜に導入する低濃度第
一導電型不純物導入工程、又は前記ＬＤＤ型第二導電型
薄膜トランジスタの低濃度第二導電型ソース・ドレイン
領域を形成する為に第二導電型不純物を低濃度にて該半
導体膜に導入する低濃度第二導電型不純物導入工程の一
方の低濃度不純物導入工程をマスクを形成せずに行い、
該第一導電型不純物と該第二導電型不純物の双方の不純
物が導入される領域の導電型及び実質的な不純物濃度に
ついては、該第一導電型不純物と該第二導電型不純物の
導入量の差によって規定する事を特徴とする。
【００７６】［請求項４６に係る発明］本発明はゲート
電極とゲート絶縁膜と第一チャネル領域と該第一チャネ
ル領域に低濃度第一導電型ソース・ドレイン領域を介し
て導電接続する高濃度第一導電型ソース・ドレイン領域
とを具備するＬＤＤ型第一導電型薄膜トランジスタと、
ゲート電極とゲート絶縁膜と第二チャネル領域と高濃度
第二導電型ソース・ドレイン領域、及び該第二チャネル
領域端と該高濃度第二導電型ソース・ドレイン領域端と
の間に該第二チャネル領域と同じ不純物濃度を有するオ
フセット領域を具備するオフセット型第二導電型薄膜ト
ランジスタと、誘電体膜を介して対向する第一電極部と
第二電極部から成る容量素子、とを有する半導体装置の
製造方法に於いて、少なくとも該第一チャンネル領域と
該低濃度第一導電型ソース・ドレイン領域と該第二チャ
ンネル領域と該第一電極部を構成する半導体膜を形成す
る第一工程と、該半導体膜の一部に低濃度にて第一導電
型不純物を導入して該低濃度第一導電型ソース・ドレイ
ン領域と該第一電極部を形成する第二工程と、該第二工
程終了後にゲート電極と第二電極部を形成する第三工程
とを含む事を特徴とする。
電極とゲート絶縁膜と第一チャネル領域と該第一チャネ
ル領域に低濃度第一導電型ソース・ドレイン領域を介し
て導電接続する高濃度第一導電型ソース・ドレイン領域
とを具備するＬＤＤ型第一導電型薄膜トランジスタと、
ゲート電極とゲート絶縁膜と第二チャネル領域と高濃度
第二導電型ソース・ドレイン領域、及び該第二チャネル
領域端と該高濃度第二導電型ソース・ドレイン領域端と
の間に該第二チャネル領域と同じ不純物濃度を有するオ
フセット領域を具備するオフセット型第二導電型薄膜ト
ランジスタと、誘電体膜を介して対向する第一電極部と
第二電極部から成る容量素子、とを有する半導体装置の
製造方法に於いて、少なくとも該第一チャンネル領域と
該低濃度第一導電型ソース・ドレイン領域と該第二チャ
ンネル領域と該第一電極部を構成する半導体膜を形成す
る第一工程と、該半導体膜の一部に低濃度にて第一導電
型不純物を導入して該低濃度第一導電型ソース・ドレイ
ン領域と該第一電極部を形成する第二工程と、該第二工
程終了後にゲート電極と第二電極部を形成する第三工程
とを含む事を特徴とする。
【００７７】［請求項４７に係る発明］本発明はゲート
電極とゲート絶縁膜と第一チャネル領域と該第一チャネ
ル領域に低濃度第一導電型ソース・ドレイン領域を介し
て導電接続する高濃度第一導電型ソース・ドレイン領域
とを具備するＬＤＤ型第一導電型薄膜トランジスタと、
ゲート電極とゲート絶縁膜と第二チャネル領域と高濃度
第二導電型ソース・ドレイン領域、及び該第二チャネル
領域端と該高濃度第二導電型ソース・ドレイン領域端と
の間に該第二チャネル領域と同じ不純物濃度を有するオ
フセット領域を具備するオフセット型第二導電型薄膜ト
ランジスタと、誘電体膜を介して対向する第一電極部と
第二電極部から成る容量素子、とを有する半導体装置の
製造方法に於いて、少なくとも該第一チャンネル領域と
該高濃度第一導電型ソース・ドレイン領域と該第二チャ
ンネル領域と該第一電極部を構成する半導体膜を形成す
る第一工程と、該半導体膜の一部に高濃度にて第一導電
型不純物を導入して該高濃度第一導電型ソース・ドレイ
ン領域と該第一電極部を形成する第二工程と、該第二工
程終了後にゲート電極と第二電極部を形成する第三工程
とを含む事を特徴とする。
電極とゲート絶縁膜と第一チャネル領域と該第一チャネ
ル領域に低濃度第一導電型ソース・ドレイン領域を介し
て導電接続する高濃度第一導電型ソース・ドレイン領域
とを具備するＬＤＤ型第一導電型薄膜トランジスタと、
ゲート電極とゲート絶縁膜と第二チャネル領域と高濃度
第二導電型ソース・ドレイン領域、及び該第二チャネル
領域端と該高濃度第二導電型ソース・ドレイン領域端と
の間に該第二チャネル領域と同じ不純物濃度を有するオ
フセット領域を具備するオフセット型第二導電型薄膜ト
ランジスタと、誘電体膜を介して対向する第一電極部と
第二電極部から成る容量素子、とを有する半導体装置の
製造方法に於いて、少なくとも該第一チャンネル領域と
該高濃度第一導電型ソース・ドレイン領域と該第二チャ
ンネル領域と該第一電極部を構成する半導体膜を形成す
る第一工程と、該半導体膜の一部に高濃度にて第一導電
型不純物を導入して該高濃度第一導電型ソース・ドレイ
ン領域と該第一電極部を形成する第二工程と、該第二工
程終了後にゲート電極と第二電極部を形成する第三工程
とを含む事を特徴とする。
【００７８】［請求項４８に係る発明］本発明はゲート
電極とゲート絶縁膜と第一チャネル領域と該第一チャネ
ル領域に低濃度第一導電型ソース・ドレイン領域を介し
て導電接続する高濃度第一導電型ソース・ドレイン領域
とを具備するＬＤＤ型第一導電型薄膜トランジスタと、
ゲート電極とゲート絶縁膜と第二チャネル領域と高濃度
第二導電型ソース・ドレイン領域、及び該第二チャネル
領域端と該高濃度第二導電型ソース・ドレイン領域端と
の間に該第二チャネル領域と同じ不純物濃度を有するオ
フセット領域を具備するオフセット型第二導電型薄膜ト
ランジスタと、誘電体膜を介して対向する第一電極部と
第二電極部から成る容量素子、とを有する半導体装置の
製造方法に於いて、少なくとも該第一チャンネル領域と
該第二チャンネル領域と該高濃度第二導電型ソース・ド
レイン領域と該第一電極部を構成する半導体膜を形成す
る第一工程と、該半導体膜の一部に高濃度にて第二導電
型不純物を導入して該高濃度第二導電型ソース・ドレイ
ン領域と該第一電極部を形成する第二工程と、該第二工
程終了後にゲート電極と第二電極部を形成する第三工程
とを含む事を特徴とする。
電極とゲート絶縁膜と第一チャネル領域と該第一チャネ
ル領域に低濃度第一導電型ソース・ドレイン領域を介し
て導電接続する高濃度第一導電型ソース・ドレイン領域
とを具備するＬＤＤ型第一導電型薄膜トランジスタと、
ゲート電極とゲート絶縁膜と第二チャネル領域と高濃度
第二導電型ソース・ドレイン領域、及び該第二チャネル
領域端と該高濃度第二導電型ソース・ドレイン領域端と
の間に該第二チャネル領域と同じ不純物濃度を有するオ
フセット領域を具備するオフセット型第二導電型薄膜ト
ランジスタと、誘電体膜を介して対向する第一電極部と
第二電極部から成る容量素子、とを有する半導体装置の
製造方法に於いて、少なくとも該第一チャンネル領域と
該第二チャンネル領域と該高濃度第二導電型ソース・ド
レイン領域と該第一電極部を構成する半導体膜を形成す
る第一工程と、該半導体膜の一部に高濃度にて第二導電
型不純物を導入して該高濃度第二導電型ソース・ドレイ
ン領域と該第一電極部を形成する第二工程と、該第二工
程終了後にゲート電極と第二電極部を形成する第三工程
とを含む事を特徴とする。
【００７９】
【発明の実施の形態】図面を参照して本発明の実施例を
説明する。尚以下に説明するいずれの実施例も本発明に
係る半導体装置を液晶表示装置に於ける駆動回路内蔵型
のアクティブマトリクス基板に適用した例で説明する。
但し本発明の半導体装置はアクティブマトリクス基板の
他にもＬＳＩやセラミック基板上に構成された半導体装
置にも適用出来る。又以下に説明するいずれのアクティ
ブマトリクス基板もＴＦＴ等の基本的な構造が図２９に
示したアクティブマトリクス基板と略同じで有る為、以
下の説明では対応する機能を有する部分には同じ符号を
付して有る。又本例では第一導電型をＮ型とし、第二導
電型をＰ型として説明して有るが、無論第一導電型をＰ
型とし、第二導電型をＮ型としても良い。
説明する。尚以下に説明するいずれの実施例も本発明に
係る半導体装置を液晶表示装置に於ける駆動回路内蔵型
のアクティブマトリクス基板に適用した例で説明する。
但し本発明の半導体装置はアクティブマトリクス基板の
他にもＬＳＩやセラミック基板上に構成された半導体装
置にも適用出来る。又以下に説明するいずれのアクティ
ブマトリクス基板もＴＦＴ等の基本的な構造が図２９に
示したアクティブマトリクス基板と略同じで有る為、以
下の説明では対応する機能を有する部分には同じ符号を
付して有る。又本例では第一導電型をＮ型とし、第二導
電型をＰ型として説明して有るが、無論第一導電型をＰ
型とし、第二導電型をＮ型としても良い。
【００８０】各実施例はいずれも最小限の製造工程数に
よって、各ＴＦＴの電気的特性を向上させた半導体装置
とその製造方法を開示するもので有るが、それらを分類
するとすると、実施例１乃至２のグループと実施例３乃
至１６のグループに大別出来る。
よって、各ＴＦＴの電気的特性を向上させた半導体装置
とその製造方法を開示するもので有るが、それらを分類
するとすると、実施例１乃至２のグループと実施例３乃
至１６のグループに大別出来る。
【００８１】実施例１乃至２は、請求項１乃至２６に係
る発明に対応する。即ち同一基板上に第一導電型及び第
二導電型のＴＦＴを有する構成をベースとして居る。こ
れに対して実施例３乃至１６は請求項２７乃至４８に係
る発明に対応する。即ち同一基板上にＴＦＴと容量素子
とを有する構成をベースとして居る。
る発明に対応する。即ち同一基板上に第一導電型及び第
二導電型のＴＦＴを有する構成をベースとして居る。こ
れに対して実施例３乃至１６は請求項２７乃至４８に係
る発明に対応する。即ち同一基板上にＴＦＴと容量素子
とを有する構成をベースとして居る。
【００８２】［実施例１］ （アクテティブマトリクス基板の構成）図１は、本発明
に係る半導体装置を液晶表示装置に於ける駆動回路内蔵
型のアクティブマトリクス基板に適用した時の構造を模
式的に示す断面図で有る。
に係る半導体装置を液晶表示装置に於ける駆動回路内蔵
型のアクティブマトリクス基板に適用した時の構造を模
式的に示す断面図で有る。
【００８３】図１に於いて、アクティブマトリクス基板
１の基体たる絶縁基板２の表面側には３つタイプのＴＦ
Ｔが形成され、その内、右側に表されているのは第一導
電型の画素用ＴＦＴ１０（第一導電型ＴＦＴ）で有り、
中央に表されているのは第一導電型の駆動回路用ＴＦＴ
２０（第一導電型ＴＦＴ）で有り、左側に表されている
のは第二導電型の駆動回路用ＴＦＴ３０′（第二導電型
ＴＦＴ）で有る。これらのＴＦＴの内、第一導電型の駆
動回路用ＴＦＴ２０と第二導電型の駆動回路用ＴＦＴ３
０′は、ＣＭＯＳ回路として駆動回路のインバータなど
を構成して居る。即ち図１に示すアクティブマトリクス
基板１は、第一導電型のＴＦＴと第二導電型のＴＦＴと
を有する半導体装置となって居る。
１の基体たる絶縁基板２の表面側には３つタイプのＴＦ
Ｔが形成され、その内、右側に表されているのは第一導
電型の画素用ＴＦＴ１０（第一導電型ＴＦＴ）で有り、
中央に表されているのは第一導電型の駆動回路用ＴＦＴ
２０（第一導電型ＴＦＴ）で有り、左側に表されている
のは第二導電型の駆動回路用ＴＦＴ３０′（第二導電型
ＴＦＴ）で有る。これらのＴＦＴの内、第一導電型の駆
動回路用ＴＦＴ２０と第二導電型の駆動回路用ＴＦＴ３
０′は、ＣＭＯＳ回路として駆動回路のインバータなど
を構成して居る。即ち図１に示すアクティブマトリクス
基板１は、第一導電型のＴＦＴと第二導電型のＴＦＴと
を有する半導体装置となって居る。
【００８４】図２（ａ）に示す様に、液晶表示装置は、
そのアクティブマトリクス基板上に信号線９０及び走査
線９１で区画形成された画素領域を有し、そこには、画
素用ＴＦＴ９２を介して画像信号が入力される液晶セル
の液晶容量９４が存在する。又信号線９０に対しては、
シフトレジスタ８４、レベルシフタ８５、ビデオライン
８７、アナログスイッチ８６を備えるデータドライバ部
８２がアクティブマトリクス基板上に形成されて居る。
走査線９１に対しては、シフトレジスタ８８及びレベル
シフタ８９を備える走査ドライバ部８３がアクティブマ
トリクス基板上に形成されて居る。尚画素領域には前段
の走査線との間に保持容量４０も形成されて居る。ここ
で、駆動回路用のＴＦＴは、シフトレジスタをはじめ、
レベルシフタやアナログスイッチなどに用いられている
が、シフトレジスタを例に説明する。シフトレジスタ８
４、８８では、図２（ｂ）に２段のインバータを示す様
に、第一導電型のＴＦＴｎ１、ｎ２と、第二導電型のＴ
ＦＴｐ１、ｐ２とによって其々ＣＭＯＳ回路が構成され
て居る。これらのＴＦＴの内、第一導電型のＴＦＴｎ
１、ｎ２は、図１に示す第一導電型の駆動回路用ＴＦＴ
２０に対応し、第二導電型のＴＦＴｐ１、ｐ２は、図１
に示す第二導電型の駆動回路用ＴＦＴ３０′に対応し、
画素用ＴＦＴ９２は、図１に示す第一導電型の画素用Ｔ
ＦＴ１０に対応する。
そのアクティブマトリクス基板上に信号線９０及び走査
線９１で区画形成された画素領域を有し、そこには、画
素用ＴＦＴ９２を介して画像信号が入力される液晶セル
の液晶容量９４が存在する。又信号線９０に対しては、
シフトレジスタ８４、レベルシフタ８５、ビデオライン
８７、アナログスイッチ８６を備えるデータドライバ部
８２がアクティブマトリクス基板上に形成されて居る。
走査線９１に対しては、シフトレジスタ８８及びレベル
シフタ８９を備える走査ドライバ部８３がアクティブマ
トリクス基板上に形成されて居る。尚画素領域には前段
の走査線との間に保持容量４０も形成されて居る。ここ
で、駆動回路用のＴＦＴは、シフトレジスタをはじめ、
レベルシフタやアナログスイッチなどに用いられている
が、シフトレジスタを例に説明する。シフトレジスタ８
４、８８では、図２（ｂ）に２段のインバータを示す様
に、第一導電型のＴＦＴｎ１、ｎ２と、第二導電型のＴ
ＦＴｐ１、ｐ２とによって其々ＣＭＯＳ回路が構成され
て居る。これらのＴＦＴの内、第一導電型のＴＦＴｎ
１、ｎ２は、図１に示す第一導電型の駆動回路用ＴＦＴ
２０に対応し、第二導電型のＴＦＴｐ１、ｐ２は、図１
に示す第二導電型の駆動回路用ＴＦＴ３０′に対応し、
画素用ＴＦＴ９２は、図１に示す第一導電型の画素用Ｔ
ＦＴ１０に対応する。
【００８５】再び、図１に於いて、第一導電型の画素用
ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０
は、ソース・ドレイン領域１１、１２、２１、２２の間
にチャネルを形成する為のチャネル領域１３、２３を有
し、これらのチャネル領域１３、２３は、低濃度の第二
導電型不純物（本例では、Ｐ型導電性を示すホウ素
（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イ
ンジウム（Ｉｎ）などのアクセプター不純物）を含んで
居る。又第一導電型の画素用ＴＦＴ１０、及び第一導電
型の駆動回路用ＴＦＴ２０は、ゲート電極１５、２５の
端部に対してゲート絶縁膜１４、２４を介して対峙する
第一導電型の低濃度ソース・ドレイン領域１１１、１２
１、２１１、２２１と、ソース・ドレイン電極１６、１
７、２６、２７が電気的に接続された第一導電型の高濃
度ソース・ドレイン領域１１２、１２２、２１２、２２
２とを有して居る。本例では、第一導電型ＴＦＴとし
て、Ｎ型ＴＦＴを用いて説明している為、ソース・ドレ
イン領域に含まれるＮ型不純物は、Ｎ型導電性を示すリ
ン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等で有
る。
ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０
は、ソース・ドレイン領域１１、１２、２１、２２の間
にチャネルを形成する為のチャネル領域１３、２３を有
し、これらのチャネル領域１３、２３は、低濃度の第二
導電型不純物（本例では、Ｐ型導電性を示すホウ素
（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イ
ンジウム（Ｉｎ）などのアクセプター不純物）を含んで
居る。又第一導電型の画素用ＴＦＴ１０、及び第一導電
型の駆動回路用ＴＦＴ２０は、ゲート電極１５、２５の
端部に対してゲート絶縁膜１４、２４を介して対峙する
第一導電型の低濃度ソース・ドレイン領域１１１、１２
１、２１１、２２１と、ソース・ドレイン電極１６、１
７、２６、２７が電気的に接続された第一導電型の高濃
度ソース・ドレイン領域１１２、１２２、２１２、２２
２とを有して居る。本例では、第一導電型ＴＦＴとし
て、Ｎ型ＴＦＴを用いて説明している為、ソース・ドレ
イン領域に含まれるＮ型不純物は、Ｎ型導電性を示すリ
ン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等で有
る。
【００８６】一方、第二導電型の駆動回路用ＴＦＴ３
０′は、低濃度の第二導電型不純物を含むチャネル領域
３３と、このチャネル領域と同じ不純物濃度をもってゲ
ート電極３５の端部に対してゲート絶縁膜３４を介して
対峙するオフセット領域３１１′、３２１′と、ソース
・ドレイン電極３６、３７が電気的に接続された第二導
電型の高濃度ソース・ドレイン領域３１２、３２２とを
有して居る。
０′は、低濃度の第二導電型不純物を含むチャネル領域
３３と、このチャネル領域と同じ不純物濃度をもってゲ
ート電極３５の端部に対してゲート絶縁膜３４を介して
対峙するオフセット領域３１１′、３２１′と、ソース
・ドレイン電極３６、３７が電気的に接続された第二導
電型の高濃度ソース・ドレイン領域３１２、３２２とを
有して居る。
【００８７】両導電型のＴＦＴのチャネル領域１３、２
３、３３、及びソース・ドレイン領域１１、１２、２
１、２２、３１、３２は、シリコン（Ｓｉ）、ゲルマニ
ウム（Ｇｅ）等の半導体膜からなる。半導体膜の種類と
しては、これら四族元素単体からなっている膜の他に、
シリコン・ゲルマニウム（Ｓｉx Ｇｅ1-x ；０＜ｘ＜
１）、シリコン・カーバイト（Ｓｉx Ｃ1-x ；０＜ｘ
＜１）、ゲルマニウム・カーバイト（Ｇｅx Ｃ1-x ；
０＜ｘ＜１）等の四族元素複合体やガリウム・ヒ素（Ｇ
ａＡｓ）、インジウム・アンチモン（ＩｎＳｂ）等の三
族元素と五族元素との複合体、さらには、カドミウム・
セレン（ＣｄＳｅ）等の二族元素と五族元素との複合体
も可能で有る。又これら半導体の物理的状態は、単結晶
状態、多結晶状態、微結晶状態、混晶状態、非晶質状態
などが可能で有る。本例では、多結晶状態にあるシリコ
ン膜（ｐｏｌｙ−Ｓｉ膜）を半導体膜として用いて居
る。
３、３３、及びソース・ドレイン領域１１、１２、２
１、２２、３１、３２は、シリコン（Ｓｉ）、ゲルマニ
ウム（Ｇｅ）等の半導体膜からなる。半導体膜の種類と
しては、これら四族元素単体からなっている膜の他に、
シリコン・ゲルマニウム（Ｓｉx Ｇｅ1-x ；０＜ｘ＜
１）、シリコン・カーバイト（Ｓｉx Ｃ1-x ；０＜ｘ
＜１）、ゲルマニウム・カーバイト（Ｇｅx Ｃ1-x ；
０＜ｘ＜１）等の四族元素複合体やガリウム・ヒ素（Ｇ
ａＡｓ）、インジウム・アンチモン（ＩｎＳｂ）等の三
族元素と五族元素との複合体、さらには、カドミウム・
セレン（ＣｄＳｅ）等の二族元素と五族元素との複合体
も可能で有る。又これら半導体の物理的状態は、単結晶
状態、多結晶状態、微結晶状態、混晶状態、非晶質状態
などが可能で有る。本例では、多結晶状態にあるシリコ
ン膜（ｐｏｌｙ−Ｓｉ膜）を半導体膜として用いて居
る。
【００８８】この様に構成したアクティブマトリクス基
板１に於いて、チャネル領域１３、２３、３３は、いず
れも低濃度のボロンイオンによってチャネルドープされ
ている為、不純物濃度が約１×１０16ｃｍ-3から約５×
１０17ｃｍ-3程度の低濃度第二導電型領域で有る。
板１に於いて、チャネル領域１３、２３、３３は、いず
れも低濃度のボロンイオンによってチャネルドープされ
ている為、不純物濃度が約１×１０16ｃｍ-3から約５×
１０17ｃｍ-3程度の低濃度第二導電型領域で有る。
【００８９】本発明の駆動回路部に於いては、ＣＭＯＳ
回路を多数段に接続した場合でも、オフセット型または
ＬＤＤ構造のＴＦＴを採用している為、ゲート電極−ソ
ース・ドレイン領域間に於ける寄生容量が小さくなり、
それ故、高速動作が可能で有る。更にトランジスタサイ
ズを小さくする事（チャネル長を短くする事）により、
オン電流は増大する。これに伴い、ゲート−チャネル間
のトランジスタ容量も小さくなり、きわめて高速な動作
が実現される。しかも、後述するとおり、チャネルドー
プと同じ工程に於いて、ソース・ドレイン領域に低濃度
領域を形成する為の不純物を導入するので、アクティブ
マトリクス基板１の製造工程数を減らす事が出来ると云
う利点も有る。
回路を多数段に接続した場合でも、オフセット型または
ＬＤＤ構造のＴＦＴを採用している為、ゲート電極−ソ
ース・ドレイン領域間に於ける寄生容量が小さくなり、
それ故、高速動作が可能で有る。更にトランジスタサイ
ズを小さくする事（チャネル長を短くする事）により、
オン電流は増大する。これに伴い、ゲート−チャネル間
のトランジスタ容量も小さくなり、きわめて高速な動作
が実現される。しかも、後述するとおり、チャネルドー
プと同じ工程に於いて、ソース・ドレイン領域に低濃度
領域を形成する為の不純物を導入するので、アクティブ
マトリクス基板１の製造工程数を減らす事が出来ると云
う利点も有る。
【００９０】尚本例では、第二導電型の不純物によって
チャネルドープしたが、第一導電型の不純物をチャネル
ドープした場合でも、高速動作と製造工程数の削減とを
図る事が出来る。
チャネルドープしたが、第一導電型の不純物をチャネル
ドープした場合でも、高速動作と製造工程数の削減とを
図る事が出来る。
【００９１】又第一導電型の画素用ＴＦＴ１０、第一導
電型の駆動回路用ＴＦＴ２０、及び第二導電型の駆動回
路用ＴＦＴ３０′は、チャネル領域１３、２３、３３の
表面側に対して、ゲート絶縁膜１４、２４、３４（厚さ
が約１２００オングストロームのシリコン酸化膜）を介
して対峙するゲート電極１５、２５、３５を有し、各Ｔ
ＦＴ間では、チャネル領域１３、２３、３３の長さや幅
などを同一寸法にして、トランジスタ容量のバランスな
どを確保してもよい。
電型の駆動回路用ＴＦＴ２０、及び第二導電型の駆動回
路用ＴＦＴ３０′は、チャネル領域１３、２３、３３の
表面側に対して、ゲート絶縁膜１４、２４、３４（厚さ
が約１２００オングストロームのシリコン酸化膜）を介
して対峙するゲート電極１５、２５、３５を有し、各Ｔ
ＦＴ間では、チャネル領域１３、２３、３３の長さや幅
などを同一寸法にして、トランジスタ容量のバランスな
どを確保してもよい。
【００９２】アクティブマトリクス基板１に於いて、ソ
ース・ドレイン領域１１、１２、２１、２２は、ゲート
電極１５、２５の端部に対してゲート絶縁膜１４、２４
を介して対峙する部分に第一導電型の低濃度ソース・ド
レイン領域１１１、１２１、２１１、２２１を備えてお
り、第一導電型の画素用ＴＦＴ１０、及び第一導電型の
駆動回路用ＴＦＴ２０は、ＬＤＤ構造になって居る。
ース・ドレイン領域１１、１２、２１、２２は、ゲート
電極１５、２５の端部に対してゲート絶縁膜１４、２４
を介して対峙する部分に第一導電型の低濃度ソース・ド
レイン領域１１１、１２１、２１１、２２１を備えてお
り、第一導電型の画素用ＴＦＴ１０、及び第一導電型の
駆動回路用ＴＦＴ２０は、ＬＤＤ構造になって居る。
【００９３】これに対して、ソース・ドレイン領域３
１、３２は、ゲート電極３５の端部に対してゲート絶縁
膜３４を介して対峙する部分がオフセット領域３１
１′、３２１′で有り、このオフセット領域３１１′、
３２１′は、チャネル領域３３と同じく不純物濃度が約
１×１０16ｃｍ-3から約５×１０17ｃｍ-3程度の低濃度
第二導電型領域で有る。
１、３２は、ゲート電極３５の端部に対してゲート絶縁
膜３４を介して対峙する部分がオフセット領域３１
１′、３２１′で有り、このオフセット領域３１１′、
３２１′は、チャネル領域３３と同じく不純物濃度が約
１×１０16ｃｍ-3から約５×１０17ｃｍ-3程度の低濃度
第二導電型領域で有る。
【００９４】尚第一導電型の画素用ＴＦＴ１０、及び第
一導電型の駆動回路用ＴＦＴ２０のソース・ドレイン領
域１１、１２、２１、２２に於いて、第一導電型の低濃
度ソース・ドレイン領域１１１、１２１、２１１、２２
１を除く領域は不純物濃度が約５×１０19ｃｍ-3から約
５×１０20ｃｍ-3程度の第一導電型の高濃度ソース・ド
レイン領域１１２、１２２、２１２、２２２で有り、こ
れらの高濃度領域に対して、各ＴＦＴに対する信号線や
画素電極などのソース・ドレイン電極１６、１７、２
６、２７が、層間絶縁膜４のコンタクトホールを介して
電気的に接続して居る。
一導電型の駆動回路用ＴＦＴ２０のソース・ドレイン領
域１１、１２、２１、２２に於いて、第一導電型の低濃
度ソース・ドレイン領域１１１、１２１、２１１、２２
１を除く領域は不純物濃度が約５×１０19ｃｍ-3から約
５×１０20ｃｍ-3程度の第一導電型の高濃度ソース・ド
レイン領域１１２、１２２、２１２、２２２で有り、こ
れらの高濃度領域に対して、各ＴＦＴに対する信号線や
画素電極などのソース・ドレイン電極１６、１７、２
６、２７が、層間絶縁膜４のコンタクトホールを介して
電気的に接続して居る。
【００９５】又第二導電型の駆動回路用ＴＦＴ３０′の
ソース・ドレイン領域３１、３２において、オフセット
領域３１１′、３２１′に隣接する部分は不純物濃度が
約５×１０19ｃｍ-3から約５×１０20ｃｍ-3程度の第二
導電型の高濃度ソース・ドレイン領域３１２、３２２で
有り、これらの高濃度領域に対して、信号線や画素電極
などのソース・ドレイン電極３６、３７が層間絶縁膜４
のコンタクトホールを介して電気的に接続して居る。
ソース・ドレイン領域３１、３２において、オフセット
領域３１１′、３２１′に隣接する部分は不純物濃度が
約５×１０19ｃｍ-3から約５×１０20ｃｍ-3程度の第二
導電型の高濃度ソース・ドレイン領域３１２、３２２で
有り、これらの高濃度領域に対して、信号線や画素電極
などのソース・ドレイン電極３６、３７が層間絶縁膜４
のコンタクトホールを介して電気的に接続して居る。
【００９６】尚本発明では、第二導電型ＴＦＴは、ソー
ス・ドレイン領域、オフセット領域、チャネル領域の総
てが同一の導電性（Ｐ型導電性）を有しており、第一導
電型のＴＦＴは、ソース・ドレイン領域とＬＤＤ領域
（Ｎ型導電性）に対して、チャネル領域が逆の導電性
（Ｐ型導電性）となって居る。これに対して、この反対
に、第二導電型ＴＦＴでは、ソース・ドレイン領域（Ｐ
型導電性）に対してオフセット領域とチャネル領域を逆
の導電性（Ｎ型導電性）とし、第一導電型ＴＦＴを、ソ
ース・ドレイン領域、ＬＤＤ領域、チャネル領域の総て
が同一の導電性（Ｎ型導電性）とする事も可能で有る。
但し、この場合、トランジスタのオン時に第二導電型Ｔ
ＦＴのチャネル（反転して第二導電性／Ｐ型導電性）
と、オフセット領域とソース・ドレイン領域（第一導電
性／Ｎ型導電性）との間に弱いＰＮ接合が出来、オフ電
流を制限する事となる。
ス・ドレイン領域、オフセット領域、チャネル領域の総
てが同一の導電性（Ｐ型導電性）を有しており、第一導
電型のＴＦＴは、ソース・ドレイン領域とＬＤＤ領域
（Ｎ型導電性）に対して、チャネル領域が逆の導電性
（Ｐ型導電性）となって居る。これに対して、この反対
に、第二導電型ＴＦＴでは、ソース・ドレイン領域（Ｐ
型導電性）に対してオフセット領域とチャネル領域を逆
の導電性（Ｎ型導電性）とし、第一導電型ＴＦＴを、ソ
ース・ドレイン領域、ＬＤＤ領域、チャネル領域の総て
が同一の導電性（Ｎ型導電性）とする事も可能で有る。
但し、この場合、トランジスタのオン時に第二導電型Ｔ
ＦＴのチャネル（反転して第二導電性／Ｐ型導電性）
と、オフセット領域とソース・ドレイン領域（第一導電
性／Ｎ型導電性）との間に弱いＰＮ接合が出来、オフ電
流を制限する事となる。
【００９７】（ＴＦＴのオン・オフ電流特性）この様に
構成したＴＦＴのオン・オフ電流特性では、いずれのＴ
ＦＴにおいても、ゲート電極１５、２５、３５の端部に
対峙する部分が低濃度領域（第一導電型の低濃度ソース
・ドレイン領域１１１、１２１、２１１、２２１、また
はオフセット領域３１１′、３２１′）になっているの
で、ドレイン端に於ける電界強度が緩和されて居る。そ
れ故、図３にＬＤＤ構造の第一導電型のＴＦＴ（第一導
電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用
ＴＦＴ２０）のドレイン電流−ゲート電圧特性を実線Ｌ
３で示し、それと比較する様に、オフセットゲート構造
の第二導電型のＴＦＴ（第二導電型の駆動回路用ＴＦＴ
３０′）のドレイン電流−ゲート電圧特性を点線Ｌ４′
で示す様に、いずれのＴＦＴも、まず、ＴＦＴのオフ電
流が著しく小さい。
構成したＴＦＴのオン・オフ電流特性では、いずれのＴ
ＦＴにおいても、ゲート電極１５、２５、３５の端部に
対峙する部分が低濃度領域（第一導電型の低濃度ソース
・ドレイン領域１１１、１２１、２１１、２２１、また
はオフセット領域３１１′、３２１′）になっているの
で、ドレイン端に於ける電界強度が緩和されて居る。そ
れ故、図３にＬＤＤ構造の第一導電型のＴＦＴ（第一導
電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用
ＴＦＴ２０）のドレイン電流−ゲート電圧特性を実線Ｌ
３で示し、それと比較する様に、オフセットゲート構造
の第二導電型のＴＦＴ（第二導電型の駆動回路用ＴＦＴ
３０′）のドレイン電流−ゲート電圧特性を点線Ｌ４′
で示す様に、いずれのＴＦＴも、まず、ＴＦＴのオフ電
流が著しく小さい。
【００９８】又図３１（ａ）にＬＤＤ構造の第一導電型
のＴＦＴ（第一導電型の画素用ＴＦＴ１０、及び第一導
電型の駆動回路用ＴＦＴ２０）に於ける耐電圧特性を実
線Ｌ２１で示し、図３１（ｂ）にＬＤＤ構造の第二導電
型のＴＦＴに於ける耐電圧特性を実線Ｌ２２で示した様
に、ＬＤＤ構造のＴＦＴは、セルフアライン構造のＴＦ
Ｔに比較して耐電圧が高いので、チャネル長を短くする
事が出来る事は勿論の事、オフセットゲート構造のＴＦ
Ｔ（第二導電型の駆動回路用ＴＦＴ３０′）に於ける耐
電圧特性は、ＬＤＤ構造のＴＦＴに於ける耐電圧特性よ
りさらに優れて居る。従って、第二導電型の駆動回路用
ＴＦＴ３０′も、セルフアライン構造のＴＦＴに比較し
て耐電圧が著しく高いので、チャネル長をより短くする
事が出来る。それ故、トランジスタ容量を低減する事に
より、高速動作を実現出来る。
のＴＦＴ（第一導電型の画素用ＴＦＴ１０、及び第一導
電型の駆動回路用ＴＦＴ２０）に於ける耐電圧特性を実
線Ｌ２１で示し、図３１（ｂ）にＬＤＤ構造の第二導電
型のＴＦＴに於ける耐電圧特性を実線Ｌ２２で示した様
に、ＬＤＤ構造のＴＦＴは、セルフアライン構造のＴＦ
Ｔに比較して耐電圧が高いので、チャネル長を短くする
事が出来る事は勿論の事、オフセットゲート構造のＴＦ
Ｔ（第二導電型の駆動回路用ＴＦＴ３０′）に於ける耐
電圧特性は、ＬＤＤ構造のＴＦＴに於ける耐電圧特性よ
りさらに優れて居る。従って、第二導電型の駆動回路用
ＴＦＴ３０′も、セルフアライン構造のＴＦＴに比較し
て耐電圧が著しく高いので、チャネル長をより短くする
事が出来る。それ故、トランジスタ容量を低減する事に
より、高速動作を実現出来る。
【００９９】尚本例では、第一導電型を第一導電型と
し、第二導電型を第二導電型としたが、逆にしてもよ
い。即ち画素用ＴＦＴを第二導電型で構成してもよい。
又第二導電型の駆動回路用ＴＦＴ３０′のオフセット領
域３１１′、３２１′、及びチャネル領域３３の不純物
濃度を約１×１０16ｃｍ-3から約５×１０17ｃｍ-3程度
としたが、かかる濃度についても、アクティブマトリク
ス基板１の仕様やチャネル長の寸法などに応じて最適な
値に設定されるべき性質のもので有り、上記の数値に限
らない。
し、第二導電型を第二導電型としたが、逆にしてもよ
い。即ち画素用ＴＦＴを第二導電型で構成してもよい。
又第二導電型の駆動回路用ＴＦＴ３０′のオフセット領
域３１１′、３２１′、及びチャネル領域３３の不純物
濃度を約１×１０16ｃｍ-3から約５×１０17ｃｍ-3程度
としたが、かかる濃度についても、アクティブマトリク
ス基板１の仕様やチャネル長の寸法などに応じて最適な
値に設定されるべき性質のもので有り、上記の数値に限
らない。
【０１００】（ＴＦＴの製造方法）斯様な構造のアクテ
ィブマトリクス基板１は、例えば以下の方法により製造
出来る。尚以下の説明に於いて、不純物濃度はいずれも
活性化アニール後の不純物濃度で表して有る。
ィブマトリクス基板１は、例えば以下の方法により製造
出来る。尚以下の説明に於いて、不純物濃度はいずれも
活性化アニール後の不純物濃度で表して有る。
【０１０１】図４（ａ）に示す様に、石英基板などの絶
縁基板２の表面の内、第一導電型の画素用ＴＦＴ１０、
第一導電型の駆動回路用ＴＦＴ２０、及び第二導電型の
駆動回路用ＴＦＴ３０′の形成領域に低濃度第二導電型
のシリコン膜１０ａ、２０ａ、３０ａ及びゲート絶縁膜
１４、２４、３４を形成する。
縁基板２の表面の内、第一導電型の画素用ＴＦＴ１０、
第一導電型の駆動回路用ＴＦＴ２０、及び第二導電型の
駆動回路用ＴＦＴ３０′の形成領域に低濃度第二導電型
のシリコン膜１０ａ、２０ａ、３０ａ及びゲート絶縁膜
１４、２４、３４を形成する。
【０１０２】それには、まず、ガラス基板や石英基板な
どの絶縁基板２の表面に、ＬＰＣＶＤ法またはプラズマ
ＣＶＤ法などを用いて真性のポリシリコン膜を形成した
後、ポリシリコン膜をフォトリソグラフィ法によってパ
ターニングして、それを島状のシリコン膜１０ａ、２０
ａ、３０ａにする（シリコン膜形成工程）。尚ポリシリ
コン膜は、アモルファスシリコン膜を形成した後、レー
ザアニール法または固相成長法により結晶粒を成長させ
て形成する場合も有る。
どの絶縁基板２の表面に、ＬＰＣＶＤ法またはプラズマ
ＣＶＤ法などを用いて真性のポリシリコン膜を形成した
後、ポリシリコン膜をフォトリソグラフィ法によってパ
ターニングして、それを島状のシリコン膜１０ａ、２０
ａ、３０ａにする（シリコン膜形成工程）。尚ポリシリ
コン膜は、アモルファスシリコン膜を形成した後、レー
ザアニール法または固相成長法により結晶粒を成長させ
て形成する場合も有る。
【０１０３】次に、島状のシリコン膜１０ａ、２０ａ、
３０ａに対して、熱酸化法、ＴＥＯＳ−ＣＶＤ法、ＬＰ
ＣＶＤ法、プラズマＣＶＤ法、ＨＴＯ法などにより、厚
さが約２００オングストローム程度から約１５００オン
グストローム程度、一例として約１２００オングストロ
ームのシリコン酸化膜からなるゲート絶縁膜１４、２
４、３４を形成する（ゲート絶縁膜形成工程）。
３０ａに対して、熱酸化法、ＴＥＯＳ−ＣＶＤ法、ＬＰ
ＣＶＤ法、プラズマＣＶＤ法、ＨＴＯ法などにより、厚
さが約２００オングストローム程度から約１５００オン
グストローム程度、一例として約１２００オングストロ
ームのシリコン酸化膜からなるゲート絶縁膜１４、２
４、３４を形成する（ゲート絶縁膜形成工程）。
【０１０４】しかる後に、例えば、ゲート絶縁膜１４、
２４、３４の厚さが約１２００オングストロームで、１
×１０17ｃｍ-3程度の不純物とする場合には、１×１０
12ｃｍ-2のドーズ量でボロンイオン（第二導電型不純
物）を打ち込んでチャネルドープを行なう（チャネルド
ープ工程／低濃度第二導電型不純物導入工程／１回目の
不純物導入工程）。
２４、３４の厚さが約１２００オングストロームで、１
×１０17ｃｍ-3程度の不純物とする場合には、１×１０
12ｃｍ-2のドーズ量でボロンイオン（第二導電型不純
物）を打ち込んでチャネルドープを行なう（チャネルド
ープ工程／低濃度第二導電型不純物導入工程／１回目の
不純物導入工程）。
【０１０５】その結果、島状のシリコン膜１０ａ、２０
ａ、３０ａは、いずれも低濃度第二導電型のシリコン膜
１０ａ、２０ａ、３０ａとなる。
ａ、３０ａは、いずれも低濃度第二導電型のシリコン膜
１０ａ、２０ａ、３０ａとなる。
【０１０６】次に、図４（ｂ）に示す様に、ゲート絶縁
膜１４、２４、３４の表面に、ドープドシリコン、シリ
サイド膜、或いは金属薄膜などからなるゲート電極１
５、２５、３５を形成する（ゲート電極形成工程）。
膜１４、２４、３４の表面に、ドープドシリコン、シリ
サイド膜、或いは金属薄膜などからなるゲート電極１
５、２５、３５を形成する（ゲート電極形成工程）。
【０１０７】次に、第二導電型の画素用ＴＦＴ３０′の
形成領域をレジストマスク６１で覆う一方、第一導電型
の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦ
Ｔ２０の形成領域については開放状態とする（１回目の
マスク形成工程） この状態で、第一導電型の画素用ＴＦＴ１０、及び第一
導電型の駆動回路用ＴＦＴ２０の形成領域に対して、第
一導電型不純物、例えばリンイオンを約１．０×１０１
３ｃｍ−２のドーズ量でイオン注入し、ゲート電極１
５、２５に対して自己整合的に不純物濃度が約１．０×
１０18ｃｍ-3の低濃度のソース・ドレイン領域１１、１
２、２１、２２を形成する（低濃度第一導電型不純物導
入工程／２回目の不純物導入工程）。尚不純物が導入さ
れなかった部分がチャネル領域１３、２３となる。
形成領域をレジストマスク６１で覆う一方、第一導電型
の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦ
Ｔ２０の形成領域については開放状態とする（１回目の
マスク形成工程） この状態で、第一導電型の画素用ＴＦＴ１０、及び第一
導電型の駆動回路用ＴＦＴ２０の形成領域に対して、第
一導電型不純物、例えばリンイオンを約１．０×１０１
３ｃｍ−２のドーズ量でイオン注入し、ゲート電極１
５、２５に対して自己整合的に不純物濃度が約１．０×
１０18ｃｍ-3の低濃度のソース・ドレイン領域１１、１
２、２１、２２を形成する（低濃度第一導電型不純物導
入工程／２回目の不純物導入工程）。尚不純物が導入さ
れなかった部分がチャネル領域１３、２３となる。
【０１０８】しかる後に、レジストマスク６１を除去す
る。
る。
【０１０９】次に、図４（ｃ）に示す様に、第一導電型
の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ
２０に加えて、第二導電型の駆動回路用ＴＦＴ３０′の
ゲート電極３５をも広めに覆うレジストマスク６２を形
成する（２回目のマスク形成工程）。ここで、レジスト
マスク６２の端部と、ゲート電極３５の端部との距離
は、０．５μｍ〜２．０μｍ程度が適して居る。
の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ
２０に加えて、第二導電型の駆動回路用ＴＦＴ３０′の
ゲート電極３５をも広めに覆うレジストマスク６２を形
成する（２回目のマスク形成工程）。ここで、レジスト
マスク６２の端部と、ゲート電極３５の端部との距離
は、０．５μｍ〜２．０μｍ程度が適して居る。
【０１１０】この状態で、第二導電型の不純物、例えば
ボロンイオンを１．０×１０15ｃｍ-2のドーズ量でイオ
ン注入する（高濃度第二導電型不純物導入工程／３回目
の不純物導入工程）。
ボロンイオンを１．０×１０15ｃｍ-2のドーズ量でイオ
ン注入する（高濃度第二導電型不純物導入工程／３回目
の不純物導入工程）。
【０１１１】その結果、低濃度第二導電型のシリコン膜
３０ａには、第二導電型不純物濃度が１．０×１０20ｃ
ｍ-3の第二導電型の高濃度ソース・ドレイン領域３１
２、３２２が形成される。一方、低濃度第二導電型のシ
リコン膜３０ａの内、レジストマスク６２で覆われてい
た部分はそのまま第二導電型不純物濃度が約１．０×１
０17ｃｍ-3のオフセット領域３１１′、３２１′とな
る。勿論、チャネル領域３３は第二導電型不純物濃度が
約１．０×１０17ｃｍ-3の低濃度第二導電型領域のまま
で有る。
３０ａには、第二導電型不純物濃度が１．０×１０20ｃ
ｍ-3の第二導電型の高濃度ソース・ドレイン領域３１
２、３２２が形成される。一方、低濃度第二導電型のシ
リコン膜３０ａの内、レジストマスク６２で覆われてい
た部分はそのまま第二導電型不純物濃度が約１．０×１
０17ｃｍ-3のオフセット領域３１１′、３２１′とな
る。勿論、チャネル領域３３は第二導電型不純物濃度が
約１．０×１０17ｃｍ-3の低濃度第二導電型領域のまま
で有る。
【０１１２】この様にして、第二導電型の駆動回路用Ｔ
ＦＴ３０′を形成する。しかる後に、レジストマスク６
２を除去する。
ＦＴ３０′を形成する。しかる後に、レジストマスク６
２を除去する。
【０１１３】次に、図４（ｄ）に示す様に、第二導電型
の駆動回路用ＴＦＴ３０′の形成領域に加えて、第一導
電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用Ｔ
ＦＴ２０のゲート電極１５、２５をも広めに覆うレジス
トマスク６３を形成する（３回目のマスク形成工程）。
ここでも、レジストマスク６３の端部とゲート電極１
５、２５の端部との距離は、０．５μｍ〜２．０μｍ程
度が適して居る。
の駆動回路用ＴＦＴ３０′の形成領域に加えて、第一導
電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用Ｔ
ＦＴ２０のゲート電極１５、２５をも広めに覆うレジス
トマスク６３を形成する（３回目のマスク形成工程）。
ここでも、レジストマスク６３の端部とゲート電極１
５、２５の端部との距離は、０．５μｍ〜２．０μｍ程
度が適して居る。
【０１１４】この状態で、第一導電型の不純物、例えば
リンイオンを１．０×１０15ｃｍ-2のドーズ量でイオン
注入する（高濃度第一導電型不純物導入工程／４回目の
不純物導入工程）。
リンイオンを１．０×１０15ｃｍ-2のドーズ量でイオン
注入する（高濃度第一導電型不純物導入工程／４回目の
不純物導入工程）。
【０１１５】その結果、低濃度のソース・ドレイン領域
１１、１２、２１、２２には、第一導電型不純物濃度が
１．０×１０20ｃｍ-3の第一導電型の高濃度ソース・ド
レイン領域１１２、１２２、２１２、２２２が形成され
る。一方、低濃度のソース・ドレイン領域１１、１２、
２１、２２の内、レジストマスク６３で覆われていた部
分は、そのまま第一導電型不純物濃度が約１．０×１０
18ｃｍ-3の第一導電型の低濃度ソース・ドレイン領域１
１１、１２１、２１１、２２２となる。勿論、チャネル
領域１３、２３は、第二導電型不純物濃度が約１．０×
１０17ｃｍ-3の低濃度第二導電型領域のままで有る。
１１、１２、２１、２２には、第一導電型不純物濃度が
１．０×１０20ｃｍ-3の第一導電型の高濃度ソース・ド
レイン領域１１２、１２２、２１２、２２２が形成され
る。一方、低濃度のソース・ドレイン領域１１、１２、
２１、２２の内、レジストマスク６３で覆われていた部
分は、そのまま第一導電型不純物濃度が約１．０×１０
18ｃｍ-3の第一導電型の低濃度ソース・ドレイン領域１
１１、１２１、２１１、２２２となる。勿論、チャネル
領域１３、２３は、第二導電型不純物濃度が約１．０×
１０17ｃｍ-3の低濃度第二導電型領域のままで有る。
【０１１６】この様にして、第一導電型の画素用ＴＦＴ
１０及び第一導電型の駆動回路用ＴＦＴ２０を形成す
る。しかる後に、レジストマスク６３を除去する。
１０及び第一導電型の駆動回路用ＴＦＴ２０を形成す
る。しかる後に、レジストマスク６３を除去する。
【０１１７】以降、図１に示す様に、層間絶縁膜４を形
成した後、活性化の為のアニールを行い、しかる後に、
コンタクトホールを形成してソース・ドレイン電極１
６、１７、２６、２７、３６、３７を形成すれば、レジ
ストマスク６１〜６３を形成する為の３回のマスク形成
工程と、４回の不純物導入工程によって、ＣＭＯＳ構造
をとるＴＦＴのソース・ドレイン領域とチャネル領域と
を形成でき、アクティブマトリクス基板１を製造出来
る。
成した後、活性化の為のアニールを行い、しかる後に、
コンタクトホールを形成してソース・ドレイン電極１
６、１７、２６、２７、３６、３７を形成すれば、レジ
ストマスク６１〜６３を形成する為の３回のマスク形成
工程と、４回の不純物導入工程によって、ＣＭＯＳ構造
をとるＴＦＴのソース・ドレイン領域とチャネル領域と
を形成でき、アクティブマトリクス基板１を製造出来
る。
【０１１８】この様に、本例のアクティブマトリクス基
板１の製造方法では、第二導電型の駆動回路用ＴＦＴ３
０′に於いて、ゲート電極３５に対峙する部分を低濃度
領域とするにあたって、ＬＤＤ構造ではなく、チャネル
と同一導電型で同一濃度を有するオフセットゲート構造
にして居る。この為、図３３（ａ）〜（ｅ）を参照して
説明した従来の製造方法に比較して、マスク形成工程及
び不純物導入工程のいずれについても１回ずつ少ない。
即ち本例では、低濃度第二導電型不純物導入工程を、ゲ
ート電極形成工程を行なう以前に、各ＴＦＴのチャネル
領域に対するチャネルドープと同時に行なう為、総ての
ＴＦＴをＬＤＤ構造で製造する場合よりも不純物導入工
程を１回分少なくする事が出来る。又低濃度第２導電型
不純物導入工程は、あくまでチャネルドープと同時に行
ない、この工程で形成した低濃度第二導電型領域の内、
第一導電型のソース・ドレイン領域となるべき領域に
は、より高濃度の第一導電型の不純物を導入する。従っ
て、低濃度第二導電型不純物導入工程では、マスクを必
要としないので、総てのＴＦＴをＬＤＤ構造で製造する
場合よりもマスク形成工程も１回分少なくする事が出来
る。それ故、最小限の製造工程数によって、画素領域及
び駆動回路部のＴＦＴの電気的特性を向上する事が出来
る。
板１の製造方法では、第二導電型の駆動回路用ＴＦＴ３
０′に於いて、ゲート電極３５に対峙する部分を低濃度
領域とするにあたって、ＬＤＤ構造ではなく、チャネル
と同一導電型で同一濃度を有するオフセットゲート構造
にして居る。この為、図３３（ａ）〜（ｅ）を参照して
説明した従来の製造方法に比較して、マスク形成工程及
び不純物導入工程のいずれについても１回ずつ少ない。
即ち本例では、低濃度第二導電型不純物導入工程を、ゲ
ート電極形成工程を行なう以前に、各ＴＦＴのチャネル
領域に対するチャネルドープと同時に行なう為、総ての
ＴＦＴをＬＤＤ構造で製造する場合よりも不純物導入工
程を１回分少なくする事が出来る。又低濃度第２導電型
不純物導入工程は、あくまでチャネルドープと同時に行
ない、この工程で形成した低濃度第二導電型領域の内、
第一導電型のソース・ドレイン領域となるべき領域に
は、より高濃度の第一導電型の不純物を導入する。従っ
て、低濃度第二導電型不純物導入工程では、マスクを必
要としないので、総てのＴＦＴをＬＤＤ構造で製造する
場合よりもマスク形成工程も１回分少なくする事が出来
る。それ故、最小限の製造工程数によって、画素領域及
び駆動回路部のＴＦＴの電気的特性を向上する事が出来
る。
【０１１９】（ＴＦＴの別の製造方法）又本例のアクテ
ィブマトリクス基板１は、以下に説明する方法でも製造
出来る。
ィブマトリクス基板１は、以下に説明する方法でも製造
出来る。
【０１２０】図５（ａ）に示す様に、ガラス基板や石英
基板などの絶縁基板２の表面のうち、画素用ＴＦＴ１
０、第一導電型の駆動回路用ＴＦＴ２０、及び第二導電
型の駆動回路用ＴＦＴ３０′の形成領域に低濃度第二導
電型のシリコン膜１０ａ、２０ａ、３０ａおよびゲート
絶縁膜１４、２４、３４を形成する。
基板などの絶縁基板２の表面のうち、画素用ＴＦＴ１
０、第一導電型の駆動回路用ＴＦＴ２０、及び第二導電
型の駆動回路用ＴＦＴ３０′の形成領域に低濃度第二導
電型のシリコン膜１０ａ、２０ａ、３０ａおよびゲート
絶縁膜１４、２４、３４を形成する。
【０１２１】それには、まず、石英基板などの絶縁基板
２の表面に、ＬＰＣＶＤ法またはプラズマＣＶＤ法など
を用いて真性のポリシリコン膜を形成した後、ポリシリ
コン膜をフォトリソグラフィ法によってパターニングし
て、それを島状のシリコン膜１０ａ、２０ａ、３０ａに
する（シリコン膜形成工程）。
２の表面に、ＬＰＣＶＤ法またはプラズマＣＶＤ法など
を用いて真性のポリシリコン膜を形成した後、ポリシリ
コン膜をフォトリソグラフィ法によってパターニングし
て、それを島状のシリコン膜１０ａ、２０ａ、３０ａに
する（シリコン膜形成工程）。
【０１２２】次に、島状のシリコン膜１０ａ、２０ａ、
３０ａに対して、熱酸化法、ＴＥＯＳ−ＣＶＤ法、ＬＰ
ＣＶＤ法、プラズマＣＶＤ法、ＨＴＯ法などにより、厚
さが２００オングストローム程度から約１５００オング
ストローム程度、一例として約１２００オングストロー
ムのシリコン酸化膜からなるゲート絶縁膜１４、２４、
３４を形成する（ゲート絶縁膜形成工程）。
３０ａに対して、熱酸化法、ＴＥＯＳ−ＣＶＤ法、ＬＰ
ＣＶＤ法、プラズマＣＶＤ法、ＨＴＯ法などにより、厚
さが２００オングストローム程度から約１５００オング
ストローム程度、一例として約１２００オングストロー
ムのシリコン酸化膜からなるゲート絶縁膜１４、２４、
３４を形成する（ゲート絶縁膜形成工程）。
【０１２３】しかる後に、１×１０12ｃｍ-2のドーズ量
でボロンイオン（第二導電型不純物）を打ち込んで、チ
ャネルドープを行なう（チャネルドープ工程／低濃度第
二導電型不純物導入工程／１回目の不純物導入工程）。
でボロンイオン（第二導電型不純物）を打ち込んで、チ
ャネルドープを行なう（チャネルドープ工程／低濃度第
二導電型不純物導入工程／１回目の不純物導入工程）。
【０１２４】その結果、島状のシリコン膜１０ａ、２０
ａ、３０ａは、いずれも低濃度第二導電型のシリコン膜
１０ａ、２０ａ、３０ａとなる。
ａ、３０ａは、いずれも低濃度第二導電型のシリコン膜
１０ａ、２０ａ、３０ａとなる。
【０１２５】次に、図５（ｂ）に示す様に、ゲート絶縁
膜１４、２４、３４の表面に、ドープドシリコン、シリ
サイド膜、或いは金属薄膜などからなるゲート電極１
５、２５、３５を形成する（ゲート電極形成工程）。
膜１４、２４、３４の表面に、ドープドシリコン、シリ
サイド膜、或いは金属薄膜などからなるゲート電極１
５、２５、３５を形成する（ゲート電極形成工程）。
【０１２６】以上の工程は、図４（ａ）〜（ｄ）を参照
して説明した製造方法と同様で有る。
して説明した製造方法と同様で有る。
【０１２７】次に、第二導電型の駆動回路用ＴＦＴ３
０′の形成領域に加えて、第一導電型の画素用ＴＦＴ１
０及び第一導電型の駆動回路用ＴＦＴ２０のゲート電極
１５、２５をも広めに覆うレジストマスク７１を形成す
る（１回目のマスク形成工程）。ここでも、レジストマ
スク７１の端部と、ゲート電極１５、２５の端部との距
離は、０．５μｍ〜２．０μｍ程度が適して居る。
０′の形成領域に加えて、第一導電型の画素用ＴＦＴ１
０及び第一導電型の駆動回路用ＴＦＴ２０のゲート電極
１５、２５をも広めに覆うレジストマスク７１を形成す
る（１回目のマスク形成工程）。ここでも、レジストマ
スク７１の端部と、ゲート電極１５、２５の端部との距
離は、０．５μｍ〜２．０μｍ程度が適して居る。
【０１２８】この状態で、第一導電型の不純物、例えば
リンイオンを１．０×１０15ｃｍ-2のドーズ量でイオン
注入する（高濃度第一導電型不純物導入工程／２回目の
不純物導入工程）。
リンイオンを１．０×１０15ｃｍ-2のドーズ量でイオン
注入する（高濃度第一導電型不純物導入工程／２回目の
不純物導入工程）。
【０１２９】その結果、低濃度第二導電型のシリコン膜
１０ａ、２０ａには、第一導電型不純物濃度が１．０×
１０20ｃｍ-3の第一導電型の高濃度ソース・ドレイン領
域１１２、１２２、２１２、２２２が形成される。一
方、低濃度第二導電型のシリコン膜１０ａ、２０ａのう
ち、レジストマスク７１で覆われていた部分は、第二導
電型不純物濃度が約１．０×１０17ｃｍ-3の低濃度第二
導電型領域のままで有る。
１０ａ、２０ａには、第一導電型不純物濃度が１．０×
１０20ｃｍ-3の第一導電型の高濃度ソース・ドレイン領
域１１２、１２２、２１２、２２２が形成される。一
方、低濃度第二導電型のシリコン膜１０ａ、２０ａのう
ち、レジストマスク７１で覆われていた部分は、第二導
電型不純物濃度が約１．０×１０17ｃｍ-3の低濃度第二
導電型領域のままで有る。
【０１３０】しかる後に、レジストマスク７１を除去す
る。
る。
【０１３１】次に、図５（ｃ）に示す様に、第一導電型
の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ
２０に加えて、第二導電型の駆動回路用ＴＦＴ３０′の
ゲート電極３５をも広めに覆うレジストマスク７２を形
成する（２回目のマスク形成工程）。ここで、レジスト
マスク７２の端部と、ゲート電極３５の端部との距離
は、０．５μｍ〜２．０μｍ程度が適して居る。
の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ
２０に加えて、第二導電型の駆動回路用ＴＦＴ３０′の
ゲート電極３５をも広めに覆うレジストマスク７２を形
成する（２回目のマスク形成工程）。ここで、レジスト
マスク７２の端部と、ゲート電極３５の端部との距離
は、０．５μｍ〜２．０μｍ程度が適して居る。
【０１３２】この状態で、例えばボロンイオンを１．０
×１０15ｃｍ-2のドーズ量でイオン注入する（高濃度第
二導電型不純物導入工程／３回目の不純物導入工程）。
その結果、低濃度第二導電型のシリコン膜３０ａには、
第二導電型不純物濃度が１．０×１０20ｃｍ-3の第二導
電型の高濃度ソース・ドレイン領域３１２、３２２が形
成される。一方、低濃度第二導電型のシリコン膜３０ａ
の内、レジストマスク７２で覆われていた部分は、その
まま第二導電型不純物濃度が約１．０×１０17ｃｍ-3の
オフセット領域３１１′、３２１′となる。勿論、チャ
ネル領域３３は、第二導電型不純物濃度が約１．０×１
０17ｃｍ-3の低濃度第二導電型領域のままで有る。
×１０15ｃｍ-2のドーズ量でイオン注入する（高濃度第
二導電型不純物導入工程／３回目の不純物導入工程）。
その結果、低濃度第二導電型のシリコン膜３０ａには、
第二導電型不純物濃度が１．０×１０20ｃｍ-3の第二導
電型の高濃度ソース・ドレイン領域３１２、３２２が形
成される。一方、低濃度第二導電型のシリコン膜３０ａ
の内、レジストマスク７２で覆われていた部分は、その
まま第二導電型不純物濃度が約１．０×１０17ｃｍ-3の
オフセット領域３１１′、３２１′となる。勿論、チャ
ネル領域３３は、第二導電型不純物濃度が約１．０×１
０17ｃｍ-3の低濃度第二導電型領域のままで有る。
【０１３３】この様にして、第二導電型の駆動回路用Ｔ
ＦＴ３０′を形成する。しかる後に、レジストマスク７
２を除去する。
ＦＴ３０′を形成する。しかる後に、レジストマスク７
２を除去する。
【０１３４】次に、第二導電型の画素用ＴＦＴ３０′の
形成領域をレジストマスク７３で覆う一方、第一導電型
の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦ
Ｔ２０の形成領域については開放状態とする（３回目の
マスク形成工程）。この状態で、第一導電型の画素用Ｔ
ＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０の形
成領域に対して、例えばリンイオンを約１．０×１０13
ｃｍ-2のドーズ量でイオン注入する（低濃度第一導電型
不純物導入工程／４回目の不純物導入工程）。
形成領域をレジストマスク７３で覆う一方、第一導電型
の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦ
Ｔ２０の形成領域については開放状態とする（３回目の
マスク形成工程）。この状態で、第一導電型の画素用Ｔ
ＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０の形
成領域に対して、例えばリンイオンを約１．０×１０13
ｃｍ-2のドーズ量でイオン注入する（低濃度第一導電型
不純物導入工程／４回目の不純物導入工程）。
【０１３５】その結果、ソース・ドレイン領域１０、２
０には、ゲート電極１５、２５に対して自己整合的に第
一導電型不純物濃度が約１．０×１０18ｃｍ-3の第一導
電型の低濃度ソース・ドレイン領域１１１、１２１、２
１１、２２１が形成される。尚不純物が導入されなかっ
た部分がチャネル領域１３、２３となる。
０には、ゲート電極１５、２５に対して自己整合的に第
一導電型不純物濃度が約１．０×１０18ｃｍ-3の第一導
電型の低濃度ソース・ドレイン領域１１１、１２１、２
１１、２２１が形成される。尚不純物が導入されなかっ
た部分がチャネル領域１３、２３となる。
【０１３６】この様にして、第一導電型の画素用ＴＦＴ
１０、及び第一導電型の駆動回路用ＴＦＴ２０を形成す
る。しかる後に、レジストマスク７３を除去する。
１０、及び第一導電型の駆動回路用ＴＦＴ２０を形成す
る。しかる後に、レジストマスク７３を除去する。
【０１３７】以降、図１に示す様に、層間絶縁膜４を形
成した後、活性化の為のアニールを行い、しかる後に、
コンタクトホールを形成してソース・ドレイン電極１
６、１７、２６、２７、３６、３７を形成すれば、レジ
ストマスク７１〜７３を形成する為の３回のマスク形成
工程と、４回の不純物導入工程によって、ＣＭＯＳ構造
をとるＴＦＴのソース・ドレイン領域とチャネル領域と
を形成でき、アクティブマトリクス基板１を製造出来
る。
成した後、活性化の為のアニールを行い、しかる後に、
コンタクトホールを形成してソース・ドレイン電極１
６、１７、２６、２７、３６、３７を形成すれば、レジ
ストマスク７１〜７３を形成する為の３回のマスク形成
工程と、４回の不純物導入工程によって、ＣＭＯＳ構造
をとるＴＦＴのソース・ドレイン領域とチャネル領域と
を形成でき、アクティブマトリクス基板１を製造出来
る。
【０１３８】斯様な製造方法でも、第二導電型の駆動回
路用ＴＦＴ３０′に於いて、ゲート電極３５に対峙する
部分を低濃度領域とするにあたり、ＬＤＤ構造ではな
く、チャネルと同一導電型で同一濃度を有するオフセッ
トゲート構造にして居る。この為、図３３（ａ）〜
（ｅ）を参照して説明した従来の製造方法に比較して、
マスク形成工程及び不純物導入工程のいずれについても
１回ずつ少ない。それ故、最小限の製造工程数によっ
て、画素領域及び駆動回路部のＴＦＴの電気的特性を向
上する事が出来る。
路用ＴＦＴ３０′に於いて、ゲート電極３５に対峙する
部分を低濃度領域とするにあたり、ＬＤＤ構造ではな
く、チャネルと同一導電型で同一濃度を有するオフセッ
トゲート構造にして居る。この為、図３３（ａ）〜
（ｅ）を参照して説明した従来の製造方法に比較して、
マスク形成工程及び不純物導入工程のいずれについても
１回ずつ少ない。それ故、最小限の製造工程数によっ
て、画素領域及び駆動回路部のＴＦＴの電気的特性を向
上する事が出来る。
【０１３９】［実施例２］本例では、各ＴＦＴへのチャ
ネルドープ条件を最適化する事によって、第一導電型の
ＴＦＴと第二導電型のＴＦＴとの間に於けるオン電流バ
ランスを向上する発明に関するもので有り、その基本的
な構造及び製造方法は、実施例１と概ね同様で有る為、
基本的な構造については図１を参照して簡単に説明する
と共に、その製造方法については説明を省略する。
ネルドープ条件を最適化する事によって、第一導電型の
ＴＦＴと第二導電型のＴＦＴとの間に於けるオン電流バ
ランスを向上する発明に関するもので有り、その基本的
な構造及び製造方法は、実施例１と概ね同様で有る為、
基本的な構造については図１を参照して簡単に説明する
と共に、その製造方法については説明を省略する。
【０１４０】本例に於いても、図１に示す様に、第一導
電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用
ＴＦＴ２０は、ソース・ドレイン領域１１、１２、２
１、２２の間にチャネルを形成する為のチャネル領域１
３、２３を有し、これらのチャネル領域１３、２３は、
低濃度の第二導電型不純物（本例では、Ｐ型導電性を示
すホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇ
ａ）、インジウム（Ｉｎ）などのアクセプター不純物）
を含んで居る。第一導電型の画素用ＴＦＴ１０、及び第
一導電型の駆動回路用ＴＦＴ２０は、ゲート電極１５、
２５の端部に対してゲート絶縁膜１４、２４を介して対
峙する第一導電型の低濃度ソース・ドレイン領域１１
１、１２１、１２１、１２２と、ソース・ドレイン電極
１６、１７、２６、２７が電気的に接続された第一導電
型の高濃度ソース・ドレイン領域１１２、１２２、２１
２、２２２とを有して居る。本例では、第一導電型ＴＦ
Ｔとして、Ｎ型ＴＦＴを用いて説明している為、ソース
・ドレイン領域に含まれる第一導電型不純物は、Ｎ型導
電性を示すリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓ
ｂ）等で有る。
電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用
ＴＦＴ２０は、ソース・ドレイン領域１１、１２、２
１、２２の間にチャネルを形成する為のチャネル領域１
３、２３を有し、これらのチャネル領域１３、２３は、
低濃度の第二導電型不純物（本例では、Ｐ型導電性を示
すホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇ
ａ）、インジウム（Ｉｎ）などのアクセプター不純物）
を含んで居る。第一導電型の画素用ＴＦＴ１０、及び第
一導電型の駆動回路用ＴＦＴ２０は、ゲート電極１５、
２５の端部に対してゲート絶縁膜１４、２４を介して対
峙する第一導電型の低濃度ソース・ドレイン領域１１
１、１２１、１２１、１２２と、ソース・ドレイン電極
１６、１７、２６、２７が電気的に接続された第一導電
型の高濃度ソース・ドレイン領域１１２、１２２、２１
２、２２２とを有して居る。本例では、第一導電型ＴＦ
Ｔとして、Ｎ型ＴＦＴを用いて説明している為、ソース
・ドレイン領域に含まれる第一導電型不純物は、Ｎ型導
電性を示すリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓ
ｂ）等で有る。
【０１４１】一方、第二導電型の駆動回路用ＴＦＴ３
０′は、低濃度の第二導電型不純物を含むチャネル領域
３３と、このチャネル領域と同じ不純物濃度をもってゲ
ート電極３５の端部に対してゲート絶縁膜３４を介して
対峙するオフセット領域３１１′、３２１′と、ソース
・ドレイン電極３６、３７が電気的に接続された第二導
電型の高濃度ソース・ドレイン領域３１２、３２２とを
有して居る。
０′は、低濃度の第二導電型不純物を含むチャネル領域
３３と、このチャネル領域と同じ不純物濃度をもってゲ
ート電極３５の端部に対してゲート絶縁膜３４を介して
対峙するオフセット領域３１１′、３２１′と、ソース
・ドレイン電極３６、３７が電気的に接続された第二導
電型の高濃度ソース・ドレイン領域３１２、３２２とを
有して居る。
【０１４２】この様に構成したアクティブマトリクス基
板１に於いて、チャネル領域１３、２３、３３は、実施
例１と同様、いずれも低濃度のボロンイオンによってチ
ャネルドープされ、低濃度第二導電型領域で有るが、そ
の不純物濃度は、以下の説明する条件を満たす様に設定
され、例えば、約５×１０16ｃｍ-3〜約１×１０18ｃｍ
-3で有る。通常、オフセット構造を有する第二導電型の
駆動回路用ＴＦＴ３０′は、ＬＤＤ構造を有する第一導
電型の駆動回路用ＴＦＴ２０に比較してオン電流がやや
小さくなる傾向に有る。その主なる理由は、オフセット
構造とＬＤＤ構造の比抵抗の相違にあり、しかも、第二
導電型を第二導電型、第一導電型を第一導電型とした場
合には、更に正孔の移動度が電子の移動度に比して小さ
い事も起因して居る。
板１に於いて、チャネル領域１３、２３、３３は、実施
例１と同様、いずれも低濃度のボロンイオンによってチ
ャネルドープされ、低濃度第二導電型領域で有るが、そ
の不純物濃度は、以下の説明する条件を満たす様に設定
され、例えば、約５×１０16ｃｍ-3〜約１×１０18ｃｍ
-3で有る。通常、オフセット構造を有する第二導電型の
駆動回路用ＴＦＴ３０′は、ＬＤＤ構造を有する第一導
電型の駆動回路用ＴＦＴ２０に比較してオン電流がやや
小さくなる傾向に有る。その主なる理由は、オフセット
構造とＬＤＤ構造の比抵抗の相違にあり、しかも、第二
導電型を第二導電型、第一導電型を第一導電型とした場
合には、更に正孔の移動度が電子の移動度に比して小さ
い事も起因して居る。
【０１４３】そこで、本例では、チャネルドープされる
不純物量を多めに設定する事によって、第二導電型（第
二導電型で有る）の駆動回路用ＴＦＴ３０′を弱いデプ
レーション・モードとし、第一導電型（第一導電型で有
る）の駆動回路用ＴＦＴ２０を弱いエンハンス・モード
とする。それにより、第二導電型の駆動回路用ＴＦＴ３
０′のオフセット領域３１１′、３１２′は、実質的に
は抵抗の小さなＬＤＤ領域となる。しかも、オン状態
（例えば、第二導電型の駆動回路用ＴＦＴ３０′では、
ソース・ドレイン電圧ＶDS＝−５Ｖ、ゲート電圧ＶGS＝
−１０Ｖ、第一導電型の駆動回路用ＴＦＴ２０では、ソ
ース・ドレイン電圧ＶDS＝＋５Ｖ、ゲート電圧ＶGS＝＋
１０Ｖの状態）に於けるオン電流のレベルを両導電型の
ＴＦＴの間でそろえる事が可能となる。
不純物量を多めに設定する事によって、第二導電型（第
二導電型で有る）の駆動回路用ＴＦＴ３０′を弱いデプ
レーション・モードとし、第一導電型（第一導電型で有
る）の駆動回路用ＴＦＴ２０を弱いエンハンス・モード
とする。それにより、第二導電型の駆動回路用ＴＦＴ３
０′のオフセット領域３１１′、３１２′は、実質的に
は抵抗の小さなＬＤＤ領域となる。しかも、オン状態
（例えば、第二導電型の駆動回路用ＴＦＴ３０′では、
ソース・ドレイン電圧ＶDS＝−５Ｖ、ゲート電圧ＶGS＝
−１０Ｖ、第一導電型の駆動回路用ＴＦＴ２０では、ソ
ース・ドレイン電圧ＶDS＝＋５Ｖ、ゲート電圧ＶGS＝＋
１０Ｖの状態）に於けるオン電流のレベルを両導電型の
ＴＦＴの間でそろえる事が可能となる。
【０１４４】即ち図６に示す様に、第一導電型のＴＦＴ
（第一導電型の画素用ＴＦＴ１０、および第一導電型の
駆動回路用ＴＦＴ２０）のドレイン電流−ゲート電圧特
性を実線Ｌ５で示し、第二導電型のＴＦＴ（第二導電型
の駆動回路用ＴＦＴ３０′）のドレイン電流−ゲート電
圧特性を点線Ｌ６で示し、第一導電型のＴＦＴ（第一導
電型の駆動回路用ＴＦＴ２０）のソース・ドレイン電圧
をＶＤＳ１ 、ゲート電圧をＶＧＳ１ 、ソース・ドレイ
ン電流をＩＤＳ１ とし、第二導電型のＴＦＴ（第二導
電型の駆動回路用ＴＦＴ３０′）のソース・ドレイン電
圧をＶDS2 、ゲート電圧をＶGS2 、ソース・ドレイン電
流をＩDS2 とした時、｜ＶDS1 ｜＝｜ＶDS 2 ｜、ＶGS1
＝ＶGS2 ＝０の条件下で、ＩDS2 ＞ＩDS1 と成る様に、
第二導電型のＴＦＴ（第二導電型の駆動回路用ＴＦＴ３
０′）のオフセット領域３１１′、３２１′、及び各Ｔ
ＦＴのチャネル領域１３、２３、３３に於ける第二導電
型不純物濃度を設定して有る。
（第一導電型の画素用ＴＦＴ１０、および第一導電型の
駆動回路用ＴＦＴ２０）のドレイン電流−ゲート電圧特
性を実線Ｌ５で示し、第二導電型のＴＦＴ（第二導電型
の駆動回路用ＴＦＴ３０′）のドレイン電流−ゲート電
圧特性を点線Ｌ６で示し、第一導電型のＴＦＴ（第一導
電型の駆動回路用ＴＦＴ２０）のソース・ドレイン電圧
をＶＤＳ１ 、ゲート電圧をＶＧＳ１ 、ソース・ドレイ
ン電流をＩＤＳ１ とし、第二導電型のＴＦＴ（第二導
電型の駆動回路用ＴＦＴ３０′）のソース・ドレイン電
圧をＶDS2 、ゲート電圧をＶGS2 、ソース・ドレイン電
流をＩDS2 とした時、｜ＶDS1 ｜＝｜ＶDS 2 ｜、ＶGS1
＝ＶGS2 ＝０の条件下で、ＩDS2 ＞ＩDS1 と成る様に、
第二導電型のＴＦＴ（第二導電型の駆動回路用ＴＦＴ３
０′）のオフセット領域３１１′、３２１′、及び各Ｔ
ＦＴのチャネル領域１３、２３、３３に於ける第二導電
型不純物濃度を設定して有る。
【０１４５】言い換えれば、｜ＶDS1 ｜＝｜ＶDS2 ｜の
条件下で、第一導電型のＴＦＴのソース・ドレイン電流
ＩDS1 を表す実線Ｌ５と、第二導電型のＴＦＴのソース
・ドレイン電流ＩDS2 を表す点線Ｌ６との交点Ｒ（Ｖ
GS1 ＝ＶGS2 でＩDS1 ＝ＩDS2）に対応するゲート電圧
の値は、第一導電型の駆動回路用ＴＦＴ２０に於いて、
ソース・ドレイン電流ＩDS1 のオン領域側に相当するゲ
ート電圧領域（第二導電型の駆動回路用ＴＦＴ３０′に
於いて、ソース・ドレイン電流ＩDS2 のオフ領域側に相
当するゲート電圧領域）、即ち正のゲート電圧領域に有
る。
条件下で、第一導電型のＴＦＴのソース・ドレイン電流
ＩDS1 を表す実線Ｌ５と、第二導電型のＴＦＴのソース
・ドレイン電流ＩDS2 を表す点線Ｌ６との交点Ｒ（Ｖ
GS1 ＝ＶGS2 でＩDS1 ＝ＩDS2）に対応するゲート電圧
の値は、第一導電型の駆動回路用ＴＦＴ２０に於いて、
ソース・ドレイン電流ＩDS1 のオン領域側に相当するゲ
ート電圧領域（第二導電型の駆動回路用ＴＦＴ３０′に
於いて、ソース・ドレイン電流ＩDS2 のオフ領域側に相
当するゲート電圧領域）、即ち正のゲート電圧領域に有
る。
【０１４６】尚図６には、参考までに、図３に示した実
施例１に係る第一導電型のＴＦＴ（第一導電型の画素用
ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０）
のドレイン電流−ゲート電圧特性を一点鎖線Ｌ３で示
し、実施例１に第二導電型のＴＦＴ（第二導電型の駆動
回路用ＴＦＴ３０′）のドレイン電流−ゲート電圧特性
を一点鎖線Ｌ４′で示して有る。
施例１に係る第一導電型のＴＦＴ（第一導電型の画素用
ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０）
のドレイン電流−ゲート電圧特性を一点鎖線Ｌ３で示
し、実施例１に第二導電型のＴＦＴ（第二導電型の駆動
回路用ＴＦＴ３０′）のドレイン電流−ゲート電圧特性
を一点鎖線Ｌ４′で示して有る。
【０１４７】この様に、本例では、第二導電型の駆動回
路用ＴＦＴ３０′のオフセット領域３１１′、３１２′
を、実質的に抵抗の小さなＬＤＤ領域とする事によっ
て、この部分に起因する寄生抵抗を低減して有る。又オ
フセット領域とＬＤＤ領域とを比較すると、ＬＤＤ領域
の方が抵抗値が小さいの一般的で有るが、本例では、オ
フセット構造の第二導電型の駆動回路用ＴＦＴ３０′に
ついては、弱いデプレーション・モードとし、ＬＤＤ構
造の第一導電型の駆動回路用ＴＦＴ２０については、弱
いエンハンス・モードとしてある為、オフセット構造の
第二導電型の駆動回路用ＴＦＴ３０′のオン状態に於け
るゲート・バイアス値をＬＤＤ構造の第一導電型の駆動
回路用ＴＦＴ２０のオン状態に於けるゲート・バイアス
値よりも大きくとり得る。図６に示す例で説明すると、
例えば、交点Ｒの位置をＶGS＝＋２Ｖとし、オン状態を
｜ＶGS｜＝１０Ｖとする。こうすると、オフセット構造
の第二導電型の駆動回路用ＴＦＴ３０′のオン状態に於
けるゲート・バイアス値は、一点鎖線Ｌ４′で表す特性
では約−１２Ｖに相当し、ＬＤＤ構造の第一導電型の駆
動回路用ＴＦＴ２０のオン状態に於けるゲート・バイア
ス値は、一点鎖線Ｌ３で表す特性では約＋８Ｖに相当す
るので、オン電流のバランスをとる事が可能となる。又
この手法では、オフセット構造の第二導電型の駆動回路
用ＴＦＴ３０′と、ＬＤＤ構造の第一導電型の駆動回路
用ＴＦＴ２０との間に於いて、トランジスタ容量を同等
にする事も可能で有る。即ち第二導電型の駆動回路用Ｔ
ＦＴ３０′と、第一導電型の駆動回路用ＴＦＴ２０との
間に於けるオン電流のバランスは、チャネルドープ（オ
フセット領域３１１′、３２１′に於けるドープ量）に
よって確保している為、両ＴＦＴの間でチャネル長／チ
ャネル幅を同等とする事によって、両ＴＦＴの間でのト
ランジスタ容量のバランスを確保する事が出来る。それ
故、トランジスタ容量が同等で、且つ、オン電流が同等
で有る為、安定に高速動作するＣＭＯＳ回路を得る事が
出来る。
路用ＴＦＴ３０′のオフセット領域３１１′、３１２′
を、実質的に抵抗の小さなＬＤＤ領域とする事によっ
て、この部分に起因する寄生抵抗を低減して有る。又オ
フセット領域とＬＤＤ領域とを比較すると、ＬＤＤ領域
の方が抵抗値が小さいの一般的で有るが、本例では、オ
フセット構造の第二導電型の駆動回路用ＴＦＴ３０′に
ついては、弱いデプレーション・モードとし、ＬＤＤ構
造の第一導電型の駆動回路用ＴＦＴ２０については、弱
いエンハンス・モードとしてある為、オフセット構造の
第二導電型の駆動回路用ＴＦＴ３０′のオン状態に於け
るゲート・バイアス値をＬＤＤ構造の第一導電型の駆動
回路用ＴＦＴ２０のオン状態に於けるゲート・バイアス
値よりも大きくとり得る。図６に示す例で説明すると、
例えば、交点Ｒの位置をＶGS＝＋２Ｖとし、オン状態を
｜ＶGS｜＝１０Ｖとする。こうすると、オフセット構造
の第二導電型の駆動回路用ＴＦＴ３０′のオン状態に於
けるゲート・バイアス値は、一点鎖線Ｌ４′で表す特性
では約−１２Ｖに相当し、ＬＤＤ構造の第一導電型の駆
動回路用ＴＦＴ２０のオン状態に於けるゲート・バイア
ス値は、一点鎖線Ｌ３で表す特性では約＋８Ｖに相当す
るので、オン電流のバランスをとる事が可能となる。又
この手法では、オフセット構造の第二導電型の駆動回路
用ＴＦＴ３０′と、ＬＤＤ構造の第一導電型の駆動回路
用ＴＦＴ２０との間に於いて、トランジスタ容量を同等
にする事も可能で有る。即ち第二導電型の駆動回路用Ｔ
ＦＴ３０′と、第一導電型の駆動回路用ＴＦＴ２０との
間に於けるオン電流のバランスは、チャネルドープ（オ
フセット領域３１１′、３２１′に於けるドープ量）に
よって確保している為、両ＴＦＴの間でチャネル長／チ
ャネル幅を同等とする事によって、両ＴＦＴの間でのト
ランジスタ容量のバランスを確保する事が出来る。それ
故、トランジスタ容量が同等で、且つ、オン電流が同等
で有る為、安定に高速動作するＣＭＯＳ回路を得る事が
出来る。
【０１４８】斯様な構成のＴＦＴの製造方法は、実施例
１と概ね同様で有る為、製造方法の説明を省略するが、
各領域への不純物の導入量については、チャネルドープ
量に対応して最適な値に設定される。又最適チャネルド
ープ量は、ゲート絶縁膜質や下地保護膜（半導体層と基
板との間の保護膜）の質などにより異なる。
１と概ね同様で有る為、製造方法の説明を省略するが、
各領域への不純物の導入量については、チャネルドープ
量に対応して最適な値に設定される。又最適チャネルド
ープ量は、ゲート絶縁膜質や下地保護膜（半導体層と基
板との間の保護膜）の質などにより異なる。
【０１４９】［実施例１、２の変形例］尚本例の様に、
オフセット領域３１１′、３２１′を形成する事によ
り、ゲート電極３５に対峙する部分を低濃度領域とする
方法であれば、シリコン膜１０ａ、２０ａ、３０ａにゲ
ート絶縁膜１４、２４、３４を形成した後、低濃度第二
導電型シリコン膜形成工程に於いてボロンイオン（低濃
度第二導電型の不純物）を打ち込む方法に代えて、シリ
コン膜１０ａ、２０ａ、３０ａに対してゲート絶縁膜１
４、２４、３４を形成する前に、低濃度第二導電型シリ
コン膜形成工程に於いてボロンイオンを打ち込み、その
後に、ゲート絶縁膜１４、２４、３４を形成してもよ
い。
オフセット領域３１１′、３２１′を形成する事によ
り、ゲート電極３５に対峙する部分を低濃度領域とする
方法であれば、シリコン膜１０ａ、２０ａ、３０ａにゲ
ート絶縁膜１４、２４、３４を形成した後、低濃度第二
導電型シリコン膜形成工程に於いてボロンイオン（低濃
度第二導電型の不純物）を打ち込む方法に代えて、シリ
コン膜１０ａ、２０ａ、３０ａに対してゲート絶縁膜１
４、２４、３４を形成する前に、低濃度第二導電型シリ
コン膜形成工程に於いてボロンイオンを打ち込み、その
後に、ゲート絶縁膜１４、２４、３４を形成してもよ
い。
【０１５０】又真性のシリコン膜１０ａ、２０ａ、３０
ａを形成した後に、低濃度第二導電型シリコン膜形成工
程に於いて低濃度第二導電型の不純物を打ち込む方法に
代えて、Ｂ２Ｈ６ とＳｉＨ６ との混合ガスを用いて低
濃度のボロンをドープしたシリコン膜（ドープトシリコ
ン膜／ドープト半導体膜）を低濃度第二導電型のシリコ
ン膜１０ａ、２０ａ、３０ａとしてＣＶＤ法により形成
した後、それにゲート絶縁膜１４、２４、３４を形成
し、しかる後に、図４（ｂ）〜（ｄ）に示す工程、また
は図５（ｂ）〜（ｄ）に示す工程を行なってもよい。
ａを形成した後に、低濃度第二導電型シリコン膜形成工
程に於いて低濃度第二導電型の不純物を打ち込む方法に
代えて、Ｂ２Ｈ６ とＳｉＨ６ との混合ガスを用いて低
濃度のボロンをドープしたシリコン膜（ドープトシリコ
ン膜／ドープト半導体膜）を低濃度第二導電型のシリコ
ン膜１０ａ、２０ａ、３０ａとしてＣＶＤ法により形成
した後、それにゲート絶縁膜１４、２４、３４を形成
し、しかる後に、図４（ｂ）〜（ｄ）に示す工程、また
は図５（ｂ）〜（ｄ）に示す工程を行なってもよい。
【０１５１】更に本例のアクティブマトリクス基板の製
造方法では、いずれの場合にも、少なくとも、低濃度第
二導電型不純物導入工程、ゲート電極形成工程、低濃度
第一導電型不純物導入工程、高濃度第一導電型不純物導
入工程、及び高濃度第２導電型不純物導入工程を行なう
が、これらの工程間に於いて、その順序については、低
濃度第二導電型不純物導入工程を、ゲート電極形成工程
を行なう以前に各ＴＦＴのチャネル領域に対するチャネ
ルドープと同時に行い、低濃度第一導電型不純物導入工
程を、ゲート電極形成工程を行なった後にゲート電極を
マスクとして行うのであれば、表１に示す条件Ａ〜条件
Ｔのいずれの工程順序を用いてもよい。
造方法では、いずれの場合にも、少なくとも、低濃度第
二導電型不純物導入工程、ゲート電極形成工程、低濃度
第一導電型不純物導入工程、高濃度第一導電型不純物導
入工程、及び高濃度第２導電型不純物導入工程を行なう
が、これらの工程間に於いて、その順序については、低
濃度第二導電型不純物導入工程を、ゲート電極形成工程
を行なう以前に各ＴＦＴのチャネル領域に対するチャネ
ルドープと同時に行い、低濃度第一導電型不純物導入工
程を、ゲート電極形成工程を行なった後にゲート電極を
マスクとして行うのであれば、表１に示す条件Ａ〜条件
Ｔのいずれの工程順序を用いてもよい。
【０１５２】
【表１】
【０１５３】即ち表１には、低濃度第二導電型不純物導
入工程をＣ／Ｄ（Ｐ- ）、ゲート電極形成工程をＧａｔ
ｅ、低濃度第一導電型不純物導入工程をＮ- 、高濃度第
一導電型不純物導入工程をＮ+ 、及び高濃度第二導電型
不純物導入工程をＰ+ で示してあり、その内の条件Ａ
は、図４を参照して説明した工程順序で有り、その内の
条件Ｃは、図５を参照して説明した工程順序で有る。
入工程をＣ／Ｄ（Ｐ- ）、ゲート電極形成工程をＧａｔ
ｅ、低濃度第一導電型不純物導入工程をＮ- 、高濃度第
一導電型不純物導入工程をＮ+ 、及び高濃度第二導電型
不純物導入工程をＰ+ で示してあり、その内の条件Ａ
は、図４を参照して説明した工程順序で有り、その内の
条件Ｃは、図５を参照して説明した工程順序で有る。
【０１５４】低濃度第二導電型不純物導入工程は、低濃
度第二導電型不純物を含むドープト半導体膜を成膜する
工程で作成してもよい。例えば、ボロンをドープすると
き、ＣＶＤ炉にモノシラン（ＳｉＨ4 ）やジシラン（Ｓ
ｉ2 Ｈ6 ）と同時にジボラン（Ｂ2 Ｈ6 ）を導入する事
によって得られる。ＬＰＣＰＤ法でこれらドープト半導
体膜を堆積する場合、ジボラン等の添加物の濃度は、
０．１ｐｐｍから１００ｐｐｍ程度が好ましく、希釈ガ
スは水素、ヘリウム、窒素が適して居る。一方、ＰＥＣ
ＶＤ法で堆積する場合は、濃度は先と同じで有るが、希
釈ガスは、ヘリウム、アルゴンなどが適して居る。こう
して、ドープト半導体膜を堆積した後、パターニングを
施し、さらにゲート絶縁膜を半導体膜の表面に形成して
もよい。
度第二導電型不純物を含むドープト半導体膜を成膜する
工程で作成してもよい。例えば、ボロンをドープすると
き、ＣＶＤ炉にモノシラン（ＳｉＨ4 ）やジシラン（Ｓ
ｉ2 Ｈ6 ）と同時にジボラン（Ｂ2 Ｈ6 ）を導入する事
によって得られる。ＬＰＣＰＤ法でこれらドープト半導
体膜を堆積する場合、ジボラン等の添加物の濃度は、
０．１ｐｐｍから１００ｐｐｍ程度が好ましく、希釈ガ
スは水素、ヘリウム、窒素が適して居る。一方、ＰＥＣ
ＶＤ法で堆積する場合は、濃度は先と同じで有るが、希
釈ガスは、ヘリウム、アルゴンなどが適して居る。こう
して、ドープト半導体膜を堆積した後、パターニングを
施し、さらにゲート絶縁膜を半導体膜の表面に形成して
もよい。
【０１５５】又不純物導入方法としては、例えば、ドー
パントガスから発生した全てのイオンを質量分離せずに
打ち込む方法、いわゆるイオンドーピング法を用いても
よい。この方法で、例えば、第一導電型の不純物を高濃
度に打ち込む場合には、ＰＨ3 を約１％〜約１０％含
み、残部が水素ガスやヘリウムガスからなる混合ガスを
用い、この混合ガスから発生する全てのイオンを質量分
離せずに打ち込む。これに対して、第一導電型の不純物
を低濃度に打ち込む場合には、ＰＨ3 を約０．０１％〜
約１％含み、残部が水素ガス等からなる混合ガスから発
生する全てのイオンを質量分離せずに打ち込んだ後、純
水素ガスから発生するイオンを質量分離せずに打ち込ん
で、シリコン膜中の不整結合を終端化する事が好まし
い。更に不純物の導入方法については、イオン注入法や
イオンドーピング法の他にも、プラズマドーピング法、
レーザドーピング法などを用いてもよい。
パントガスから発生した全てのイオンを質量分離せずに
打ち込む方法、いわゆるイオンドーピング法を用いても
よい。この方法で、例えば、第一導電型の不純物を高濃
度に打ち込む場合には、ＰＨ3 を約１％〜約１０％含
み、残部が水素ガスやヘリウムガスからなる混合ガスを
用い、この混合ガスから発生する全てのイオンを質量分
離せずに打ち込む。これに対して、第一導電型の不純物
を低濃度に打ち込む場合には、ＰＨ3 を約０．０１％〜
約１％含み、残部が水素ガス等からなる混合ガスから発
生する全てのイオンを質量分離せずに打ち込んだ後、純
水素ガスから発生するイオンを質量分離せずに打ち込ん
で、シリコン膜中の不整結合を終端化する事が好まし
い。更に不純物の導入方法については、イオン注入法や
イオンドーピング法の他にも、プラズマドーピング法、
レーザドーピング法などを用いてもよい。
【０１５６】本例のアクティブマトリクス基板１では、
第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回
路用ＴＦＴ２０の第一導電型の低濃度ソース・ドレイン
領域１１１、１２１、２１１、２２１の不純物濃度を約
１．０×１０18ｃｍ-3とし、第一導電型の高濃度ソース
・ドレイン領域１１２、１２２、２１２、２２２の不純
物濃度を約１．０×１０20ｃｍ-3としたが、かかる濃度
については、アクティブマトリクス基板１の仕様などに
応じて最適な値に設定されるべき性質のもので有り、上
記の数値に限らない。さらに又マスクの材質についても
レジストマスクに限らない。
第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回
路用ＴＦＴ２０の第一導電型の低濃度ソース・ドレイン
領域１１１、１２１、２１１、２２１の不純物濃度を約
１．０×１０18ｃｍ-3とし、第一導電型の高濃度ソース
・ドレイン領域１１２、１２２、２１２、２２２の不純
物濃度を約１．０×１０20ｃｍ-3としたが、かかる濃度
については、アクティブマトリクス基板１の仕様などに
応じて最適な値に設定されるべき性質のもので有り、上
記の数値に限らない。さらに又マスクの材質についても
レジストマスクに限らない。
【０１５７】［実施例３］ （アクティブマトリクス基板の構成）図７は、本例の液
晶表示装置に於ける駆動回路内蔵型のアクティブマトリ
クス基板の構造を模式的に示す断面図、図８は、液晶表
示装置の構成を模式的に示すブロック図で有る。
晶表示装置に於ける駆動回路内蔵型のアクティブマトリ
クス基板の構造を模式的に示す断面図、図８は、液晶表
示装置の構成を模式的に示すブロック図で有る。
【０１５８】図７に於いて、本例の液晶表示装置の駆動
回路内蔵型のアクティブマトリクス基板では、その左側
領域から右側領域に向かって駆動回路部、画素領域、及
びこの画素領域内の保持容量形成領域を模式的に示す様
に、第二導電型の駆動回路用ＴＦＴ３０、第一導電型の
駆動回路用ＴＦＴ２０、第一導電型の画素用ＴＦＴ１
０、及び保持容量４０が同一の絶縁基板２の上に形成さ
れて居る。
回路内蔵型のアクティブマトリクス基板では、その左側
領域から右側領域に向かって駆動回路部、画素領域、及
びこの画素領域内の保持容量形成領域を模式的に示す様
に、第二導電型の駆動回路用ＴＦＴ３０、第一導電型の
駆動回路用ＴＦＴ２０、第一導電型の画素用ＴＦＴ１
０、及び保持容量４０が同一の絶縁基板２の上に形成さ
れて居る。
【０１５９】本例では、図８に示す様に、画素領域には
前段の走査線９１との間に保持容量４０が形成され、こ
の保持容量４０は液晶セル（液晶容量９４）での電荷の
保持特性を高める機能を有して居る。この保持容量４０
は、画素用ＴＦＴ１０を形成する為のシリコン膜Ｓ１と
同時形成されたシリコン膜Ｓ２を導電化したものを下層
側電極部４０ｃ（第一の電極部）とし、この下層側電極
部４０ｃに対して前段の走査線９１から張り出した上層
側電極部４５（第二の電極部）が重なった状態に有る。
尚保持容量４０は、各画素領域に於いて前段の走査線９
１との間に構成されているが、専用の容量線との間に構
成される場合も有る。
前段の走査線９１との間に保持容量４０が形成され、こ
の保持容量４０は液晶セル（液晶容量９４）での電荷の
保持特性を高める機能を有して居る。この保持容量４０
は、画素用ＴＦＴ１０を形成する為のシリコン膜Ｓ１と
同時形成されたシリコン膜Ｓ２を導電化したものを下層
側電極部４０ｃ（第一の電極部）とし、この下層側電極
部４０ｃに対して前段の走査線９１から張り出した上層
側電極部４５（第二の電極部）が重なった状態に有る。
尚保持容量４０は、各画素領域に於いて前段の走査線９
１との間に構成されているが、専用の容量線との間に構
成される場合も有る。
【０１６０】再び、図７に於いて、第一導電型の画素用
ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ２０、及び
第二導電型の駆動回路用ＴＦＴ３０は、いずれも、ソー
ス・ドレイン領域１１、１２、２１、２２、３１、３２
の間にチャネルを形成する為のチャネル領域１３、２
３、３３を有して居る。これらのチャネル領域１３、２
３、３３は、低濃度のボロンイオンによってチャネルド
ープしてある為、不純物濃度が約１×１０17ｃｍ-3の低
濃度第二導電型領域で有る。従って、第一導電型の駆動
回路用ＴＦＴ２０および第二導電型の駆動回路用ＴＦＴ
３０のスレッショルド電圧（Ｖｔｈ）を所定の値に設定
して有る。一般に、正孔の移動度は電子の移動度に比し
て小さい為、従来は、第二導電型の駆動回路用ＴＦＴの
オン電流が第一導電型の駆動回路用ＴＦＴのオン電流に
比して著しく小さい傾向にあった。かかる問題点は、本
例では、Ｖｔｈを調整する事により、ほぼ解消できて居
る。それ故、本例のアクティブマトリクス基板１では、
ＣＭＯＳ回路を構成するＴＦＴ間に於けるオン電流のバ
ランスがよい。
ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ２０、及び
第二導電型の駆動回路用ＴＦＴ３０は、いずれも、ソー
ス・ドレイン領域１１、１２、２１、２２、３１、３２
の間にチャネルを形成する為のチャネル領域１３、２
３、３３を有して居る。これらのチャネル領域１３、２
３、３３は、低濃度のボロンイオンによってチャネルド
ープしてある為、不純物濃度が約１×１０17ｃｍ-3の低
濃度第二導電型領域で有る。従って、第一導電型の駆動
回路用ＴＦＴ２０および第二導電型の駆動回路用ＴＦＴ
３０のスレッショルド電圧（Ｖｔｈ）を所定の値に設定
して有る。一般に、正孔の移動度は電子の移動度に比し
て小さい為、従来は、第二導電型の駆動回路用ＴＦＴの
オン電流が第一導電型の駆動回路用ＴＦＴのオン電流に
比して著しく小さい傾向にあった。かかる問題点は、本
例では、Ｖｔｈを調整する事により、ほぼ解消できて居
る。それ故、本例のアクティブマトリクス基板１では、
ＣＭＯＳ回路を構成するＴＦＴ間に於けるオン電流のバ
ランスがよい。
【０１６１】第一導電型の画素用ＴＦＴ１０、第一導電
型の駆動回路用ＴＦＴ２０、及び第二導電型の駆動回路
用ＴＦＴ３０は、チャネル領域１３、２３、３３の表面
側に対して、ゲート絶縁膜１４、２４、３４（厚さが約
１２００オングストロームのシリコン酸化膜）を介して
対峙するゲート電極１５、２５、３５を有する。
型の駆動回路用ＴＦＴ２０、及び第二導電型の駆動回路
用ＴＦＴ３０は、チャネル領域１３、２３、３３の表面
側に対して、ゲート絶縁膜１４、２４、３４（厚さが約
１２００オングストロームのシリコン酸化膜）を介して
対峙するゲート電極１５、２５、３５を有する。
【０１６２】この様に構成したアクティブマトリクス基
板１に於いて、ソース・ドレイン領域１１、１２、２
１、２２、３１、３２は、ゲート電極１５、２５、３５
の端部に対してゲート絶縁膜１４、２４、３４を介して
対峙する部分に低濃度ソース・ドレイン領域１１１、１
２１、２１１、２２１、３１１、３２１を有しており、
いずれのＴＦＴもＬＤＤ構造になって居る。
板１に於いて、ソース・ドレイン領域１１、１２、２
１、２２、３１、３２は、ゲート電極１５、２５、３５
の端部に対してゲート絶縁膜１４、２４、３４を介して
対峙する部分に低濃度ソース・ドレイン領域１１１、１
２１、２１１、２２１、３１１、３２１を有しており、
いずれのＴＦＴもＬＤＤ構造になって居る。
【０１６３】尚第一導電型の画素用ＴＦＴ１０、第一導
電型の駆動回路用ＴＦＴ２０、及び第二導電型の駆動回
路用ＴＦＴ３０のソース・ドレイン領域１１、１２、２
１、２２、３１、３２の内、低濃度ソース・ドレイン領
域１１１、１２１、２１１、２２１、３１１、３２１を
除く領域は、不純物濃度が約１×１０20ｃｍ-3の高濃度
ソース・ドレイン領域１１２、１２２、２１２、２２
２、３１２、３２２で有る。これらの高濃度領域に対し
て、各ＴＦＴに対する信号線や画素電極などのソース・
ドレイン電極１６、１７、２６、２７、３６、３７が層
間絶縁膜４のコンタクトホールを介して電気的に接続し
て居る。
電型の駆動回路用ＴＦＴ２０、及び第二導電型の駆動回
路用ＴＦＴ３０のソース・ドレイン領域１１、１２、２
１、２２、３１、３２の内、低濃度ソース・ドレイン領
域１１１、１２１、２１１、２２１、３１１、３２１を
除く領域は、不純物濃度が約１×１０20ｃｍ-3の高濃度
ソース・ドレイン領域１１２、１２２、２１２、２２
２、３１２、３２２で有る。これらの高濃度領域に対し
て、各ＴＦＴに対する信号線や画素電極などのソース・
ドレイン電極１６、１７、２６、２７、３６、３７が層
間絶縁膜４のコンタクトホールを介して電気的に接続し
て居る。
【０１６４】（ＴＦＴのオン・オフリーク電流特性）こ
の様に構成したＴＦＴは、ゲート電極１５、２５、３５
の端部に対峙する部分が低濃度領域（低濃度ソース・ド
レイン領域１１１、１２１、２１１、２２１）で有る
為、ドレイン端に於ける電界強度が緩和された状態に有
る。それ故、図３２に第一導電型のＴＦＴ（第一導電型
の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦ
Ｔ２０）のドレイン電流−ゲート電圧特性を実線Ｌ３で
示し、第二導電型のＴＦＴ（第二導電型の駆動回路用Ｔ
ＦＴ３０）のドレイン電流−ゲート電圧特性を点線Ｌ４
で示す様に、ＴＦＴのオフリーク電流が著しく小さい。
の様に構成したＴＦＴは、ゲート電極１５、２５、３５
の端部に対峙する部分が低濃度領域（低濃度ソース・ド
レイン領域１１１、１２１、２１１、２２１）で有る
為、ドレイン端に於ける電界強度が緩和された状態に有
る。それ故、図３２に第一導電型のＴＦＴ（第一導電型
の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦ
Ｔ２０）のドレイン電流−ゲート電圧特性を実線Ｌ３で
示し、第二導電型のＴＦＴ（第二導電型の駆動回路用Ｔ
ＦＴ３０）のドレイン電流−ゲート電圧特性を点線Ｌ４
で示す様に、ＴＦＴのオフリーク電流が著しく小さい。
【０１６５】又図３１（ａ）にＬＤＤ構造の第一導電型
のＴＦＴ（第一導電型の画素用ＴＦＴ１０、及び第一導
電型の駆動回路用ＴＦＴ２０）に於ける耐電圧特性を実
線Ｌ２１で示し、図３１（ｂ）にＬＤＤ構造の第二導電
型のＴＦＴに於ける耐電圧特性を実線Ｌ２２で示す様
に、ＬＤＤ構造のＴＦＴは、セルフアライン構造のＴＦ
Ｔに比較して、ソース・ドレイン間の耐電圧が高いの
で、チャネル長を短くする事が出来る。
のＴＦＴ（第一導電型の画素用ＴＦＴ１０、及び第一導
電型の駆動回路用ＴＦＴ２０）に於ける耐電圧特性を実
線Ｌ２１で示し、図３１（ｂ）にＬＤＤ構造の第二導電
型のＴＦＴに於ける耐電圧特性を実線Ｌ２２で示す様
に、ＬＤＤ構造のＴＦＴは、セルフアライン構造のＴＦ
Ｔに比較して、ソース・ドレイン間の耐電圧が高いの
で、チャネル長を短くする事が出来る。
【０１６６】（ＴＦＴの製造方法）斯様な構造のアクテ
ィブマトリクス基板１は、例えば以下の方法により製造
出来る。尚以下の説明に於いて、不純物濃度はいずれも
活性化アニール後の不純物濃度で表して有る。
ィブマトリクス基板１は、例えば以下の方法により製造
出来る。尚以下の説明に於いて、不純物濃度はいずれも
活性化アニール後の不純物濃度で表して有る。
【０１６７】まず、ＴＦＴのＶｔｈを調整する為に、半
導体膜に低濃度で不純物を導入する。即ち図９（ａ）に
示す様に、石英基板などの絶縁基板２の表面の内、画素
用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ２０、第
二導電型の駆動回路用ＴＦＴ３０、及び保持容量４０の
形成領域に、例えば、不純物濃度が１×１０17ｃｍ-3の
低濃度第二導電型のシリコン膜１０ａ、２０ａ、３０
ａ、４０ａ、ゲート絶縁膜１４、２４、３４、及び誘電
体膜４４を同時に形成する（低濃度第二導電型シリコン
膜形成工程）。
導体膜に低濃度で不純物を導入する。即ち図９（ａ）に
示す様に、石英基板などの絶縁基板２の表面の内、画素
用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ２０、第
二導電型の駆動回路用ＴＦＴ３０、及び保持容量４０の
形成領域に、例えば、不純物濃度が１×１０17ｃｍ-3の
低濃度第二導電型のシリコン膜１０ａ、２０ａ、３０
ａ、４０ａ、ゲート絶縁膜１４、２４、３４、及び誘電
体膜４４を同時に形成する（低濃度第二導電型シリコン
膜形成工程）。
【０１６８】それには、絶縁基板２の表面に、ＬＰＣＶ
Ｄ法またはプラズマＣＶＤ法などを用いて真性のポリシ
リコン膜を形成した後、ポリシリコン膜をフォトリソグ
ラフィ法によってパタニングして、それを島状のシリコ
ン膜１０ａ、２０ａ、３０ａ、４０ａにする（シリコン
膜形成工程）。
Ｄ法またはプラズマＣＶＤ法などを用いて真性のポリシ
リコン膜を形成した後、ポリシリコン膜をフォトリソグ
ラフィ法によってパタニングして、それを島状のシリコ
ン膜１０ａ、２０ａ、３０ａ、４０ａにする（シリコン
膜形成工程）。
【０１６９】尚ポリシリコン膜は、アモルファスシリコ
ン膜を形成した後、レーザアニール法または固相成長法
により結晶粒を成長させて形成する場合も有る。次に、
島状のシリコン膜１０ａ、２０ａ、３０ａ、４０ａに対
して、熱酸化法、ＴＥＯＳ−ＣＶＤ法、ＬＰＣＶＤ法、
プラズマＣＶＤ法、ＨＴＯ法などにより、厚さが約１２
００オングストロームのシリコン酸化膜からなるゲート
絶縁膜１４、２４、３４、及び誘電体膜４４を同時に形
成する（ゲート絶縁膜形成工程）。
ン膜を形成した後、レーザアニール法または固相成長法
により結晶粒を成長させて形成する場合も有る。次に、
島状のシリコン膜１０ａ、２０ａ、３０ａ、４０ａに対
して、熱酸化法、ＴＥＯＳ−ＣＶＤ法、ＬＰＣＶＤ法、
プラズマＣＶＤ法、ＨＴＯ法などにより、厚さが約１２
００オングストロームのシリコン酸化膜からなるゲート
絶縁膜１４、２４、３４、及び誘電体膜４４を同時に形
成する（ゲート絶縁膜形成工程）。
【０１７０】しかる後に、約１×１０12ｃｍ-2のドーズ
量でボロンイオン（第二導電型不純物／第２導電型不純
物）を打ち込んでチャネルドープを行なう（チャネルド
ープ工程／１回目の不純物導入工程）。その結果、シリ
コン膜１０ａ、２０ａ、３０ａ、４０ａは、不純物濃度
が約１×１０17ｃｍ-3の低濃度第二導電型のシリコン膜
１０ａ、２０ａ、３０ａ、４０ａとなる。
量でボロンイオン（第二導電型不純物／第２導電型不純
物）を打ち込んでチャネルドープを行なう（チャネルド
ープ工程／１回目の不純物導入工程）。その結果、シリ
コン膜１０ａ、２０ａ、３０ａ、４０ａは、不純物濃度
が約１×１０17ｃｍ-3の低濃度第二導電型のシリコン膜
１０ａ、２０ａ、３０ａ、４０ａとなる。
【０１７１】次に、図９（ｂ）に示す様に、第二導電型
の駆動回路用ＴＦＴ３０の形成領域を覆うと共に、ゲー
ト電極１５、２５の形成予定領域をわずか広めに覆うレ
ジストマスク１０１を形成する（１回目のマスク形成工
程）。
の駆動回路用ＴＦＴ３０の形成領域を覆うと共に、ゲー
ト電極１５、２５の形成予定領域をわずか広めに覆うレ
ジストマスク１０１を形成する（１回目のマスク形成工
程）。
【０１７２】続いて、例えば、リンイオン（第一導電型
不純物／第一導電型不純物）を約１×１０14ｃｍ-2のド
ーズ量でイオン注入する（２回目の不純物導入工程／低
濃度第一導電型不純物導入工程）。
不純物／第一導電型不純物）を約１×１０14ｃｍ-2のド
ーズ量でイオン注入する（２回目の不純物導入工程／低
濃度第一導電型不純物導入工程）。
【０１７３】その結果、低濃度第二導電型のシリコン膜
１０ａ、２０ａの内、リンイオンが打ち込まれた領域
は、導電型が反転して不純物濃度が約１×１０19ｃｍ-3
の低濃度第一導電型のソース・ドレイン領域１１、１
２、２１、２２となる。又低濃度第二導電型のシリコン
膜４０ａは、導電型が反転して不純物濃度が約１×１０
１９ｃｍ−３の低濃度第一導電型の下層側電極部４０ｃ
（第一の電極部）となる。又不純物が導入されなかった
部分がチャネル領域１３、２３となる。しかる後に、レ
ジストマスク１０１を除去する。
１０ａ、２０ａの内、リンイオンが打ち込まれた領域
は、導電型が反転して不純物濃度が約１×１０19ｃｍ-3
の低濃度第一導電型のソース・ドレイン領域１１、１
２、２１、２２となる。又低濃度第二導電型のシリコン
膜４０ａは、導電型が反転して不純物濃度が約１×１０
１９ｃｍ−３の低濃度第一導電型の下層側電極部４０ｃ
（第一の電極部）となる。又不純物が導入されなかった
部分がチャネル領域１３、２３となる。しかる後に、レ
ジストマスク１０１を除去する。
【０１７４】次に、図９（ｃ）に示す様に、ゲート絶縁
膜１４、２４、３４の表面にドープドシリコンやシリサ
イド膜などからなるゲート電極１５、２５、３５を形成
する。同時に、誘電体膜４４の表面には上層側電極部４
５（第二の電極部）を形成する（ゲート電極形成工
程）。この上層側電極部４５は前段の信号線の一部であ
ってもよい。この様にして、下層側電極部４０ｃと上層
側電極部４５とが誘電体膜４４を介して対向する保持容
量４０を形成する。
膜１４、２４、３４の表面にドープドシリコンやシリサ
イド膜などからなるゲート電極１５、２５、３５を形成
する。同時に、誘電体膜４４の表面には上層側電極部４
５（第二の電極部）を形成する（ゲート電極形成工
程）。この上層側電極部４５は前段の信号線の一部であ
ってもよい。この様にして、下層側電極部４０ｃと上層
側電極部４５とが誘電体膜４４を介して対向する保持容
量４０を形成する。
【０１７５】次に、第一導電型の画素用ＴＦＴ１０の形
成領域、第一導電型の駆動回路用ＴＦＴ２０の形成領
域、及び保持容量４０を覆うレジストマスク１０２を形
成する（２回目のマスク形成工程）。
成領域、第一導電型の駆動回路用ＴＦＴ２０の形成領
域、及び保持容量４０を覆うレジストマスク１０２を形
成する（２回目のマスク形成工程）。
【０１７６】続いて、ボロンイオンを約１×１０13ｃｍ
-2のドーズ量でイオン注入する（３回目の不純物導入工
程／低濃度第二導電型不純物導入工程）。
-2のドーズ量でイオン注入する（３回目の不純物導入工
程／低濃度第二導電型不純物導入工程）。
【０１７７】その結果、低濃度第二導電型のシリコン膜
３０ａには、ゲート電極３５に対して自己整合的に不純
物濃度が約１．１×１０18ｃｍ-3の低濃度第二導電型の
ソース・ドレイン領域３１、３２が形成される。尚不純
物が導入されなかった部分がチャネル領域３３となる。
しかる後に、レジストマスク１０２を除去する。
３０ａには、ゲート電極３５に対して自己整合的に不純
物濃度が約１．１×１０18ｃｍ-3の低濃度第二導電型の
ソース・ドレイン領域３１、３２が形成される。尚不純
物が導入されなかった部分がチャネル領域３３となる。
しかる後に、レジストマスク１０２を除去する。
【０１７８】次に、図９（ｄ）に示す様に、第一導電型
の画素用ＴＦＴ１０の形成領域、第一導電型の駆動回路
用ＴＦＴ２０の形成領域、及び保持容量４０を覆うと共
に、ゲート電極３５を広めに覆うレジストマスク１０３
を形成する（３回目のマスク形成工程）。
の画素用ＴＦＴ１０の形成領域、第一導電型の駆動回路
用ＴＦＴ２０の形成領域、及び保持容量４０を覆うと共
に、ゲート電極３５を広めに覆うレジストマスク１０３
を形成する（３回目のマスク形成工程）。
【０１７９】続いて、ボロンイオンを約１×１０15ｃｍ
-2のドーズ量でイオン注入する（４回目の不純物導入工
程／高濃度第二導電型不純物導入工程）。
-2のドーズ量でイオン注入する（４回目の不純物導入工
程／高濃度第二導電型不純物導入工程）。
【０１８０】その結果、低濃度第二導電型のソース・ド
レイン領域３１、３２には不純物濃度が１×１０20ｃｍ
-3の高濃度ソース・ドレイン領域３１２、３２２が形成
される。又低濃度第二導電型のソース・ドレイン領域３
１、３２の内、レジストマスク１０３で覆われていた部
分はそのまま不純物濃度が約１．１×１０18ｃｍ-3の低
濃度ソース・ドレイン領域３１１、３２１となる。
レイン領域３１、３２には不純物濃度が１×１０20ｃｍ
-3の高濃度ソース・ドレイン領域３１２、３２２が形成
される。又低濃度第二導電型のソース・ドレイン領域３
１、３２の内、レジストマスク１０３で覆われていた部
分はそのまま不純物濃度が約１．１×１０18ｃｍ-3の低
濃度ソース・ドレイン領域３１１、３２１となる。
【０１８１】この様にして、第二導電型の駆動回路用Ｔ
ＦＴ３０を形成する。しかる後に、レジストマスク１０
３を除去する。
ＦＴ３０を形成する。しかる後に、レジストマスク１０
３を除去する。
【０１８２】次に、図９（ｅ）に示す様に、第二導電型
の駆動回路用ＴＦＴ３０に加えて、ゲート電極１５、２
５をも広めに覆うレジストマスク１０４を形成する（４
回目のマスク形成工程）。
の駆動回路用ＴＦＴ３０に加えて、ゲート電極１５、２
５をも広めに覆うレジストマスク１０４を形成する（４
回目のマスク形成工程）。
【０１８３】続いて、リンイオンを１×１０15ｃｍ-2の
ドーズ量でイオン注入する（５回目の不純物導入工程／
高濃度第一導電型不純物導入工程）。
ドーズ量でイオン注入する（５回目の不純物導入工程／
高濃度第一導電型不純物導入工程）。
【０１８４】その結果、低濃度第一導電型のソース・ド
レイン領域１１、１２、２１、２２には、不純物濃度が
１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１
２、１２２、２２１、２２２が形成される。又低濃度第
一導電型のソース・ドレイン領域１１、１２、２１、２
２の内、レジストマスク１０４で覆われていた部分はそ
のまま不純物濃度が約１×１０19ｃｍ-3の低濃度ソース
・ドレイン領域１１１、１２１、２１１、２２１とな
る。
レイン領域１１、１２、２１、２２には、不純物濃度が
１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１
２、１２２、２２１、２２２が形成される。又低濃度第
一導電型のソース・ドレイン領域１１、１２、２１、２
２の内、レジストマスク１０４で覆われていた部分はそ
のまま不純物濃度が約１×１０19ｃｍ-3の低濃度ソース
・ドレイン領域１１１、１２１、２１１、２２１とな
る。
【０１８５】この様にして、第一導電型の画素用ＴＦＴ
１０、及び第一導電型の駆動回路用ＴＦＴ２０を形成す
る。しかる後に、レジストマスク１０４を除去する。
１０、及び第一導電型の駆動回路用ＴＦＴ２０を形成す
る。しかる後に、レジストマスク１０４を除去する。
【０１８６】以降、図７に示す様に、層間絶縁膜４を形
成した後、活性化の為のアニールを行い、しかる後に、
コンタクトホールを形成してソース・ドレイン電極１
６、１７、２６、２７、３６、３７を形成すれば、レジ
ストマスク１０１〜１０４を形成する為の４回のマスク
形成工程と、５回の不純物導入工程によってアクティブ
マトリクス基板１等の半導体装置を製造出来る。
成した後、活性化の為のアニールを行い、しかる後に、
コンタクトホールを形成してソース・ドレイン電極１
６、１７、２６、２７、３６、３７を形成すれば、レジ
ストマスク１０１〜１０４を形成する為の４回のマスク
形成工程と、５回の不純物導入工程によってアクティブ
マトリクス基板１等の半導体装置を製造出来る。
【０１８７】この様に、本例のアクティブマトリクス基
板１の製造方法では、図９（ｂ）に示した様に、ゲート
電極１５、２５、３５、及び上層側電極４５を形成する
前に、低濃度ソース・ドレイン領域１１１、１２１、２
１１、２２１を形成する為の低濃度第一導電型不純物導
入工程を行い、この工程を援用して、下層側電極部４０
ｃを形成して居る。従って、従来の製造方法に比較して
マスク形成工程の数及び不純物導入工程の数を１回ずつ
減らす事が可能で有る。それ故、少ない製造工程数によ
ってＴＦＴと容量素子（保持容量４０）を形成しなが
ら、各ＴＦＴの電気的特性を向上する事が出来る。
板１の製造方法では、図９（ｂ）に示した様に、ゲート
電極１５、２５、３５、及び上層側電極４５を形成する
前に、低濃度ソース・ドレイン領域１１１、１２１、２
１１、２２１を形成する為の低濃度第一導電型不純物導
入工程を行い、この工程を援用して、下層側電極部４０
ｃを形成して居る。従って、従来の製造方法に比較して
マスク形成工程の数及び不純物導入工程の数を１回ずつ
減らす事が可能で有る。それ故、少ない製造工程数によ
ってＴＦＴと容量素子（保持容量４０）を形成しなが
ら、各ＴＦＴの電気的特性を向上する事が出来る。
【０１８８】尚表２乃至表４に於いて、チャネルドープ
工程を「Ｃ／Ｄ」、低濃度第１導電型不純物導入工程を
「Ｎ- 」、高濃度第一導電型不純物導入工程を「Ｎ
+ 」、低濃度第二導電型不純物導入工程を「Ｐ- 」、高
濃度第二導電型不純物導入工程を「Ｐ+ 」、ゲート電極
形成工程を「Ｇ」で略しながら工程順序を示す様に、図
９（ｃ）に示す低濃度第二導電型不純物導入工程、図９
（ｄ）に示す高濃度第二導電型不純物導入工程、及び図
９（ｅ）に示す高濃度第一導電型不純物導入工程の間で
その順序を入れ換えるなど、ゲート電極１５、２５、３
５、および上層側電極４５を形成する前に、低濃度ソー
ス・ドレイン領域１１１、１２１、２１１、２２１を形
成する為の低濃度第一導電型不純物導入工程を行い、こ
の工程を援用して、下層側電極部４０ｃを形成するので
あれば、いずれの工程順序であってもよい。
工程を「Ｃ／Ｄ」、低濃度第１導電型不純物導入工程を
「Ｎ- 」、高濃度第一導電型不純物導入工程を「Ｎ
+ 」、低濃度第二導電型不純物導入工程を「Ｐ- 」、高
濃度第二導電型不純物導入工程を「Ｐ+ 」、ゲート電極
形成工程を「Ｇ」で略しながら工程順序を示す様に、図
９（ｃ）に示す低濃度第二導電型不純物導入工程、図９
（ｄ）に示す高濃度第二導電型不純物導入工程、及び図
９（ｅ）に示す高濃度第一導電型不純物導入工程の間で
その順序を入れ換えるなど、ゲート電極１５、２５、３
５、および上層側電極４５を形成する前に、低濃度ソー
ス・ドレイン領域１１１、１２１、２１１、２２１を形
成する為の低濃度第一導電型不純物導入工程を行い、こ
の工程を援用して、下層側電極部４０ｃを形成するので
あれば、いずれの工程順序であってもよい。
【０１８９】
【表２】
【０１９０】
【表３】
【０１９１】
【表４】
【０１９２】［実施例４］本例のアクティブマトリクス
基板の構造については、実施例３と同じく図７を参照し
て説明する。
基板の構造については、実施例３と同じく図７を参照し
て説明する。
【０１９３】図７に於いて、本例のアクティブマトリク
ス基板１の特徴点は、実施例３に係る製造方法と同じ工
程数で製造しながら、第一導電型の画素用ＴＦＴ１０及
び第一導電型の駆動回路用ＴＦＴ２０の低濃度ソース・
ドレイン領域１１１、１２１、２１１、２２１を保持容
量４０の下層側電極部４０ｃよりも低濃度化した点に有
る。
ス基板１の特徴点は、実施例３に係る製造方法と同じ工
程数で製造しながら、第一導電型の画素用ＴＦＴ１０及
び第一導電型の駆動回路用ＴＦＴ２０の低濃度ソース・
ドレイン領域１１１、１２１、２１１、２２１を保持容
量４０の下層側電極部４０ｃよりも低濃度化した点に有
る。
【０１９４】即ち保持容量４０の下層側電極部４０ｃ
は、実施例３と同様、不純物濃度が約１×１０１９ｃｍ
−３の低濃度第一導電型領域で有るが、第一導電型の画
素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２
０の低濃度ソース・ドレイン領域１１１、１２１、２１
１、２２１は、保持容量４０の下層側電極部４０ｃと同
等量のリンイオン（不純物濃度で約１×１０19ｃｍ-3の
リンイオン）で有ると共に、第二導電型の駆動回路用Ｔ
ＦＴ３０の低濃度領域３１１、３２１と同等量のボロン
イオン（不純物濃度で約１．１×１０18ｃｍ-3のボロン
イオン）が導入された低濃度第第一導電型領域で有る。
従って、低濃度ソース・ドレイン領域１１１、１２１、
２１１、２２１の不純物濃度は、約９×１０18ｃｍ-3で
有る。
は、実施例３と同様、不純物濃度が約１×１０１９ｃｍ
−３の低濃度第一導電型領域で有るが、第一導電型の画
素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２
０の低濃度ソース・ドレイン領域１１１、１２１、２１
１、２２１は、保持容量４０の下層側電極部４０ｃと同
等量のリンイオン（不純物濃度で約１×１０19ｃｍ-3の
リンイオン）で有ると共に、第二導電型の駆動回路用Ｔ
ＦＴ３０の低濃度領域３１１、３２１と同等量のボロン
イオン（不純物濃度で約１．１×１０18ｃｍ-3のボロン
イオン）が導入された低濃度第第一導電型領域で有る。
従って、低濃度ソース・ドレイン領域１１１、１２１、
２１１、２２１の不純物濃度は、約９×１０18ｃｍ-3で
有る。
【０１９５】斯様な構成のアクティブマトリクス基板１
は、以下に説明する製造方法により製造する事が出来
る。尚以下に説明する製造方法は、実施例３と共通する
工程を有するので、かかる工程については簡単に説明す
る。
は、以下に説明する製造方法により製造する事が出来
る。尚以下に説明する製造方法は、実施例３と共通する
工程を有するので、かかる工程については簡単に説明す
る。
【０１９６】まず、図１０（ａ）に示す様に、絶縁基板
２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、
４０ａを形成した後（シリコン膜形成工程）、ゲート絶
縁膜１４、２４、３４、及び誘電体膜４４を形成する
（ゲート絶縁膜形成工程）。
２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、
４０ａを形成した後（シリコン膜形成工程）、ゲート絶
縁膜１４、２４、３４、及び誘電体膜４４を形成する
（ゲート絶縁膜形成工程）。
【０１９７】次に、１×１０12ｃｍ-2のドーズ量でボロ
ンイオンを打ち込んでチャネルドープを行なう（チャネ
ルドープ工程／１回目の不純物導入工程）。
ンイオンを打ち込んでチャネルドープを行なう（チャネ
ルドープ工程／１回目の不純物導入工程）。
【０１９８】次に、図１０（ｂ）に示す様に、第二導電
型の駆動回路用ＴＦＴ３０の形成領域を覆うと共に、第
一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路
用ＴＦＴ２０のゲート電極１５、２５の形成領域をわず
か広めに覆うレジストマスク２０１を形成する（１回目
のマスク形成工程）。
型の駆動回路用ＴＦＴ３０の形成領域を覆うと共に、第
一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路
用ＴＦＴ２０のゲート電極１５、２５の形成領域をわず
か広めに覆うレジストマスク２０１を形成する（１回目
のマスク形成工程）。
【０１９９】続いて、リンイオンを約１×１０14ｃｍ-2
のドーズ量でイオン注入し（２回目の不純物導入工程／
低濃度第一導電型不純物導入工程）、不純物濃度が約１
×１０19ｃｍ-3の低濃度第一導電型のソース・ドレイン
領域１１、１２、２１、２２、および低濃度第一導電型
の下層側電極部４０ｃを形成する。
のドーズ量でイオン注入し（２回目の不純物導入工程／
低濃度第一導電型不純物導入工程）、不純物濃度が約１
×１０19ｃｍ-3の低濃度第一導電型のソース・ドレイン
領域１１、１２、２１、２２、および低濃度第一導電型
の下層側電極部４０ｃを形成する。
【０２００】次に、図１０（ｃ）に示す様に、ゲート電
極１５、２５、３５及び上層側電極部４５を形成する
（ゲート電極形成工程）。この様にして保持容量４０を
形成する。
極１５、２５、３５及び上層側電極部４５を形成する
（ゲート電極形成工程）。この様にして保持容量４０を
形成する。
【０２０１】以上の各工程は、実施例３に係る製造方法
と同じで有る。
と同じで有る。
【０２０２】次に、保持容量４０の形成領域を覆うと共
に、レジストマスク２０１と同様、ゲート電極１５、２
５をもわずか広めに覆うレジストマスク２０２を形成す
る（２回目のマスク形成工程）。
に、レジストマスク２０１と同様、ゲート電極１５、２
５をもわずか広めに覆うレジストマスク２０２を形成す
る（２回目のマスク形成工程）。
【０２０３】続いて、ボロンイオンを約１×１０13ｃｍ
-2のドーズ量でイオン注入する（３回目の不純物導入工
程／低濃度第二導電型不純物導入工程）。
-2のドーズ量でイオン注入する（３回目の不純物導入工
程／低濃度第二導電型不純物導入工程）。
【０２０４】その結果、シリコン膜３０ａには、ゲート
電極３５に対して自己整合的に不純物濃度が約１．１×
１０18ｃｍ-3の低濃度第二導電型のソース・ドレイン領
域３１、３２が形成される。
電極３５に対して自己整合的に不純物濃度が約１．１×
１０18ｃｍ-3の低濃度第二導電型のソース・ドレイン領
域３１、３２が形成される。
【０２０５】一方、低濃度第一導電型のソース・ドレイ
ン領域１１、１２、２１、２２は、そこに打ち込まれた
ボロンイオンによって実質的に低濃度化し、低濃度第一
導電型のソース・ドレイン領域１１、１２、１１、１２
の不純物濃度は、約９×１０18ｃｍ-3となる。しかる後
に、レジストマスク２０２を除去する。
ン領域１１、１２、２１、２２は、そこに打ち込まれた
ボロンイオンによって実質的に低濃度化し、低濃度第一
導電型のソース・ドレイン領域１１、１２、１１、１２
の不純物濃度は、約９×１０18ｃｍ-3となる。しかる後
に、レジストマスク２０２を除去する。
【０２０６】以降は、実施例３と同様、図１０（ｄ）に
示す様に、第一導電型の画素用ＴＦＴ１０の形成領域、
第一導電型の駆動回路用ＴＦＴ２０の形成領域、及び保
持容量４０を覆うと共に、ゲート電極３５を広めに覆う
レジストマスク２０３を形成する（３回目のマスク形成
工程）。
示す様に、第一導電型の画素用ＴＦＴ１０の形成領域、
第一導電型の駆動回路用ＴＦＴ２０の形成領域、及び保
持容量４０を覆うと共に、ゲート電極３５を広めに覆う
レジストマスク２０３を形成する（３回目のマスク形成
工程）。
【０２０７】続いて、ボロンイオン（第二導電型不純
物）を約１×１０15ｃｍ-2のドーズ量でイオン注入する
（４回目の不純物導入工程／高濃度第二導電型不純物導
入工程）。 その結果、低濃度第二導電型のソース・ド
レイン領域３１、３２は、不純物濃度が１×１０20ｃｍ
-3の高濃度ソース・ドレイン領域３１２、３２２、及び
不純物濃度が約１．１×１０18ｃｍ-3の低濃度ソース・
ドレイン領域３１１、３２１となる。この様にして第二
導電型の駆動回路用ＴＦＴ３０を形成する。しかる後
に、レジストマスク２０３を除去する。
物）を約１×１０15ｃｍ-2のドーズ量でイオン注入する
（４回目の不純物導入工程／高濃度第二導電型不純物導
入工程）。 その結果、低濃度第二導電型のソース・ド
レイン領域３１、３２は、不純物濃度が１×１０20ｃｍ
-3の高濃度ソース・ドレイン領域３１２、３２２、及び
不純物濃度が約１．１×１０18ｃｍ-3の低濃度ソース・
ドレイン領域３１１、３２１となる。この様にして第二
導電型の駆動回路用ＴＦＴ３０を形成する。しかる後
に、レジストマスク２０３を除去する。
【０２０８】次に、図１０（ｅ）に示す様に、第二導電
型の駆動回路用ＴＦＴ３０に加えて、ゲート電極１５、
２５をも広めに覆うレジストマスク２０４を形成する
（４回目のマスク形成工程）。
型の駆動回路用ＴＦＴ３０に加えて、ゲート電極１５、
２５をも広めに覆うレジストマスク２０４を形成する
（４回目のマスク形成工程）。
【０２０９】続いて、リンイオン（第一導電型不純物）
を１×１０15ｃｍ-2のドーズ量でイオン注入する（５回
目の不純物導入工程／高濃度第一導電型不純物導入工
程）。
を１×１０15ｃｍ-2のドーズ量でイオン注入する（５回
目の不純物導入工程／高濃度第一導電型不純物導入工
程）。
【０２１０】その結果、低濃度第一導電型のソース・ド
レイン領域１１、１２、２１、２２は、不純物濃度が１
×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、
１２２、２１２、２２２、及び不純物濃度が約９×１０
18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２
１、２１１、２２１となる。この様にして第一導電型の
画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２
０を形成する。しかる後に、レジストマスク２０４を除
去する。
レイン領域１１、１２、２１、２２は、不純物濃度が１
×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、
１２２、２１２、２２２、及び不純物濃度が約９×１０
18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２
１、２１１、２２１となる。この様にして第一導電型の
画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２
０を形成する。しかる後に、レジストマスク２０４を除
去する。
【０２１１】その結果、レジストマスク２０１〜２０４
を形成する為の４回のマスク形成工程と、５回の不純物
導入工程によって、アクティブマトリクス基板１等の半
導体装置を製造出来る。
を形成する為の４回のマスク形成工程と、５回の不純物
導入工程によって、アクティブマトリクス基板１等の半
導体装置を製造出来る。
【０２１２】この様に、本例のアクティブマトリクス基
板１の製造方法では、図１０（ｂ）に示した様に、ゲー
ト電極１５、２５、３５、及び上層側電極４５を形成す
る前に、低濃度ソース・ドレイン領域１１１、１２１、
２１１、２２１を形成する為の低濃度第一導電型不純物
導入工程を行い、この工程を援用して、下層側電極部４
０ｃを形成して居る。従って、従来の製造方法に比較し
て、マスク形成工程の数及び不純物導入工程の数を１回
ずつ減らす事が可能で有るなど、実施例３と同様な効果
を奏する。
板１の製造方法では、図１０（ｂ）に示した様に、ゲー
ト電極１５、２５、３５、及び上層側電極４５を形成す
る前に、低濃度ソース・ドレイン領域１１１、１２１、
２１１、２２１を形成する為の低濃度第一導電型不純物
導入工程を行い、この工程を援用して、下層側電極部４
０ｃを形成して居る。従って、従来の製造方法に比較し
て、マスク形成工程の数及び不純物導入工程の数を１回
ずつ減らす事が可能で有るなど、実施例３と同様な効果
を奏する。
【０２１３】又図１０（ｃ）に示す様に、低濃度ソース
・ドレイン領域３１１、３２１を形成する為の低濃度第
二導電型不純物導入工程に於いて、このとき打ち込むボ
ロンイオンを第一導電型の画素用ＴＦＴ１０及び第一導
電型の駆動回路用ＴＦＴ２０の形成領域にも打ち込んで
居る。即ち低濃度ソース・ドレイン領域３１１、３２１
を形成する為の低濃度第二導電型不純物導入工程を援用
して、低濃度第一導電型のソース・ドレイン領域１１、
１２、２１、２２の不純物濃度を変えて居る。この為、
実施例３に比較して工程数を増やす事なく、保持容量４
０の下層側電極部４０ｃよりも低濃度化した低濃度ソー
ス・ドレイン領域１１１、１２１、２１１、２２１を形
成出来る。それ故、少ない工程数で、各ＴＦＴの電気的
特性をさらに向上する事が出来る。
・ドレイン領域３１１、３２１を形成する為の低濃度第
二導電型不純物導入工程に於いて、このとき打ち込むボ
ロンイオンを第一導電型の画素用ＴＦＴ１０及び第一導
電型の駆動回路用ＴＦＴ２０の形成領域にも打ち込んで
居る。即ち低濃度ソース・ドレイン領域３１１、３２１
を形成する為の低濃度第二導電型不純物導入工程を援用
して、低濃度第一導電型のソース・ドレイン領域１１、
１２、２１、２２の不純物濃度を変えて居る。この為、
実施例３に比較して工程数を増やす事なく、保持容量４
０の下層側電極部４０ｃよりも低濃度化した低濃度ソー
ス・ドレイン領域１１１、１２１、２１１、２２１を形
成出来る。それ故、少ない工程数で、各ＴＦＴの電気的
特性をさらに向上する事が出来る。
【０２１４】尚実施例３と同様、表２乃至表４に示す様
に、図１０（ｃ）に示す低濃度第二導電型不純物導入工
程、図１０（ｄ）に示す高濃度第二導電型不純物導入工
程、及び図１０（ｅ）に示す高濃度第一導電型不純物導
入工程の間でその順序を入れ換えるなど、ゲート電極１
５、２５、３５、及び上層側電極４５を形成する前に、
低濃度ソース・ドレイン領域１１１、１２１、２１１、
２２１を形成する為の低濃度第一導電型不純物導入工程
を行い、この工程を援用して下層側電極部４０ｃを形成
するのであれば、いずれの工程順序であってもよい。
に、図１０（ｃ）に示す低濃度第二導電型不純物導入工
程、図１０（ｄ）に示す高濃度第二導電型不純物導入工
程、及び図１０（ｅ）に示す高濃度第一導電型不純物導
入工程の間でその順序を入れ換えるなど、ゲート電極１
５、２５、３５、及び上層側電極４５を形成する前に、
低濃度ソース・ドレイン領域１１１、１２１、２１１、
２２１を形成する為の低濃度第一導電型不純物導入工程
を行い、この工程を援用して下層側電極部４０ｃを形成
するのであれば、いずれの工程順序であってもよい。
【０２１５】［実施例５］図１０（ｃ）に於いて、低濃
度ソース・ドレイン領域３１１、３２１を形成する為の
低濃度第二導電型不純物導入工程を援用して、低濃度第
一導電型のソース・ドレイン領域１１、１２、２１、２
２の内の一方だけの不純物濃度を変えてもよい。
度ソース・ドレイン領域３１１、３２１を形成する為の
低濃度第二導電型不純物導入工程を援用して、低濃度第
一導電型のソース・ドレイン領域１１、１２、２１、２
２の内の一方だけの不純物濃度を変えてもよい。
【０２１６】例えば、本例では、実施例３、４に係る製
造方法と同じ工程数で製造しながら、図７に示す第一導
電型の画素用ＴＦＴ１０の低濃度ソース・ドレイン領域
１１１、１２１の不純物濃度を第一導電型の駆動回路用
ＴＦＴの低濃度ソース・ドレイン領域２１１、２２１よ
りも低濃度化して居る。即ち本例のアクティブマトリク
ス基板１に於いて、保持容量４０の下層側電極部４０
ｃ、及び第一導電型の駆動回路用ＴＦＴの低濃度ソース
・ドレイン領域２１１、２２１は、実施例３と同様、不
純物濃度が約１×１０19ｃｍ-3の低濃度第一導電型領域
で有るが、第一導電型の画素用ＴＦＴの低濃度ソース・
ドレイン領域１１１、１２１は、保持容量４０の下層側
電極部４０ｃと同等量のリンイオン（不純物濃度で約１
×１０19ｃｍ-3のリンイオン）とともに、第二導電型の
駆動回路用ＴＦＴ３０の低濃度領域３１１、３２１と同
等量のボロンイオン（不純物濃度で約１．１×１０18ｃ
ｍ-3のボロンイオン）が導入された低濃度第第一導電型
領域で有る。従って、低濃度ソース・ドレイン領域１１
１、１２１の不純物濃度は、約９×１０18ｃｍ-3で有
る。
造方法と同じ工程数で製造しながら、図７に示す第一導
電型の画素用ＴＦＴ１０の低濃度ソース・ドレイン領域
１１１、１２１の不純物濃度を第一導電型の駆動回路用
ＴＦＴの低濃度ソース・ドレイン領域２１１、２２１よ
りも低濃度化して居る。即ち本例のアクティブマトリク
ス基板１に於いて、保持容量４０の下層側電極部４０
ｃ、及び第一導電型の駆動回路用ＴＦＴの低濃度ソース
・ドレイン領域２１１、２２１は、実施例３と同様、不
純物濃度が約１×１０19ｃｍ-3の低濃度第一導電型領域
で有るが、第一導電型の画素用ＴＦＴの低濃度ソース・
ドレイン領域１１１、１２１は、保持容量４０の下層側
電極部４０ｃと同等量のリンイオン（不純物濃度で約１
×１０19ｃｍ-3のリンイオン）とともに、第二導電型の
駆動回路用ＴＦＴ３０の低濃度領域３１１、３２１と同
等量のボロンイオン（不純物濃度で約１．１×１０18ｃ
ｍ-3のボロンイオン）が導入された低濃度第第一導電型
領域で有る。従って、低濃度ソース・ドレイン領域１１
１、１２１の不純物濃度は、約９×１０18ｃｍ-3で有
る。
【０２１７】斯様な構成のアクティブマトリクス基板１
を製造するにあたって、本例では、以下の製造方法を用
いて居る。
を製造するにあたって、本例では、以下の製造方法を用
いて居る。
【０２１８】まず、図１１（ａ）に示す様に、絶縁基板
２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、
４０ａを形成した後（シリコン膜形成工程）、ゲート絶
縁膜１４、２４、３４及び、誘電体膜４４を形成する
（ゲート絶縁膜形成工程）。
２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、
４０ａを形成した後（シリコン膜形成工程）、ゲート絶
縁膜１４、２４、３４及び、誘電体膜４４を形成する
（ゲート絶縁膜形成工程）。
【０２１９】しかる後に、１×１０12ｃｍ-2のドーズ量
でボロンイオンを打ち込んでチャネルドープを行なう
（１回目の不純物導入工程）。
でボロンイオンを打ち込んでチャネルドープを行なう
（１回目の不純物導入工程）。
【０２２０】次に、図１１（ｂ）に示す様に、第二導電
型の駆動回路用ＴＦＴ３０の形成領域を覆うと共に、第
一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路
用ＴＦＴ２０のゲート電極１５、２５の形成領域を広め
に覆うレジストマスク３０１を形成する（１回目のマス
ク形成工程）。
型の駆動回路用ＴＦＴ３０の形成領域を覆うと共に、第
一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路
用ＴＦＴ２０のゲート電極１５、２５の形成領域を広め
に覆うレジストマスク３０１を形成する（１回目のマス
ク形成工程）。
【０２２１】続いて、リンイオンを約１×１０14ｃｍ-2
のドーズ量でイオン注入し（２回目の不純物導入工程／
低濃度第一導電型不純物導入工程）、不純物濃度が約１
×１０19ｃｍ-3の低濃度第一導電型のソース・ドレイン
領域１１、１２、２１、２２、および下層側電極部４０
ｃを形成する。
のドーズ量でイオン注入し（２回目の不純物導入工程／
低濃度第一導電型不純物導入工程）、不純物濃度が約１
×１０19ｃｍ-3の低濃度第一導電型のソース・ドレイン
領域１１、１２、２１、２２、および下層側電極部４０
ｃを形成する。
【０２２２】次に、図１１（ｃ）に示す様に、ゲート電
極１５、２５、３５、及び上層側電極部４５を形成す
る。この様にして保持容量４０を形成する。
極１５、２５、３５、及び上層側電極部４５を形成す
る。この様にして保持容量４０を形成する。
【０２２３】以上の各工程は、実施例３、４に係る製造
方法と同じで有る。
方法と同じで有る。
【０２２４】次に、第一導電型の駆動回路用ＴＦＴ２
０、及び保持容量４０の形成領域を覆うとともに、レジ
ストマスク３０１と同様、ゲート電極１５をもわずか広
めに覆うレジストマスク３０２を形成する（２回目のマ
スク形成工程）。
０、及び保持容量４０の形成領域を覆うとともに、レジ
ストマスク３０１と同様、ゲート電極１５をもわずか広
めに覆うレジストマスク３０２を形成する（２回目のマ
スク形成工程）。
【０２２５】続いて、ボロンイオンを約１×１０13ｃｍ
-2のドーズ量でイオン注入する（３回目の不純物導入工
程／低濃度第二導電型不純物導入工程）。
-2のドーズ量でイオン注入する（３回目の不純物導入工
程／低濃度第二導電型不純物導入工程）。
【０２２６】その結果、シリコン膜３０ａには、ゲート
電極３５に対して自己整合的に不純物濃度が約１．１×
１０18ｃｍ-3の低濃度第二導電型のソース・ドレイン領
域３１、３２が形成される。又低濃度第一導電型のソー
ス・ドレイン領域１１、１２は、そこに打ち込まれたボ
ロンイオンによって実質的に低濃度化し、低濃度第一導
電型のソース・ドレイン領域１１、１２の不純物濃度
は、約９×１０18ｃｍ-3となる。しかる後に、レジスト
マスク３０２を除去する。
電極３５に対して自己整合的に不純物濃度が約１．１×
１０18ｃｍ-3の低濃度第二導電型のソース・ドレイン領
域３１、３２が形成される。又低濃度第一導電型のソー
ス・ドレイン領域１１、１２は、そこに打ち込まれたボ
ロンイオンによって実質的に低濃度化し、低濃度第一導
電型のソース・ドレイン領域１１、１２の不純物濃度
は、約９×１０18ｃｍ-3となる。しかる後に、レジスト
マスク３０２を除去する。
【０２２７】以降は、実施例３と同様、図１１（ｄ）に
示す様に、第一導電型の画素用ＴＦＴ１０の形成領域、
第一導電型の駆動回路用ＴＦＴ２０の形成領域、及び保
持容量４０を覆うと共に、ゲート電極３５を広めに覆う
レジストマスク３０３を形成する（３回目のマスク形成
工程）。
示す様に、第一導電型の画素用ＴＦＴ１０の形成領域、
第一導電型の駆動回路用ＴＦＴ２０の形成領域、及び保
持容量４０を覆うと共に、ゲート電極３５を広めに覆う
レジストマスク３０３を形成する（３回目のマスク形成
工程）。
【０２２８】続いて、ボロンイオンを約１×１０15ｃｍ
-2のドーズ量でイオン注入する（４回目の不純物導入工
程／高濃度第二導電型不純物導入工程）。
-2のドーズ量でイオン注入する（４回目の不純物導入工
程／高濃度第二導電型不純物導入工程）。
【０２２９】その結果、低濃度第二導電型のソース・ド
レイン領域３１、３２は、不純物濃度が１×１０20ｃｍ
-3の高濃度ソース・ドレイン領域３１２、３２２、及び
不純物濃度が約１．１×１０18ｃｍ-3の低濃度ソース・
ドレイン領域３１１、３２１となる。この様にして、第
二導電型の駆動回路用ＴＦＴ３０を形成する。しかる後
に、レジストマスク３０３を除去する。
レイン領域３１、３２は、不純物濃度が１×１０20ｃｍ
-3の高濃度ソース・ドレイン領域３１２、３２２、及び
不純物濃度が約１．１×１０18ｃｍ-3の低濃度ソース・
ドレイン領域３１１、３２１となる。この様にして、第
二導電型の駆動回路用ＴＦＴ３０を形成する。しかる後
に、レジストマスク３０３を除去する。
【０２３０】次に、図１１（ｅ）に示す様に、第二導電
型の駆動回路用ＴＦＴ３０に加えて、ゲート電極１５、
２５をも広めに覆うレジストマスク３０４を形成する
（４回目のマスク形成工程）。
型の駆動回路用ＴＦＴ３０に加えて、ゲート電極１５、
２５をも広めに覆うレジストマスク３０４を形成する
（４回目のマスク形成工程）。
【０２３１】続いて、リンイオン（第一導電型不純物）
を１×１０15ｃｍ-2のドーズ量でイオン注入する（５回
目の不純物導入工程／高濃度第一導電型不純物導入工
程）。
を１×１０15ｃｍ-2のドーズ量でイオン注入する（５回
目の不純物導入工程／高濃度第一導電型不純物導入工
程）。
【０２３２】その結果、低濃度第一導電型のソース・ド
レイン領域１１、１２、２１、２２は、不純物濃度が１
×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、
１２２、２１２、２２２、不純物濃度が約９×１０18ｃ
ｍ-3の低濃度ソース・ドレイン領域１１１、１２１、及
び不純物濃度が約１×１０19ｃｍ-3の低濃度ソース・ド
レイン領域２１１、２２１となる。この様にして、第一
導電型の画素用ＴＦＴ１０および第一導電型の駆動回路
用ＴＦＴ２０を形成する。しかる後に、レジストマスク
３０４を除去する。
レイン領域１１、１２、２１、２２は、不純物濃度が１
×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、
１２２、２１２、２２２、不純物濃度が約９×１０18ｃ
ｍ-3の低濃度ソース・ドレイン領域１１１、１２１、及
び不純物濃度が約１×１０19ｃｍ-3の低濃度ソース・ド
レイン領域２１１、２２１となる。この様にして、第一
導電型の画素用ＴＦＴ１０および第一導電型の駆動回路
用ＴＦＴ２０を形成する。しかる後に、レジストマスク
３０４を除去する。
【０２３３】従って、レジストマスク３０１〜３０４を
形成する為の４回のマスク形成工程と、５回の不純物導
入工程によって、アクティブマトリクス基板１等の半導
体装置を製造出来る。
形成する為の４回のマスク形成工程と、５回の不純物導
入工程によって、アクティブマトリクス基板１等の半導
体装置を製造出来る。
【０２３４】この様に、本例のアクティブマトリクス基
板１の製造方法では実施例３、４と同様な効果を奏する
のに加えて、図１１（ｃ）に示した様に、低濃度ソース
・ドレイン領域３１１、３２１を形成する為の低濃度第
二導電型不純物導入工程を援用して低濃度第一導電型の
ソース・ドレイン領域１１、１２の不純物濃度を変えて
居る。この為、実施例３、４に比較して工程数を増やす
事なく、保持容量４０の下層側電極部４０ｃ、及び低濃
度ソース・ドレイン領域２１１、２２１よりも低濃度化
した低濃度ソース・ドレイン領域１１１、１２１を形成
出来る。それ故、第一導電型の駆動回路用ＴＦＴ２０の
低濃度ソース・ドレイン領域２１１、２２１、及び下層
側電極部４０ｃの不純物濃度をそのままにして画素用Ｔ
ＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１
を低濃度化し、駆動回路に於ける動作速度を犠牲にする
事なく、画素用ＴＦＴ１０のオフリーク電流をさらに低
減するなど、少ない工程数で、各ＴＦＴの電気的特性を
領域毎に最適化する事が出来る。
板１の製造方法では実施例３、４と同様な効果を奏する
のに加えて、図１１（ｃ）に示した様に、低濃度ソース
・ドレイン領域３１１、３２１を形成する為の低濃度第
二導電型不純物導入工程を援用して低濃度第一導電型の
ソース・ドレイン領域１１、１２の不純物濃度を変えて
居る。この為、実施例３、４に比較して工程数を増やす
事なく、保持容量４０の下層側電極部４０ｃ、及び低濃
度ソース・ドレイン領域２１１、２２１よりも低濃度化
した低濃度ソース・ドレイン領域１１１、１２１を形成
出来る。それ故、第一導電型の駆動回路用ＴＦＴ２０の
低濃度ソース・ドレイン領域２１１、２２１、及び下層
側電極部４０ｃの不純物濃度をそのままにして画素用Ｔ
ＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１
を低濃度化し、駆動回路に於ける動作速度を犠牲にする
事なく、画素用ＴＦＴ１０のオフリーク電流をさらに低
減するなど、少ない工程数で、各ＴＦＴの電気的特性を
領域毎に最適化する事が出来る。
【０２３５】尚図１１（ｃ）に示す低濃度第二導電型不
純物導入工程、図１１（ｄ）に示す高濃度第二導電型不
純物導入工程、及び図１１（ｅ）に示す高濃度第一導電
型不純物導入工程の間では、順序を入れ換えてもよい事
は勿論で有る。
純物導入工程、図１１（ｄ）に示す高濃度第二導電型不
純物導入工程、及び図１１（ｅ）に示す高濃度第一導電
型不純物導入工程の間では、順序を入れ換えてもよい事
は勿論で有る。
【０２３６】［実施例６］図１２は、本例の液晶表示装
置に於ける駆動回路内蔵型のアクティブマトリクス基板
の構造を模式的に示す断面図で有る。
置に於ける駆動回路内蔵型のアクティブマトリクス基板
の構造を模式的に示す断面図で有る。
【０２３７】図１２に於いて、本例の液晶表示装置の駆
動回路内蔵型のアクティブマトリクス基板１では、第一
導電型の画素用ＴＦＴ１０、第一導電型の駆動回路用Ｔ
ＦＴ２０、及び第二導電型の駆動回路用ＴＦＴ３０′の
チャネル領域１３、２３、３３は、低濃度のボロンイオ
ンによってチャネルドープしてある為、不純物濃度が約
１×１０17ｃｍ-3の低濃度第二導電型領域で有る。従っ
て、第一導電型の画素用ＴＦＴ１０、第一導電型の駆動
回路用ＴＦＴ２０、及び第二導電型の駆動回路用ＴＦＴ
３０′のスレッショルド電圧を所定の値に設定して有
る。
動回路内蔵型のアクティブマトリクス基板１では、第一
導電型の画素用ＴＦＴ１０、第一導電型の駆動回路用Ｔ
ＦＴ２０、及び第二導電型の駆動回路用ＴＦＴ３０′の
チャネル領域１３、２３、３３は、低濃度のボロンイオ
ンによってチャネルドープしてある為、不純物濃度が約
１×１０17ｃｍ-3の低濃度第二導電型領域で有る。従っ
て、第一導電型の画素用ＴＦＴ１０、第一導電型の駆動
回路用ＴＦＴ２０、及び第二導電型の駆動回路用ＴＦＴ
３０′のスレッショルド電圧を所定の値に設定して有
る。
【０２３８】この様に構成したアクティブマトリクス基
板１に於いて、ソース・ドレイン領域１１、１２、２
１、２２は、ゲート電極１５、２５の端部に対してゲー
ト絶縁膜１４、２４を介して対峙する部分に低濃度ソー
ス・ドレイン領域１１１、１２１、２１１、２２１を備
えており、第一導電型の画素用ＴＦＴ１０、及び第一導
電型の駆動回路用ＴＦＴ２０は、ＬＤＤ構造になって居
る。
板１に於いて、ソース・ドレイン領域１１、１２、２
１、２２は、ゲート電極１５、２５の端部に対してゲー
ト絶縁膜１４、２４を介して対峙する部分に低濃度ソー
ス・ドレイン領域１１１、１２１、２１１、２２１を備
えており、第一導電型の画素用ＴＦＴ１０、及び第一導
電型の駆動回路用ＴＦＴ２０は、ＬＤＤ構造になって居
る。
【０２３９】これに対して、第二導電型の駆動回路用Ｔ
ＦＴ３０′は、オフセットゲート構造を有しており、ソ
ース・ドレイン領域３１、３２に於いて、ゲート電極３
５の端部に対してゲート絶縁膜３４を介して対峙する部
分はオフセット領域３１１′、３２１′で有る。このオ
フセット領域３１１′、３２１′は、チャネル領域３３
と同じく、不純物濃度が約１×１０17ｃｍ−３の低濃度
第二導電型領域で有る。
ＦＴ３０′は、オフセットゲート構造を有しており、ソ
ース・ドレイン領域３１、３２に於いて、ゲート電極３
５の端部に対してゲート絶縁膜３４を介して対峙する部
分はオフセット領域３１１′、３２１′で有る。このオ
フセット領域３１１′、３２１′は、チャネル領域３３
と同じく、不純物濃度が約１×１０17ｃｍ−３の低濃度
第二導電型領域で有る。
【０２４０】又保持容量４０に於いて、その下層側電極
部４０ｃは、低濃度ソース・ドレイン領域１１１、１２
１、２１１、２２１と同時形成された低濃度第一導電型
領域で有る。
部４０ｃは、低濃度ソース・ドレイン領域１１１、１２
１、２１１、２２１と同時形成された低濃度第一導電型
領域で有る。
【０２４１】尚第一導電型の画素用ＴＦＴ１０、及び第
一導電型の駆動回路用ＴＦＴ２０のソース領域１１、２
１、及びドレイン領域１２、２２の内、低濃度ソース領
域１１１、２１１、及び低濃度ドレイン領域１２１、２
２１を除く領域は、不純物濃度が約１×１０２０ｃｍ−
３の高濃度ソース・ドレイン領域１１２、１２２、２１
２、２２２で有る。これらの高濃度領域に対して、各Ｔ
ＦＴに対する信号線や画素電極などのソース・ドレイン
電極１６、１７、２６、２７が、層間絶縁膜４のコンタ
クトホールを介して電気的に接続して居る。又第二導電
型の駆動回路用ＴＦＴ３０′のソース・ドレイン領域３
１、３２では、オフセット領域３１１′、３２１′に隣
接する不純物濃度が約１×１０20ｃｍ-3の高濃度ソース
・ドレイン領域３１２、３２２に対して、信号線などの
ソース・ドレイン電極３６、３７が層間絶縁膜４のコン
タクトホールを介して電気的に接続して居る。
一導電型の駆動回路用ＴＦＴ２０のソース領域１１、２
１、及びドレイン領域１２、２２の内、低濃度ソース領
域１１１、２１１、及び低濃度ドレイン領域１２１、２
２１を除く領域は、不純物濃度が約１×１０２０ｃｍ−
３の高濃度ソース・ドレイン領域１１２、１２２、２１
２、２２２で有る。これらの高濃度領域に対して、各Ｔ
ＦＴに対する信号線や画素電極などのソース・ドレイン
電極１６、１７、２６、２７が、層間絶縁膜４のコンタ
クトホールを介して電気的に接続して居る。又第二導電
型の駆動回路用ＴＦＴ３０′のソース・ドレイン領域３
１、３２では、オフセット領域３１１′、３２１′に隣
接する不純物濃度が約１×１０20ｃｍ-3の高濃度ソース
・ドレイン領域３１２、３２２に対して、信号線などの
ソース・ドレイン電極３６、３７が層間絶縁膜４のコン
タクトホールを介して電気的に接続して居る。
【０２４２】（ＴＦＴのオン・オフリーク電流特性）こ
の様に構成したアクティブマトリクス基板１に於いて、
オフセットゲート構造のＴＦＴはＬＤＤ構造のＴＦＴと
同等のオン・オフリーク電流特性を有するので、いずれ
のＴＦＴもオフリーク電流が著しく小さい。又オフセッ
トゲート構造のＴＦＴは、耐電圧特性に於いてもＬＤＤ
構造のＴＦＴと同等の特性を示す。従って、いずれのＴ
ＦＴもセルフアライン構造のＴＦＴに比較して耐電圧が
高いので、チャネル長を短くする事が出来る。
の様に構成したアクティブマトリクス基板１に於いて、
オフセットゲート構造のＴＦＴはＬＤＤ構造のＴＦＴと
同等のオン・オフリーク電流特性を有するので、いずれ
のＴＦＴもオフリーク電流が著しく小さい。又オフセッ
トゲート構造のＴＦＴは、耐電圧特性に於いてもＬＤＤ
構造のＴＦＴと同等の特性を示す。従って、いずれのＴ
ＦＴもセルフアライン構造のＴＦＴに比較して耐電圧が
高いので、チャネル長を短くする事が出来る。
【０２４３】（ＴＦＴの製造方法）斯様な構造のアクテ
ィブマトリクス基板１は、以下の方法により製造出来
る。
ィブマトリクス基板１は、以下の方法により製造出来
る。
【０２４４】まず、実施例３と同様、図１３（ａ）に示
す様に、絶縁基板２の表面に島状のシリコン膜１０ａ、
２０ａ、３０ａ、４０ａを形成した後（シリコン膜形成
工程）、ゲート絶縁膜１４、２４、３４、及び誘電体膜
４４を形成する（ゲート絶縁膜形成工程）。
す様に、絶縁基板２の表面に島状のシリコン膜１０ａ、
２０ａ、３０ａ、４０ａを形成した後（シリコン膜形成
工程）、ゲート絶縁膜１４、２４、３４、及び誘電体膜
４４を形成する（ゲート絶縁膜形成工程）。
【０２４５】次に、１×１０12ｃｍ-2のドーズ量でボロ
ンイオンを打ち込んでチャネルドープを行なう（チャネ
ルドープ工程／１回目の不純物導入工程）。
ンイオンを打ち込んでチャネルドープを行なう（チャネ
ルドープ工程／１回目の不純物導入工程）。
【０２４６】次に、図１３（ｂ）に示す様に、第二導電
型の駆動回路用ＴＦＴ３０′の形成領域を覆うと共に、
第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回
路用ＴＦＴ２０のゲート電極１５、２５の形成領域をわ
ずか広めに覆うレジストマスク４０１を形成する（１回
目のマスク形成工程）。
型の駆動回路用ＴＦＴ３０′の形成領域を覆うと共に、
第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回
路用ＴＦＴ２０のゲート電極１５、２５の形成領域をわ
ずか広めに覆うレジストマスク４０１を形成する（１回
目のマスク形成工程）。
【０２４７】続いて、リンイオンを約１×１０14ｃｍ-2
のドーズ量でイオン注入し（２回目の不純物導入工程／
低濃度第一導電型不純物導入工程）、不純物濃度が約１
×１０19ｃｍ-3の低濃度第一導電型のソース・ドレイン
領域１１、１２、２１、２２、および下層側電極部４０
ｃを形成する。
のドーズ量でイオン注入し（２回目の不純物導入工程／
低濃度第一導電型不純物導入工程）、不純物濃度が約１
×１０19ｃｍ-3の低濃度第一導電型のソース・ドレイン
領域１１、１２、２１、２２、および下層側電極部４０
ｃを形成する。
【０２４８】次に、図１３（ｃ）に示す様に、ゲート電
極１５、２５、３５、及び上層側電極部４５を形成す
る。この様にして保持容量４０を形成する。
極１５、２５、３５、及び上層側電極部４５を形成す
る。この様にして保持容量４０を形成する。
【０２４９】次に、第一導電型の画素用ＴＦＴ１０、第
一導電型の駆動回路用ＴＦＴ２０、及び保持容量４０の
形成領域を覆うと共に、ゲート電極３５をも広めに覆う
レジストマスク４０２を形成する（２回目のマスク形成
工程）。
一導電型の駆動回路用ＴＦＴ２０、及び保持容量４０の
形成領域を覆うと共に、ゲート電極３５をも広めに覆う
レジストマスク４０２を形成する（２回目のマスク形成
工程）。
【０２５０】この状態で、ボロンイオンを１×１０15ｃ
ｍ-2のドーズ量でイオン注入する（高濃度第二導電型不
純物導入工程／３回目の不純物導入工程）。
ｍ-2のドーズ量でイオン注入する（高濃度第二導電型不
純物導入工程／３回目の不純物導入工程）。
【０２５１】その結果、低濃度第二導電型のシリコン膜
３０ａには、不純物濃度が１×１０20ｃｍ-3の高濃度ソ
ース・ドレイン領域３１２、３２２が形成される。一
方、低濃度第二導電型のシリコン膜３０ａの内、レジス
トマスク４０２で覆われていた部分はそのまま不純物濃
度が約１×１０17ｃｍ-3のオフセット領域３１１′、３
２１′となる。勿論、チャネル領域３３は不純物濃度が
約１×１０17ｃｍ-3の低濃度第二導電型領域のままで有
る。
３０ａには、不純物濃度が１×１０20ｃｍ-3の高濃度ソ
ース・ドレイン領域３１２、３２２が形成される。一
方、低濃度第二導電型のシリコン膜３０ａの内、レジス
トマスク４０２で覆われていた部分はそのまま不純物濃
度が約１×１０17ｃｍ-3のオフセット領域３１１′、３
２１′となる。勿論、チャネル領域３３は不純物濃度が
約１×１０17ｃｍ-3の低濃度第二導電型領域のままで有
る。
【０２５２】この様にして、第二導電型の駆動回路用Ｔ
ＦＴ３０′を形成する。しかる後に、レジストマスク４
０２を除去する。
ＦＴ３０′を形成する。しかる後に、レジストマスク４
０２を除去する。
【０２５３】次に、図１３（ｄ）に示す様に、第二導電
型の駆動回路用ＴＦＴ３０′の形成領域に加えて、ゲー
ト電極１５、２５をも広めに覆うレジストマスク４０３
を形成する（３回目のマスク形成工程）。
型の駆動回路用ＴＦＴ３０′の形成領域に加えて、ゲー
ト電極１５、２５をも広めに覆うレジストマスク４０３
を形成する（３回目のマスク形成工程）。
【０２５４】続いて、リンイオン（第一導電型不純物）
を１×１０15ｃｍ-2のドーズ量でイオン注入する（４回
目の不純物導入工程／高濃度第一導電型不純物導入工
程）。
を１×１０15ｃｍ-2のドーズ量でイオン注入する（４回
目の不純物導入工程／高濃度第一導電型不純物導入工
程）。
【０２５５】その結果、低濃度第一導電型のソース・ド
レイン領域１１、１２、２１、２２は、不純物濃度が１
×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、
１２２、２１２、２２２、及び不純物濃度が約１×１０
19ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２
１、２１１、２２１となる。この様にして、第一導電型
の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ
２０を形成する。しかる後に、レジストマスク４０３を
除去する。
レイン領域１１、１２、２１、２２は、不純物濃度が１
×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、
１２２、２１２、２２２、及び不純物濃度が約１×１０
19ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２
１、２１１、２２１となる。この様にして、第一導電型
の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ
２０を形成する。しかる後に、レジストマスク４０３を
除去する。
【０２５６】従って、レジストマスク４０１〜４０３を
形成する為の３回のマスク形成工程と、４回の不純物導
入工程によって、アクティブマトリクス基板１等の半導
体装置を製造出来る。
形成する為の３回のマスク形成工程と、４回の不純物導
入工程によって、アクティブマトリクス基板１等の半導
体装置を製造出来る。
【０２５７】この様に、本例のアクティブマトリクス基
板１の製造方法では、図１３（ｂ）に示す様に、ゲート
電極１５、２５、３５、及び上層側電極４５を形成する
前に、低濃度ソース・ドレイン領域１１１、１２１、２
１１、２２１を形成する為の低濃度第一導電型不純物導
入工程を行い、この工程を援用して下層側電極部４０ｃ
を形成して居る。従って、従来の製造方法に比較してマ
スク形成工程の数及び不純物導入工程の数を減らす事が
可能で有る。
板１の製造方法では、図１３（ｂ）に示す様に、ゲート
電極１５、２５、３５、及び上層側電極４５を形成する
前に、低濃度ソース・ドレイン領域１１１、１２１、２
１１、２２１を形成する為の低濃度第一導電型不純物導
入工程を行い、この工程を援用して下層側電極部４０ｃ
を形成して居る。従って、従来の製造方法に比較してマ
スク形成工程の数及び不純物導入工程の数を減らす事が
可能で有る。
【０２５８】更に本例では、図１３（ｃ）に示す様に、
第二導電型の駆動回路用ＴＦＴ３０′に於いて、ゲート
電極３５に対峙する部分を低濃度領域とするにあたっ
て、ＬＤＤ構造ではなく、オフセットゲート構造として
居る。この為、実施例３に比較してマスク形成工程及び
不純物導入工程のいずれについても１回ずつ少ない。即
ち従来の製造方法に比較してマスク形成工程及び不純物
導入工程のいずれについても２回ずつ少ない。それ故、
最も少ない製造工程数によって、画素領域及び駆動回路
部のＴＦＴの電気的特性を向上する事が出来る。
第二導電型の駆動回路用ＴＦＴ３０′に於いて、ゲート
電極３５に対峙する部分を低濃度領域とするにあたっ
て、ＬＤＤ構造ではなく、オフセットゲート構造として
居る。この為、実施例３に比較してマスク形成工程及び
不純物導入工程のいずれについても１回ずつ少ない。即
ち従来の製造方法に比較してマスク形成工程及び不純物
導入工程のいずれについても２回ずつ少ない。それ故、
最も少ない製造工程数によって、画素領域及び駆動回路
部のＴＦＴの電気的特性を向上する事が出来る。
【０２５９】尚表５及び表６に於いて、チャネルドープ
工程を「Ｃ／Ｄ」、低濃度第１導電型不純物導入工程を
「Ｎ- 」、高濃度第一導電型不純物導入工程を「Ｎ
+ 」、高濃度第二導電型不純物導入工程を「Ｐ+ 」、ゲ
ート電極形成工程を「Ｇ」で略しながら工程順序を示す
様に、ゲート電極１５、２５、３５、及び上層側電極４
５を形成する前に、低濃度ソース・ドレイン領域１１
１、１２１、２１１、２２１を形成する為の低濃度第一
導電型不純物導入工程を行い、この工程を援用して、下
層側電極部４０ｃを形成するのであれば、いずれの工程
順序であってもよい。
工程を「Ｃ／Ｄ」、低濃度第１導電型不純物導入工程を
「Ｎ- 」、高濃度第一導電型不純物導入工程を「Ｎ
+ 」、高濃度第二導電型不純物導入工程を「Ｐ+ 」、ゲ
ート電極形成工程を「Ｇ」で略しながら工程順序を示す
様に、ゲート電極１５、２５、３５、及び上層側電極４
５を形成する前に、低濃度ソース・ドレイン領域１１
１、１２１、２１１、２２１を形成する為の低濃度第一
導電型不純物導入工程を行い、この工程を援用して、下
層側電極部４０ｃを形成するのであれば、いずれの工程
順序であってもよい。
【０２６０】
【表５】
【０２６１】
【表６】
【０２６２】［実施例７］図１４は、本例の液晶表示装
置に於ける駆動回路内蔵型のアクティブマトリクス基板
の構造を模式的に示す断面図で有る。
置に於ける駆動回路内蔵型のアクティブマトリクス基板
の構造を模式的に示す断面図で有る。
【０２６３】図１４に於いて、本例の液晶表示装置の駆
動回路内蔵型のアクティブマトリクス基板１では、第一
導電型の画素用ＴＦＴ１０、第一導電型の駆動回路用Ｔ
ＦＴ２０、及び第二導電型の駆動回路用ＴＦＴ３０は、
いずれもＬＤＤ構造を有し、いずれのＴＦＴに於いて
も、チャネル領域１３、２３、３３は、低濃度のボロン
イオンによってチャネルドープしてある為、不純物濃度
が約１×１０17ｃｍ-3の低濃度第二導電型領域で有る。
動回路内蔵型のアクティブマトリクス基板１では、第一
導電型の画素用ＴＦＴ１０、第一導電型の駆動回路用Ｔ
ＦＴ２０、及び第二導電型の駆動回路用ＴＦＴ３０は、
いずれもＬＤＤ構造を有し、いずれのＴＦＴに於いて
も、チャネル領域１３、２３、３３は、低濃度のボロン
イオンによってチャネルドープしてある為、不純物濃度
が約１×１０17ｃｍ-3の低濃度第二導電型領域で有る。
【０２６４】本例では、保持容量４０の下層側電極部４
０ｄ（第一の電極部）は、第一導電型の画素用ＴＦＴ１
０、及び第一導電型の駆動回路用ＴＦＴ２０の高濃度ソ
ース・ドレイン領域１１２、１２２、２１２、２２２と
同時形成された不純物濃度が１×１０20ｃｍ-3の高濃度
第一導電型領域で有る。
０ｄ（第一の電極部）は、第一導電型の画素用ＴＦＴ１
０、及び第一導電型の駆動回路用ＴＦＴ２０の高濃度ソ
ース・ドレイン領域１１２、１２２、２１２、２２２と
同時形成された不純物濃度が１×１０20ｃｍ-3の高濃度
第一導電型領域で有る。
【０２６５】斯様な構造のアクティブマトリクス基板１
は、例えば以下の方法により製造出来る。
は、例えば以下の方法により製造出来る。
【０２６６】まず、図１５（ａ）に示す様に、絶縁基板
２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、
４０ａを形成した後（シリコン膜形成工程）、ゲート絶
縁膜１４、２４、３４、及び誘電体膜４４を形成する
（ゲート絶縁膜形成工程）。
２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、
４０ａを形成した後（シリコン膜形成工程）、ゲート絶
縁膜１４、２４、３４、及び誘電体膜４４を形成する
（ゲート絶縁膜形成工程）。
【０２６７】次に、約１×１０12ｃｍ-2のドーズ量でボ
ロンイオン（第二導電型不純物／第二導電型不純物）を
打ち込んでチャネルドープを行ない（チャネルドープ工
程／１回目の不純物導入工程）。
ロンイオン（第二導電型不純物／第二導電型不純物）を
打ち込んでチャネルドープを行ない（チャネルドープ工
程／１回目の不純物導入工程）。
【０２６８】次に、図１５（ｂ）に示す様に、第二導電
型の駆動回路用ＴＦＴ３０の形成領域を覆うと共に、後
に形成するゲート電極１５、２５の形成予定領域を広め
に覆うレジストマスク５０１を形成する（１回目のマス
ク形成工程）。
型の駆動回路用ＴＦＴ３０の形成領域を覆うと共に、後
に形成するゲート電極１５、２５の形成予定領域を広め
に覆うレジストマスク５０１を形成する（１回目のマス
ク形成工程）。
【０２６９】続いて、例えば、リンイオン（第一導電型
不純物／第一導電型不純物）を約１×１０15ｃｍ-2のド
ーズ量でイオン注入する（２回目の不純物導入工程／高
濃度第一導電型不純物導入工程）。
不純物／第一導電型不純物）を約１×１０15ｃｍ-2のド
ーズ量でイオン注入する（２回目の不純物導入工程／高
濃度第一導電型不純物導入工程）。
【０２７０】その結果、低濃度第二導電型のシリコン膜
１０ａ、２０ａの内、リンイオンが打ち込まれた領域
は、導電型が反転して不純物濃度が約１×１０20ｃｍ-3
の高濃度ソース・ドレイン領域１１２、１２２、２１
２、２２２となる。又低濃度第二導電型のシリコン膜４
０ａも導電型が反転して不純物濃度が約１×１０20ｃｍ
-3の高濃度第一導電型の下層側電極部４０ｄとなる。し
かる後に、レジストマスク５０１を除去する。
１０ａ、２０ａの内、リンイオンが打ち込まれた領域
は、導電型が反転して不純物濃度が約１×１０20ｃｍ-3
の高濃度ソース・ドレイン領域１１２、１２２、２１
２、２２２となる。又低濃度第二導電型のシリコン膜４
０ａも導電型が反転して不純物濃度が約１×１０20ｃｍ
-3の高濃度第一導電型の下層側電極部４０ｄとなる。し
かる後に、レジストマスク５０１を除去する。
【０２７１】次に、図１５（ｃ）に示す様に、ゲート電
極１５、２５、３５、及び上層側電極部４５（第二の電
極部）を形成する（ゲート電極形成工程）。この様にし
て、下層側電極部４０ｄと上層側電極部４５とが誘電体
膜４４を介して対向する保持容量４０を形成する。
極１５、２５、３５、及び上層側電極部４５（第二の電
極部）を形成する（ゲート電極形成工程）。この様にし
て、下層側電極部４０ｄと上層側電極部４５とが誘電体
膜４４を介して対向する保持容量４０を形成する。
【０２７２】次に、第一導電型の画素用ＴＦＴ１０、第
一導電型の駆動回路用ＴＦＴ２０、及び保持容量４０の
形成領域を覆うレジストマスク５０２を形成する（２回
目のマスク形成工程）。
一導電型の駆動回路用ＴＦＴ２０、及び保持容量４０の
形成領域を覆うレジストマスク５０２を形成する（２回
目のマスク形成工程）。
【０２７３】続いて、ボロンイオンを約１×１０13ｃｍ
-2のドーズ量でイオン注入する（３回目の不純物導入工
程／低濃度第二導電型不純物導入工程）。
-2のドーズ量でイオン注入する（３回目の不純物導入工
程／低濃度第二導電型不純物導入工程）。
【０２７４】その結果、低濃度第二導電型のシリコン膜
３０ａには、ゲート電極３５に対して自己整合的に不純
物濃度が約１．１×１０18ｃｍ-3の低濃度第二導電型の
ソース・ドレイン領域３１、３２が形成される。尚不純
物が導入されなかった部分がチャネル領域３３となる。
しかる後に、レジストマスク５０２を除去する。
３０ａには、ゲート電極３５に対して自己整合的に不純
物濃度が約１．１×１０18ｃｍ-3の低濃度第二導電型の
ソース・ドレイン領域３１、３２が形成される。尚不純
物が導入されなかった部分がチャネル領域３３となる。
しかる後に、レジストマスク５０２を除去する。
【０２７５】次に、図１５（ｄ）に示す様に、第二導電
型の駆動回路用ＴＦＴ３０の形成領域を覆うレジストマ
スク５０３を形成する（３回目のマスク形成工程）。
型の駆動回路用ＴＦＴ３０の形成領域を覆うレジストマ
スク５０３を形成する（３回目のマスク形成工程）。
【０２７６】続いて、リンイオンを約１×１０13ｃｍ-2
のドーズ量でイオン注入する（４回目の不純物導入工程
／低濃度第一導電型不純物導入工程）。
のドーズ量でイオン注入する（４回目の不純物導入工程
／低濃度第一導電型不純物導入工程）。
【０２７７】その結果、高濃度ソース・ドレイン領域１
１２、１２２、２１２、２２２に挟まれた低濃度第二導
電型のシリコン膜１０ａ、２０ａには、ゲート電極１
５、２５に対して自己整合的に不純物濃度が約０．９×
１０18ｃｍ-3の低濃度ソース・ドレイン領域２１１、２
２１が形成される。尚不純物が導入されなかった部分が
チャネル領域２３、３３となる。この様にして、第一導
電型の画素用ＴＦＴ１０、および第一導電型の駆動回路
用ＴＦＴ２０を形成する。しかる後に、レジストマスク
５０３を除去する。
１２、１２２、２１２、２２２に挟まれた低濃度第二導
電型のシリコン膜１０ａ、２０ａには、ゲート電極１
５、２５に対して自己整合的に不純物濃度が約０．９×
１０18ｃｍ-3の低濃度ソース・ドレイン領域２１１、２
２１が形成される。尚不純物が導入されなかった部分が
チャネル領域２３、３３となる。この様にして、第一導
電型の画素用ＴＦＴ１０、および第一導電型の駆動回路
用ＴＦＴ２０を形成する。しかる後に、レジストマスク
５０３を除去する。
【０２７８】次に、図１５（ｅ）に示す様に、第一導電
型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ
２０、及び保持容量４０の形成領域を覆うと共に、ゲー
ト電極３５を広めに覆うレジストマスク５０４を形成す
る（４回目のマスク形成工程）。ここで、レジストマス
ク５０４の端部とゲート電極３５の端部との距離は、
０．５μｍ〜２μｍ程度が適して居る。
型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ
２０、及び保持容量４０の形成領域を覆うと共に、ゲー
ト電極３５を広めに覆うレジストマスク５０４を形成す
る（４回目のマスク形成工程）。ここで、レジストマス
ク５０４の端部とゲート電極３５の端部との距離は、
０．５μｍ〜２μｍ程度が適して居る。
【０２７９】続いて、ボロンイオンを約１×１０15ｃｍ
-2のドーズ量でイオン注入する（５回目の不純物導入工
程／高濃度第二導電型不純物導入工程）。
-2のドーズ量でイオン注入する（５回目の不純物導入工
程／高濃度第二導電型不純物導入工程）。
【０２８０】その結果、低濃度第二導電型のソース・ド
レイン領域３１、３２には不純物濃度が１×１０20ｃｍ
-3の高濃度ソース・ドレイン領域３１２、３２２が形成
される。又低濃度第二導電型のソース・ドレイン領域３
１、３２の内、レジストマスク５０４で覆われていた部
分はそのまま不純物濃度が約１．１×１０18ｃｍ-3の低
濃度ソース・ドレイン領域３１１、３２１となる。
レイン領域３１、３２には不純物濃度が１×１０20ｃｍ
-3の高濃度ソース・ドレイン領域３１２、３２２が形成
される。又低濃度第二導電型のソース・ドレイン領域３
１、３２の内、レジストマスク５０４で覆われていた部
分はそのまま不純物濃度が約１．１×１０18ｃｍ-3の低
濃度ソース・ドレイン領域３１１、３２１となる。
【０２８１】この様にして、第二導電型の駆動回路用Ｔ
ＦＴ３０を形成する。しかる後に、レジストマスク５０
４を除去する。
ＦＴ３０を形成する。しかる後に、レジストマスク５０
４を除去する。
【０２８２】以降、図１４に示す様に、層間絶縁膜４を
形成した後、活性化の為のアニールを行い、しかる後
に、コンタクトホールを形成してソース・ドレイン電極
１６、１７、２６、２７、３６、３７を形成すれば、レ
ジストマスク５０１〜５０４を形成する為の４回のマス
ク形成工程と、５回の不純物導入工程によって、アクテ
ィブマトリクス基板１等の半導体装置を製造出来る。
形成した後、活性化の為のアニールを行い、しかる後
に、コンタクトホールを形成してソース・ドレイン電極
１６、１７、２６、２７、３６、３７を形成すれば、レ
ジストマスク５０１〜５０４を形成する為の４回のマス
ク形成工程と、５回の不純物導入工程によって、アクテ
ィブマトリクス基板１等の半導体装置を製造出来る。
【０２８３】この様に、本例のアクティブマトリクス基
板１の製造方法では、図１５（ｂ）に示した様に、ゲー
ト電極１５、２５、３５、及び上層側電極４５を形成す
る前に、高濃度ソース・ドレイン領域１１２、１２２、
２１２、２２２を形成する為の高濃度第一導電型不純物
導入工程を行い、この工程を援用して下層側電極部４０
ｄを形成して居る。従って、従来の製造方法に比較し
て、マスク形成工程の数及び不純物導入工程の数を１回
ずつ減らす事が可能で有る。それ故、少ない製造工程数
によってＴＦＴと容量素子（保持容量４０）を形成しな
がら、各ＴＦＴの電気的特性を向上する事が出来る。
板１の製造方法では、図１５（ｂ）に示した様に、ゲー
ト電極１５、２５、３５、及び上層側電極４５を形成す
る前に、高濃度ソース・ドレイン領域１１２、１２２、
２１２、２２２を形成する為の高濃度第一導電型不純物
導入工程を行い、この工程を援用して下層側電極部４０
ｄを形成して居る。従って、従来の製造方法に比較し
て、マスク形成工程の数及び不純物導入工程の数を１回
ずつ減らす事が可能で有る。それ故、少ない製造工程数
によってＴＦＴと容量素子（保持容量４０）を形成しな
がら、各ＴＦＴの電気的特性を向上する事が出来る。
【０２８４】尚表７に於いて、チャネルドープ工程を
「Ｃ／Ｄ」、低濃度第一導電型不純物導入工程を「Ｎ
- 」、高濃度第一導電型不純物導入工程を「Ｎ+ 」、低
濃度第二導電型不純物導入工程を「Ｐ- 」、高濃度第二
導電型不純物導入工程を「Ｐ+ 」、ゲート電極形成工程
を「Ｇ」で略して工程順序を示す様に、ゲート電極１
５、２５、３５、及び上層側電極４５を形成する前に、
高濃度ソース・ドレイン領域１１２、１２２、２１２、
２２２を形成する為の高濃度第一導電型不純物導入工程
を行い、この工程を援用して、下層側電極部４０ｄを形
成するのであれば、いずれの工程順序であってもよい。
「Ｃ／Ｄ」、低濃度第一導電型不純物導入工程を「Ｎ
- 」、高濃度第一導電型不純物導入工程を「Ｎ+ 」、低
濃度第二導電型不純物導入工程を「Ｐ- 」、高濃度第二
導電型不純物導入工程を「Ｐ+ 」、ゲート電極形成工程
を「Ｇ」で略して工程順序を示す様に、ゲート電極１
５、２５、３５、及び上層側電極４５を形成する前に、
高濃度ソース・ドレイン領域１１２、１２２、２１２、
２２２を形成する為の高濃度第一導電型不純物導入工程
を行い、この工程を援用して、下層側電極部４０ｄを形
成するのであれば、いずれの工程順序であってもよい。
【０２８５】
【表７】
【０２８６】［実施例８］本例のアクティブマトリクス
基板の構造については実施例７と同じく図１４を参照し
て説明する。
基板の構造については実施例７と同じく図１４を参照し
て説明する。
【０２８７】図１４に於いて、本例のアクティブマトリ
クス基板１の特徴点は、実施例７に係る製造方法に比し
てマスク形成工程が１回少ない点にあり、その製造方法
は以下に説明するとおりで有る。
クス基板１の特徴点は、実施例７に係る製造方法に比し
てマスク形成工程が１回少ない点にあり、その製造方法
は以下に説明するとおりで有る。
【０２８８】まず、図１６（ａ）に示す様に、絶縁基板
２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、
４０ａを形成した後（シリコン膜形成工程）、ゲート絶
縁膜１４、２４、３４、及び誘電体膜４４を形成する
（ゲート絶縁膜形成工程）。
２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、
４０ａを形成した後（シリコン膜形成工程）、ゲート絶
縁膜１４、２４、３４、及び誘電体膜４４を形成する
（ゲート絶縁膜形成工程）。
【０２８９】次に、約１×１０12ｃｍ-2のドーズ量でボ
ロンイオン（第二導電型不純物／第二導電型不純物）を
打ち込んでチャネルドープを行なう（チャネルドープ工
程／１回目の不純物導入工程）。
ロンイオン（第二導電型不純物／第二導電型不純物）を
打ち込んでチャネルドープを行なう（チャネルドープ工
程／１回目の不純物導入工程）。
【０２９０】次に、図１６（ｂ）に示す様に、第二導電
型の駆動回路用ＴＦＴ３０の形成領域を覆うと共に、後
に形成するゲート電極１５、２５の形成予定領域を広め
に覆うレジストマスク６０１を形成する（１回目のマス
ク形成工程）。
型の駆動回路用ＴＦＴ３０の形成領域を覆うと共に、後
に形成するゲート電極１５、２５の形成予定領域を広め
に覆うレジストマスク６０１を形成する（１回目のマス
ク形成工程）。
【０２９１】続いて、例えばリンイオン（第一導電型不
純物／第一導電型不純物）を約１×１０15ｃｍ-2のドー
ズ量でイオン注入する（２回目の不純物導入工程／高濃
度第一導電型不純物導入工程）。
純物／第一導電型不純物）を約１×１０15ｃｍ-2のドー
ズ量でイオン注入する（２回目の不純物導入工程／高濃
度第一導電型不純物導入工程）。
【０２９２】その結果、低濃度第二導電型のシリコン膜
１０ａ、２０ａの内、リンイオンが打ち込まれた領域
は、導電型が反転して不純物濃度が約１×１０20ｃｍ-3
の高濃度ソース・ドレイン領域１１２、１２２、２１
２、２２２となる。又低濃度第二導電型のシリコン膜４
０ａも、導電型が反転して不純物濃度が約１×１０20ｃ
ｍ-3の高濃度第一導電型の下層側電極部４０ｄとなる。
しかる後に、レジストマスク６０１を除去する。
１０ａ、２０ａの内、リンイオンが打ち込まれた領域
は、導電型が反転して不純物濃度が約１×１０20ｃｍ-3
の高濃度ソース・ドレイン領域１１２、１２２、２１
２、２２２となる。又低濃度第二導電型のシリコン膜４
０ａも、導電型が反転して不純物濃度が約１×１０20ｃ
ｍ-3の高濃度第一導電型の下層側電極部４０ｄとなる。
しかる後に、レジストマスク６０１を除去する。
【０２９３】次に、図１６（ｃ）に示す様に、ゲート電
極１５、２５、３５、及び上層側電極部４５を形成する
（ゲート電極形成工程）。この様にして保持容量４０を
形成する。
極１５、２５、３５、及び上層側電極部４５を形成する
（ゲート電極形成工程）。この様にして保持容量４０を
形成する。
【０２９４】次に、第一導電型の画素用ＴＦＴ１０、第
一導電型の駆動回路用ＴＦＴ２０、及び保持容量４０の
形成領域を覆うレジストマスク６０２を形成する（２回
目のマスク形成工程）。
一導電型の駆動回路用ＴＦＴ２０、及び保持容量４０の
形成領域を覆うレジストマスク６０２を形成する（２回
目のマスク形成工程）。
【０２９５】続いて、ボロンイオンを約３×１０13ｃｍ
-2のドーズ量でイオン注入する（３回目の不純物導入工
程／低濃度第二導電型不純物導入工程）。
-2のドーズ量でイオン注入する（３回目の不純物導入工
程／低濃度第二導電型不純物導入工程）。
【０２９６】その結果、低濃度第二導電型のシリコン膜
３０ａには、ゲート電極３５に対して自己整合的に不純
物濃度が約３．１×１０18ｃｍ-3の低濃度第二導電型の
ソース・ドレイン領域３１、３２が形成される。尚不純
物が導入されなかった部分がチャネル領域３３となる。
しかる後に、レジストマスク６０２を除去する。
３０ａには、ゲート電極３５に対して自己整合的に不純
物濃度が約３．１×１０18ｃｍ-3の低濃度第二導電型の
ソース・ドレイン領域３１、３２が形成される。尚不純
物が導入されなかった部分がチャネル領域３３となる。
しかる後に、レジストマスク６０２を除去する。
【０２９７】次に、図１６（ｄ）に示す様に、レジスト
マスクを形成する事なく、リンイオンを約１×１０13ｃ
ｍ-2のドーズ量でイオン注入する（４回目の不純物導入
工程／低濃度第一導電型不純物導入工程）。
マスクを形成する事なく、リンイオンを約１×１０13ｃ
ｍ-2のドーズ量でイオン注入する（４回目の不純物導入
工程／低濃度第一導電型不純物導入工程）。
【０２９８】その結果、高濃度ソース・ドレイン領域１
１２、１２２、２１２、２２２に挟まれた低濃度第二導
電型のシリコン膜１０ａ、２０ａには、ゲート電極１
５、２５に対して自己整合的に不純物濃度が約０．９×
１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１
２１、２１１、２２１が形成される。尚不純物が導入さ
れなかった部分がチャネル領域２３、３３となる。この
様にして、第一導電型の画素用ＴＦＴ１０及び第一導電
型の駆動回路用ＴＦＴ２０を形成する。
１２、１２２、２１２、２２２に挟まれた低濃度第二導
電型のシリコン膜１０ａ、２０ａには、ゲート電極１
５、２５に対して自己整合的に不純物濃度が約０．９×
１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１
２１、２１１、２２１が形成される。尚不純物が導入さ
れなかった部分がチャネル領域２３、３３となる。この
様にして、第一導電型の画素用ＴＦＴ１０及び第一導電
型の駆動回路用ＴＦＴ２０を形成する。
【０２９９】ここで、低濃度第二導電型のソース・ドレ
イン領域３１、３２にも、リンイオンが１×１０13ｃｍ
-2のドーズ量でイオン注入されるが、この低濃度第二導
電型のソース・ドレイン領域３１、３２の不純物濃度
は、約３．１×１０18ｃｍ-3で有る。従って、低濃度第
二導電型のソース・ドレイン領域３１、３２は、実質的
にアクセプター型不純物濃度が約２．１×１０18ｃｍ-3
に低濃度化するだけで有り、導電型は反転しない。
イン領域３１、３２にも、リンイオンが１×１０13ｃｍ
-2のドーズ量でイオン注入されるが、この低濃度第二導
電型のソース・ドレイン領域３１、３２の不純物濃度
は、約３．１×１０18ｃｍ-3で有る。従って、低濃度第
二導電型のソース・ドレイン領域３１、３２は、実質的
にアクセプター型不純物濃度が約２．１×１０18ｃｍ-3
に低濃度化するだけで有り、導電型は反転しない。
【０３００】次に、図１６（ｅ）に示す様に、第一導電
型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ
２０、及び保持容量４０の形成領域を覆うと共に、ゲー
ト電極３５を広めに覆うレジストマスク６０３を形成す
る（３回目のマスク形成工程）。
型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ
２０、及び保持容量４０の形成領域を覆うと共に、ゲー
ト電極３５を広めに覆うレジストマスク６０３を形成す
る（３回目のマスク形成工程）。
【０３０１】続いて、ボロンイオンを約１×１０15ｃｍ
-2のドーズ量でイオン注入する（５回目の不純物導入工
程／高濃度第二導電型不純物導入工程）。
-2のドーズ量でイオン注入する（５回目の不純物導入工
程／高濃度第二導電型不純物導入工程）。
【０３０２】その結果、低濃度第二導電型のソース・ド
レイン領域３１、３２には不純物濃度が１×１０20ｃｍ
-3の高濃度ソース・ドレイン領域３１２、３２２が形成
される。又低濃度第二導電型のソース・ドレイン領域３
１、３２の内、レジストマスク６０３で覆われていた部
分はそのまま不純物濃度が約２．１×１０18ｃｍ-3の低
濃度ソース・ドレイン領域３１１、３２１となる。
レイン領域３１、３２には不純物濃度が１×１０20ｃｍ
-3の高濃度ソース・ドレイン領域３１２、３２２が形成
される。又低濃度第二導電型のソース・ドレイン領域３
１、３２の内、レジストマスク６０３で覆われていた部
分はそのまま不純物濃度が約２．１×１０18ｃｍ-3の低
濃度ソース・ドレイン領域３１１、３２１となる。
【０３０３】この様にして、第二導電型の駆動回路用Ｔ
ＦＴ３０を形成する。しかる後に、レジストマスク６０
３を除去する。
ＦＴ３０を形成する。しかる後に、レジストマスク６０
３を除去する。
【０３０４】以降、図１４に示す様に、層間絶縁膜４を
形成した後、活性化の為のアニールを行い、しかる後
に、コンタクトホールを形成してソース・ドレイン電極
１６、１７、２６、２７、３６、３７を形成すれば、レ
ジストマスク６０１〜６０３を形成する為の３回のマス
ク形成工程と、５回の不純物導入工程によって、アクテ
ィブマトリクス基板１等の半導体装置を製造出来る。
形成した後、活性化の為のアニールを行い、しかる後
に、コンタクトホールを形成してソース・ドレイン電極
１６、１７、２６、２７、３６、３７を形成すれば、レ
ジストマスク６０１〜６０３を形成する為の３回のマス
ク形成工程と、５回の不純物導入工程によって、アクテ
ィブマトリクス基板１等の半導体装置を製造出来る。
【０３０５】この様に、本例のアクティブマトリクス基
板１の製造方法では、図１６（ｂ）に示した様に、ゲー
ト電極１５、２５、３５、及び上層側電極４５を形成す
る前に、高濃度ソース・ドレイン領域１１２、１２２、
２１２、２２２を形成する為の高濃度第一導電型不純物
導入工程を行い、この工程を援用して下層側電極部４０
ｄを形成して居る。従って、従来の製造方法に比較し
て、マスク形成工程の数及び不純物導入工程の数を減ら
す事が可能で有る。
板１の製造方法では、図１６（ｂ）に示した様に、ゲー
ト電極１５、２５、３５、及び上層側電極４５を形成す
る前に、高濃度ソース・ドレイン領域１１２、１２２、
２１２、２２２を形成する為の高濃度第一導電型不純物
導入工程を行い、この工程を援用して下層側電極部４０
ｄを形成して居る。従って、従来の製造方法に比較し
て、マスク形成工程の数及び不純物導入工程の数を減ら
す事が可能で有る。
【０３０６】しかも、低濃度ソース・ドレイン領域１１
１、１２１、２１１、２２１を形成する為の工程では、
マスクを形成せずに、リンイオンの注入を行う。それ
故、３回のマスク形成工程と５回の不純物導入工程によ
って、各ＴＦＴ及び保持容量４０を製造する事が出来
る。
１、１２１、２１１、２２１を形成する為の工程では、
マスクを形成せずに、リンイオンの注入を行う。それ
故、３回のマスク形成工程と５回の不純物導入工程によ
って、各ＴＦＴ及び保持容量４０を製造する事が出来
る。
【０３０７】尚実施例７と同様、ゲート電極１５、２
５、３５、及び上層側電極４５を形成する前に、高濃度
ソース・ドレイン領域１１２、１２２、２１２、２２２
を形成する為の高濃度第一導電型不純物導入工程を行
い、この工程を援用して、下層側電極部４０ｄを形成す
るのであれば、表７に示すいずれの工程順序であっても
よい。
５、３５、及び上層側電極４５を形成する前に、高濃度
ソース・ドレイン領域１１２、１２２、２１２、２２２
を形成する為の高濃度第一導電型不純物導入工程を行
い、この工程を援用して、下層側電極部４０ｄを形成す
るのであれば、表７に示すいずれの工程順序であっても
よい。
【０３０８】［実施例９］本例のアクティブマトリクス
基板の構造については、実施例７と同じく図１４を参照
して説明する。本例の特徴点は、実施例８と同様、実施
例７に係る製造方法に比してマスク形成工程が１回少な
い点にあり、その製造方法は、以下に説明するとおりで
有る。
基板の構造については、実施例７と同じく図１４を参照
して説明する。本例の特徴点は、実施例８と同様、実施
例７に係る製造方法に比してマスク形成工程が１回少な
い点にあり、その製造方法は、以下に説明するとおりで
有る。
【０３０９】まず、図１７（ａ）に示す様に、絶縁基板
２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、
４０ａを形成した後（シリコン膜形成工程）、ゲート絶
縁膜１４、２４、３４、及び誘電体膜４４を形成する
（ゲート絶縁膜形成工程。） 次に、約１×１０１２ｃｍ−２のドーズ量でボロンイオ
ン（第二導電型不純物／第二導電型不純物）を打ち込ん
で、チャネルドープを行なう（チャネルドープ工程／１
回目の不純物導入工程）。
２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、
４０ａを形成した後（シリコン膜形成工程）、ゲート絶
縁膜１４、２４、３４、及び誘電体膜４４を形成する
（ゲート絶縁膜形成工程。） 次に、約１×１０１２ｃｍ−２のドーズ量でボロンイオ
ン（第二導電型不純物／第二導電型不純物）を打ち込ん
で、チャネルドープを行なう（チャネルドープ工程／１
回目の不純物導入工程）。
【０３１０】次に、図１７（ｂ）に示す様に、第二導電
型の駆動回路用ＴＦＴ３０の形成領域を覆うと共に、後
に形成するゲート電極１５、２５の形成予定領域を広め
に覆うレジストマスク７０１を形成する（１回目のマス
ク形成工程）。
型の駆動回路用ＴＦＴ３０の形成領域を覆うと共に、後
に形成するゲート電極１５、２５の形成予定領域を広め
に覆うレジストマスク７０１を形成する（１回目のマス
ク形成工程）。
【０３１１】続いて、例えば、リンイオン（第一導電型
不純物／第一導電型不純物）を約１×１０15ｃｍ-2のド
ーズ量でイオン注入する（２回目の不純物導入工程／高
濃度第一導電型不純物導入工程）。
不純物／第一導電型不純物）を約１×１０15ｃｍ-2のド
ーズ量でイオン注入する（２回目の不純物導入工程／高
濃度第一導電型不純物導入工程）。
【０３１２】その結果、低濃度第二導電型のシリコン膜
１０ａ、２０ａの内、リンイオンが打ち込まれた領域
は、導電型が反転して不純物濃度が約１×１０20ｃｍ-3
の高濃度ソース・ドレイン領域１１２、１２２、２１
２、２２２となる。又低濃度第二導電型のシリコン膜４
０ａも、導電型が反転して不純物濃度が約１×１０20ｃ
ｍ-3の高濃度第一導電型の下層側電極部４０ｄとなる。
しかる後に、レジストマスク７０１を除去する。
１０ａ、２０ａの内、リンイオンが打ち込まれた領域
は、導電型が反転して不純物濃度が約１×１０20ｃｍ-3
の高濃度ソース・ドレイン領域１１２、１２２、２１
２、２２２となる。又低濃度第二導電型のシリコン膜４
０ａも、導電型が反転して不純物濃度が約１×１０20ｃ
ｍ-3の高濃度第一導電型の下層側電極部４０ｄとなる。
しかる後に、レジストマスク７０１を除去する。
【０３１３】次に、図１７（ｃ）に示す様に、ゲート電
極１５、２５、３５、及び上層側電極部４５を形成する
（ゲート電極形成工程）。この様にして保持容量４０を
形成する。
極１５、２５、３５、及び上層側電極部４５を形成する
（ゲート電極形成工程）。この様にして保持容量４０を
形成する。
【０３１４】次に、ｐ型の駆動回路用ＴＦＴ３０の形成
領域を覆うレジストマスク７０２を形成する（２回目の
マスク形成工程）。
領域を覆うレジストマスク７０２を形成する（２回目の
マスク形成工程）。
【０３１５】続いて、リンイオンを約３×１０13ｃｍ-2
のドーズ量でイオン注入する（３回目の不純物導入工程
／低濃度第一導電型不純物導入工程）。
のドーズ量でイオン注入する（３回目の不純物導入工程
／低濃度第一導電型不純物導入工程）。
【０３１６】その結果、高濃度ソース・ドレイン領域１
１２、１２２、２１２、２２２に挟まれた低濃度第二導
電型のシリコン膜１０ａ、２０ａには、ゲート電極１
５、２５に対して自己整合的に不純物濃度が約２．９×
１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１
２１、２１１、２２１が形成される。尚不純物が導入さ
れなかった部分がチャネル領域２３、３３となる。この
様にして、第一導電型の画素用ＴＦＴ１０及び第一導電
型の駆動回路用ＴＦＴ２０を形成する。
１２、１２２、２１２、２２２に挟まれた低濃度第二導
電型のシリコン膜１０ａ、２０ａには、ゲート電極１
５、２５に対して自己整合的に不純物濃度が約２．９×
１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１
２１、２１１、２２１が形成される。尚不純物が導入さ
れなかった部分がチャネル領域２３、３３となる。この
様にして、第一導電型の画素用ＴＦＴ１０及び第一導電
型の駆動回路用ＴＦＴ２０を形成する。
【０３１７】次に、図１７（ｄ）に示す様に、レジスト
マスク７０２を除去し、そのままレジストマスクを形成
する事なく、ボロンイオンを約１×１０13ｃｍ-2のドー
ズ量でイオン注入する（４回目の不純物導入工程／低濃
度第二導電型不純物導入工程）。
マスク７０２を除去し、そのままレジストマスクを形成
する事なく、ボロンイオンを約１×１０13ｃｍ-2のドー
ズ量でイオン注入する（４回目の不純物導入工程／低濃
度第二導電型不純物導入工程）。
【０３１８】その結果、低濃度第二導電型のシリコン膜
３０ａには、ゲート電極３５に対して自己整合的に不純
物濃度が約１．１×１０18ｃｍ-3の低濃度ｐ型領域３
１，３２が形成される。尚不純物が導入されなかった部
分がチャネル領域３３となる。
３０ａには、ゲート電極３５に対して自己整合的に不純
物濃度が約１．１×１０18ｃｍ-3の低濃度ｐ型領域３
１，３２が形成される。尚不純物が導入されなかった部
分がチャネル領域３３となる。
【０３１９】ここで、第一導電型の画素用ＴＦＴ１０及
び第一導電型の駆動回路用ＴＦＴ２０の側にも、ボロン
イオンが１×１０13ｃｍ-2のドーズ量でイオン注入され
るが、その低濃度ソース・ドレイン領域１１１、１２
１、２１１、２２１の不純物濃度は、約２．９×１０18
ｃｍ-3で有る。従って、低濃度ソース・ドレイン領域１
１１、１２１、２１１、２２１は、実質的にドナー型不
純物濃度が約１．９×１０18ｃｍ-3に低濃度化するだけ
で有り、導電型は反転しない。又高濃度ドース・ドレイ
ン領域１１２、１２２、２１２、２２２も、わずかに低
濃度化するだけで有り、導電型は反転せず、いぜんとし
て高濃度で有る。
び第一導電型の駆動回路用ＴＦＴ２０の側にも、ボロン
イオンが１×１０13ｃｍ-2のドーズ量でイオン注入され
るが、その低濃度ソース・ドレイン領域１１１、１２
１、２１１、２２１の不純物濃度は、約２．９×１０18
ｃｍ-3で有る。従って、低濃度ソース・ドレイン領域１
１１、１２１、２１１、２２１は、実質的にドナー型不
純物濃度が約１．９×１０18ｃｍ-3に低濃度化するだけ
で有り、導電型は反転しない。又高濃度ドース・ドレイ
ン領域１１２、１２２、２１２、２２２も、わずかに低
濃度化するだけで有り、導電型は反転せず、いぜんとし
て高濃度で有る。
【０３２０】次に、図１７（ｅ）に示す様に、第一導電
型の画素用ＴＦＴ１０の形成領域、第一導電型の駆動回
路用ＴＦＴ２０の形成領域、及び保持容量４０を覆うと
共に、ゲート電極３５を広めに覆うレジストマスク７０
３を形成する（３回目のマスク形成工程）。
型の画素用ＴＦＴ１０の形成領域、第一導電型の駆動回
路用ＴＦＴ２０の形成領域、及び保持容量４０を覆うと
共に、ゲート電極３５を広めに覆うレジストマスク７０
３を形成する（３回目のマスク形成工程）。
【０３２１】続いて、ボロンイオンを約１×１０15ｃｍ
-2のドーズ量でイオン注入する（５回目の不純物導入工
程／高濃度第二導電型不純物導入工程）。
-2のドーズ量でイオン注入する（５回目の不純物導入工
程／高濃度第二導電型不純物導入工程）。
【０３２２】その結果、低濃度第二導電型のソース・ド
レイン領域３１、３２には、不純物濃度が１×１０20ｃ
ｍ-3の高濃度ソース・ドレイン領域３１２、３２２が形
成される。又低濃度第二導電型のソース・ドレイン領域
３１、３２の内、レジストマスク７０３で覆われていた
部分は、そのまま不純物濃度が約２．１×１０18ｃｍ-3
の低濃度ソース・ドレイン領域３１１、３２１となる。
レイン領域３１、３２には、不純物濃度が１×１０20ｃ
ｍ-3の高濃度ソース・ドレイン領域３１２、３２２が形
成される。又低濃度第二導電型のソース・ドレイン領域
３１、３２の内、レジストマスク７０３で覆われていた
部分は、そのまま不純物濃度が約２．１×１０18ｃｍ-3
の低濃度ソース・ドレイン領域３１１、３２１となる。
【０３２３】この様にして、第二導電型の駆動回路用Ｔ
ＦＴ３０を形成する。しかる後に、レジストマスク７０
３を除去する。
ＦＴ３０を形成する。しかる後に、レジストマスク７０
３を除去する。
【０３２４】以降、図１４に示す様に、層間絶縁膜４を
形成した後、活性化の為のアニールを行い、しかる後
に、コンタクトホールを形成してソース・ドレイン電極
１６、１７、２６、２７、３６、３７を形成すれば、レ
ジストマスク７０１〜７０３を形成する為の３回のマス
ク形成工程と、５回の不純物導入工程によって、アクテ
ィブマトリクス基板１等の半導体装置を製造出来る。
形成した後、活性化の為のアニールを行い、しかる後
に、コンタクトホールを形成してソース・ドレイン電極
１６、１７、２６、２７、３６、３７を形成すれば、レ
ジストマスク７０１〜７０３を形成する為の３回のマス
ク形成工程と、５回の不純物導入工程によって、アクテ
ィブマトリクス基板１等の半導体装置を製造出来る。
【０３２５】この様に、本例のアクティブマトリクス基
板１の製造方法では、図１７（ｂ）に示した様に、ゲー
ト電極１５、２５、３５、及び上層側電極４５を形成す
る前に、高濃度ソース・ドレイン領域１１２、１２２、
２１２、２２２を形成する為の高濃度第一導電型不純物
導入工程を行い、この工程を援用して下層側電極部４０
ｄを形成して居る。従って、従来の製造方法に比較し
て、マスク形成工程の数及び不純物導入工程の数を減ら
す事が可能で有る。
板１の製造方法では、図１７（ｂ）に示した様に、ゲー
ト電極１５、２５、３５、及び上層側電極４５を形成す
る前に、高濃度ソース・ドレイン領域１１２、１２２、
２１２、２２２を形成する為の高濃度第一導電型不純物
導入工程を行い、この工程を援用して下層側電極部４０
ｄを形成して居る。従って、従来の製造方法に比較し
て、マスク形成工程の数及び不純物導入工程の数を減ら
す事が可能で有る。
【０３２６】しかも、低濃度ソース・ドレイン領域３１
１、３２１を形成する為の工程では、マスクを形成せず
に、ボロンイオンの注入を行う。それ故、３回のマスク
形成工程と５回の不純物導入工程によって、各ＴＦＴ及
び保持容量４０を製造する事が出来る。
１、３２１を形成する為の工程では、マスクを形成せず
に、ボロンイオンの注入を行う。それ故、３回のマスク
形成工程と５回の不純物導入工程によって、各ＴＦＴ及
び保持容量４０を製造する事が出来る。
【０３２７】尚実施例７と同様、ゲート電極１５、２
５、３５、及び上層側電極４５を形成する前に、高濃度
ソース・ドレイン領域１１２、１２２、２１２、２２２
を形成する為の高濃度第一導電型不純物導入工程を行
い、この工程を援用して、下層側電極部４０ｄを形成す
るのであれば、表７に示すいずれの工程順序であっても
よい。
５、３５、及び上層側電極４５を形成する前に、高濃度
ソース・ドレイン領域１１２、１２２、２１２、２２２
を形成する為の高濃度第一導電型不純物導入工程を行
い、この工程を援用して、下層側電極部４０ｄを形成す
るのであれば、表７に示すいずれの工程順序であっても
よい。
【０３２８】［実施例１０］図１８は、本例の液晶表示
装置に於ける駆動回路内蔵型のアクティブマトリクス基
板の構造を模式的に示す断面図で有る。
装置に於ける駆動回路内蔵型のアクティブマトリクス基
板の構造を模式的に示す断面図で有る。
【０３２９】図１８に於いて、本例の液晶表示装置の駆
動回路内蔵型のアクティブマトリクス基板１では、第一
導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路
用ＴＦＴ２０は、ＬＤＤ構造になって居る。これに対し
て、第二導電型の駆動回路用ＴＦＴ３０′は、オフセッ
トゲート構造を有して居る。
動回路内蔵型のアクティブマトリクス基板１では、第一
導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路
用ＴＦＴ２０は、ＬＤＤ構造になって居る。これに対し
て、第二導電型の駆動回路用ＴＦＴ３０′は、オフセッ
トゲート構造を有して居る。
【０３３０】本例では、保持容量４０２の下層側電極部
４０ｄは、第一導電型の駆動回路用ＴＦＴ２０、及び第
一導電型の画素用ＴＦＴ１０の高濃度ソース・ドレイン
領域１１２、１２２、２１２、２２２と同時形成された
不純物濃度が１×１０20ｃｍ-3の高濃度の第一導電型領
域で有る。
４０ｄは、第一導電型の駆動回路用ＴＦＴ２０、及び第
一導電型の画素用ＴＦＴ１０の高濃度ソース・ドレイン
領域１１２、１２２、２１２、２２２と同時形成された
不純物濃度が１×１０20ｃｍ-3の高濃度の第一導電型領
域で有る。
【０３３１】斯様な構造のアクティブマトリクス基板１
は、以下の方法により製造出来る。
は、以下の方法により製造出来る。
【０３３２】まず、図１９（ａ）に示す様に、絶縁基板
２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、
４０ａを形成した後（シリコン膜形成工程）、ゲート絶
縁膜１４、２４、３４、及び誘電体膜４４を形成する
（ゲート絶縁膜形成工程）。
２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、
４０ａを形成した後（シリコン膜形成工程）、ゲート絶
縁膜１４、２４、３４、及び誘電体膜４４を形成する
（ゲート絶縁膜形成工程）。
【０３３３】しかる後に、１×１０12ｃｍ-2のドーズ量
でボロンイオンを打ち込んでチャネルドープを行なう
（チャネルドープ工程／１回目の不純物導入工程）。
でボロンイオンを打ち込んでチャネルドープを行なう
（チャネルドープ工程／１回目の不純物導入工程）。
【０３３４】次に、図１９（ｂ）に示す様に、第二導電
型の駆動回路用ＴＦＴ３０′の形成領域を覆うと共に、
第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回
路用ＴＦＴ２０のゲート電極１５、２５の形成予定領域
を広めに覆うレジストマスク８０１を形成する（１回目
のマスク形成工程）。
型の駆動回路用ＴＦＴ３０′の形成領域を覆うと共に、
第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回
路用ＴＦＴ２０のゲート電極１５、２５の形成予定領域
を広めに覆うレジストマスク８０１を形成する（１回目
のマスク形成工程）。
【０３３５】続いて、第一導電型不純物、例えばリンイ
オンを約１×１０15ｃｍ-2のドーズ量でイオン注入する
（２回目の不純物導入工程／高濃度第一導電型不純物導
入工程）。
オンを約１×１０15ｃｍ-2のドーズ量でイオン注入する
（２回目の不純物導入工程／高濃度第一導電型不純物導
入工程）。
【０３３６】その結果、シリコン膜１０ａ、２０ａの
内、リンイオンが打ち込まれた領域は導電型が反転して
不純物濃度が約１×１０20ｃｍ-3の高濃度ソース・ドレ
イン領域１１２、１２２、２１１、２２１となる。又シ
リコン膜４０ａは導電型が反転して不純物濃度が約１×
１０20ｃｍ-3の高濃度第一導電型の下層側電極部４０ｄ
となる。しかる後に、レジストマスク８０１を除去す
る。
内、リンイオンが打ち込まれた領域は導電型が反転して
不純物濃度が約１×１０20ｃｍ-3の高濃度ソース・ドレ
イン領域１１２、１２２、２１１、２２１となる。又シ
リコン膜４０ａは導電型が反転して不純物濃度が約１×
１０20ｃｍ-3の高濃度第一導電型の下層側電極部４０ｄ
となる。しかる後に、レジストマスク８０１を除去す
る。
【０３３７】次に、図１９（ｃ）に示す様に、ゲート絶
縁膜１４、２４、３４の表面にドープドシリコンやシリ
サイド膜などからなるゲート電極１５、２５、３５を形
成する（ゲート電極形成工程）。同時に、誘電体膜４４
の表面には、上層側電極部４５を形成する。この上層側
電極部４５は、前段の信号線の一部であってもよい。こ
の様にして、下層側電極部４０ｃと上層側電極部４５と
が誘電体膜４４を介して対向する保持容量４０を形成す
る。
縁膜１４、２４、３４の表面にドープドシリコンやシリ
サイド膜などからなるゲート電極１５、２５、３５を形
成する（ゲート電極形成工程）。同時に、誘電体膜４４
の表面には、上層側電極部４５を形成する。この上層側
電極部４５は、前段の信号線の一部であってもよい。こ
の様にして、下層側電極部４０ｃと上層側電極部４５と
が誘電体膜４４を介して対向する保持容量４０を形成す
る。
【０３３８】次に、第二導電型の駆動回路用ＴＦＴ３０
を覆うレジストマスク８０２を形成する（２回目のマス
ク形成工程）。
を覆うレジストマスク８０２を形成する（２回目のマス
ク形成工程）。
【０３３９】この状態で、リンイオンを１×１０13ｃｍ
-2のドーズ量でイオン注入する（低濃度第一導電型不純
物導入工程／３回目の不純物導入工程）。
-2のドーズ量でイオン注入する（低濃度第一導電型不純
物導入工程／３回目の不純物導入工程）。
【０３４０】その結果、高濃度ソース・ドレイン領域１
１２、１２２、２１２、２２２に挟まれた低濃度第二導
電型のシリコン膜２０ａ、３０ａには、ゲート電極１
５、２５に対して自己整合的に不純物濃度が約０．９×
１０18ｃｍ−３の低濃度ソース・ドレイン領域１１１、
１２１、２１１、２２１が形成される。尚不純物が導入
されなかった部分がチャネル領域２３、３３となる。こ
の様にして、第一導電型の画素用ＴＦＴ１０及び第一導
電型の駆動回路用ＴＦＴ２０を形成する。
１２、１２２、２１２、２２２に挟まれた低濃度第二導
電型のシリコン膜２０ａ、３０ａには、ゲート電極１
５、２５に対して自己整合的に不純物濃度が約０．９×
１０18ｃｍ−３の低濃度ソース・ドレイン領域１１１、
１２１、２１１、２２１が形成される。尚不純物が導入
されなかった部分がチャネル領域２３、３３となる。こ
の様にして、第一導電型の画素用ＴＦＴ１０及び第一導
電型の駆動回路用ＴＦＴ２０を形成する。
【０３４１】次に、図１９（ｄ）に示す様に、第一導電
型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ
２０、及び保持容量４０の形成領域を覆うと共に、ゲー
ト電極３５を広めに覆うレジストマスク８０３を形成す
る（３回目のマスク形成工程）。
型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ
２０、及び保持容量４０の形成領域を覆うと共に、ゲー
ト電極３５を広めに覆うレジストマスク８０３を形成す
る（３回目のマスク形成工程）。
【０３４２】この状態で、ボロンイオンを１×１０15ｃ
ｍ-2のドーズ量でイオン注入する（高濃度第二導電型不
純物導入工程／４回目の不純物導入工程）。
ｍ-2のドーズ量でイオン注入する（高濃度第二導電型不
純物導入工程／４回目の不純物導入工程）。
【０３４３】その結果、低濃度第二導電型のシリコン膜
３０ａには、不純物濃度が１×１０２０ｃｍ−３の高濃
度ソース・ドレイン領域３１２、３２２が形成される。
一方、低濃度第二導電型のシリコン膜３０ａの内、レジ
ストマスク８０３で覆われていた部分は、そのまま不純
物濃度が約１×１０17ｃｍ-3のオフセット領域３１
１′、３２１′と成る。チャンネル領域３３は、不純物
濃度が約１×１０17ｃｍ-3の低濃度第二導電型領域のま
まで有る。
３０ａには、不純物濃度が１×１０２０ｃｍ−３の高濃
度ソース・ドレイン領域３１２、３２２が形成される。
一方、低濃度第二導電型のシリコン膜３０ａの内、レジ
ストマスク８０３で覆われていた部分は、そのまま不純
物濃度が約１×１０17ｃｍ-3のオフセット領域３１
１′、３２１′と成る。チャンネル領域３３は、不純物
濃度が約１×１０17ｃｍ-3の低濃度第二導電型領域のま
まで有る。
【０３４４】この様にして、第二導電型の駆動回路用Ｔ
ＦＴ３０′を形成する。しかる後に、レジストマスク８
０３を除去する。
ＦＴ３０′を形成する。しかる後に、レジストマスク８
０３を除去する。
【０３４５】従って、レジストマスク８０１〜８０３を
形成する為の３回のマスク形成工程と、４回の不純物導
入工程によって、アクティブマトリクス基板１を製造出
来る。
形成する為の３回のマスク形成工程と、４回の不純物導
入工程によって、アクティブマトリクス基板１を製造出
来る。
【０３４６】この様に、本例のアクティブマトリクス基
板１の製造方法では、図１９（ｂ）に示す様に、ゲート
電極１５、２５、３５、及び上層側電極４５を形成する
前に、高濃度ソース・ドレイン領域１１２、１２２、２
１２、２２２を形成する為の高濃度第一導電型不純物導
入工程を行い、この工程を援用して、下層側電極部４０
ｄを形成して居る。従って、従来の製造方法に比較し
て、マスク形成工程の数及び不純物導入工程の数を減ら
す事が可能で有る。
板１の製造方法では、図１９（ｂ）に示す様に、ゲート
電極１５、２５、３５、及び上層側電極４５を形成する
前に、高濃度ソース・ドレイン領域１１２、１２２、２
１２、２２２を形成する為の高濃度第一導電型不純物導
入工程を行い、この工程を援用して、下層側電極部４０
ｄを形成して居る。従って、従来の製造方法に比較し
て、マスク形成工程の数及び不純物導入工程の数を減ら
す事が可能で有る。
【０３４７】更に本例では、図１９（ｃ）に示す様に、
第二導電型の駆動回路用ＴＦＴ３０′に於いて、ゲート
電極３５の端部に対峙する部分を低濃度領域とするにあ
たって、ＬＤＤ構造ではなく、オフセットゲート構造と
して居る。この為、実施例３に比較して、マスク形成工
程及び不純物導入工程のいずれについても１回ずつ少な
い。即ち従来の製造方法に比較して、マスク形成工程及
び不純物導入工程のいずれについても２回ずつ少ない。
それ故、最も少ない製造工程数によって、画素領域及び
駆動回路部のＴＦＴの電気的特性を向上する事が出来
る。
第二導電型の駆動回路用ＴＦＴ３０′に於いて、ゲート
電極３５の端部に対峙する部分を低濃度領域とするにあ
たって、ＬＤＤ構造ではなく、オフセットゲート構造と
して居る。この為、実施例３に比較して、マスク形成工
程及び不純物導入工程のいずれについても１回ずつ少な
い。即ち従来の製造方法に比較して、マスク形成工程及
び不純物導入工程のいずれについても２回ずつ少ない。
それ故、最も少ない製造工程数によって、画素領域及び
駆動回路部のＴＦＴの電気的特性を向上する事が出来
る。
【０３４８】尚表８に於いて、チャネルドープ工程を
「Ｃ／Ｄ」、低濃度第一導電型不純物導入工程を「Ｎ−
」、高濃度第一導電型不純物導入工程を「Ｎ+ 」、高
濃度第二導電型不純物導入工程を「Ｐ+ 」、ゲート電極
形成工程を「Ｇ」で略しながら工程順序を示す様に、ゲ
ート電極１５、２５、３５、及び上層側電極４５を形成
する前に、高濃度ソース・ドレイン領域１１２、１２
２、２１２、２２２を形成する為の低濃度第一導電型不
純物導入工程を行い、この工程を援用して、下層側電極
部４０ｄを形成するのであれば、いずれの工程順序であ
ってもよい。
「Ｃ／Ｄ」、低濃度第一導電型不純物導入工程を「Ｎ−
」、高濃度第一導電型不純物導入工程を「Ｎ+ 」、高
濃度第二導電型不純物導入工程を「Ｐ+ 」、ゲート電極
形成工程を「Ｇ」で略しながら工程順序を示す様に、ゲ
ート電極１５、２５、３５、及び上層側電極４５を形成
する前に、高濃度ソース・ドレイン領域１１２、１２
２、２１２、２２２を形成する為の低濃度第一導電型不
純物導入工程を行い、この工程を援用して、下層側電極
部４０ｄを形成するのであれば、いずれの工程順序であ
ってもよい。
【０３４９】
【表８】
【０３５０】［実施例１１］図２０に示す様に、本例の
アクティブマトリクス基板１では、第二導電型の駆動回
路用ＴＦＴ３０、第一導電型の駆動回路用ＴＦＴ２０、
及び第一導電型の画素用ＴＦＴ１０は、いずれもＬＤＤ
構造になって居る。
アクティブマトリクス基板１では、第二導電型の駆動回
路用ＴＦＴ３０、第一導電型の駆動回路用ＴＦＴ２０、
及び第一導電型の画素用ＴＦＴ１０は、いずれもＬＤＤ
構造になって居る。
【０３５１】又本例のアクティブマトリクス基板１で
は、保持容量４０の下層側電極部４０ｅ（第一の電極
部）は、第二導電型の駆動回路用ＴＦＴ３０の低濃度ソ
ース・ドレイン領域３１１、３１２と同時形成された不
純物濃度が１×１０19ｃｍ-3の低濃度第二導電型領域で
有る。
は、保持容量４０の下層側電極部４０ｅ（第一の電極
部）は、第二導電型の駆動回路用ＴＦＴ３０の低濃度ソ
ース・ドレイン領域３１１、３１２と同時形成された不
純物濃度が１×１０19ｃｍ-3の低濃度第二導電型領域で
有る。
【０３５２】斯様な構造のアクティブマトリクス基板１
は、例えば、以下の方法により製造出来る。
は、例えば、以下の方法により製造出来る。
【０３５３】まず、図２１（ａ）に示す様に、絶縁基板
２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、
４０ａを形成した後（シリコン膜形成工程）、ゲート絶
縁膜１４、２４、３４、及び誘電体膜４４を形成する
（ゲート絶縁膜形成工程）。
２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、
４０ａを形成した後（シリコン膜形成工程）、ゲート絶
縁膜１４、２４、３４、及び誘電体膜４４を形成する
（ゲート絶縁膜形成工程）。
【０３５４】次に、約１×１０12ｃｍ-2のドーズ量でボ
ロンイオン（第二導電型不純物／第二導電型不純物）を
打ち込んで、チャネルドープを行なう（チャネルドープ
工程／１回目の不純物導入工程）。
ロンイオン（第二導電型不純物／第二導電型不純物）を
打ち込んで、チャネルドープを行なう（チャネルドープ
工程／１回目の不純物導入工程）。
【０３５５】次に、図２１（ｂ）に示す様に、第一導電
型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦ
Ｔ２０の形成領域を覆うと共に、後に形成するゲート電
極３５の形成領域をわずか広めに覆うレジストマスク９
０１を形成する（１回目のマスク形成工程）。
型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦ
Ｔ２０の形成領域を覆うと共に、後に形成するゲート電
極３５の形成領域をわずか広めに覆うレジストマスク９
０１を形成する（１回目のマスク形成工程）。
【０３５６】続いて、例えば、ボロンリンイオン（第二
導電型不純物／第二導電型不純物）を約１×１０14ｃｍ
-2のドーズ量でイオン注入する（２回目の不純物導入工
程／低濃度第二導電型不純物導入工程）。
導電型不純物／第二導電型不純物）を約１×１０14ｃｍ
-2のドーズ量でイオン注入する（２回目の不純物導入工
程／低濃度第二導電型不純物導入工程）。
【０３５７】その結果、低濃度第二導電型のシリコン膜
３０ａには、不純物濃度が約１×１０19ｃｍ-3の低濃度
第二導電型のソース・ドレイン領域３１、３２が形成さ
れる。又低濃度第二導電型のシリコン膜４０ａは、不純
物濃度が約１×１０19ｃｍ-3の低濃度第二導電型の下層
側電極部４０ｅとなる。しかる後に、レジストマスク９
０１を除去する。
３０ａには、不純物濃度が約１×１０19ｃｍ-3の低濃度
第二導電型のソース・ドレイン領域３１、３２が形成さ
れる。又低濃度第二導電型のシリコン膜４０ａは、不純
物濃度が約１×１０19ｃｍ-3の低濃度第二導電型の下層
側電極部４０ｅとなる。しかる後に、レジストマスク９
０１を除去する。
【０３５８】次に、図２１（ｃ）に示す様に、ゲート絶
縁膜１４、２４、３４の表面に、ドープドシリコンやシ
リサイド膜などからなるゲート電極１５、２５、３５を
形成する。同時に、誘電体膜４４の表面には、上層側電
極部４５（第二の電極部）を形成する（ゲート電極形成
工程）。この上層側電極部４５は、前段の信号線の一部
であってもよい。この様にして、下層側電極部４０ｅと
上層側電極部４５とが誘電体膜４４を介して対向する保
持容量４０を形成する。
縁膜１４、２４、３４の表面に、ドープドシリコンやシ
リサイド膜などからなるゲート電極１５、２５、３５を
形成する。同時に、誘電体膜４４の表面には、上層側電
極部４５（第二の電極部）を形成する（ゲート電極形成
工程）。この上層側電極部４５は、前段の信号線の一部
であってもよい。この様にして、下層側電極部４０ｅと
上層側電極部４５とが誘電体膜４４を介して対向する保
持容量４０を形成する。
【０３５９】次に、第二導電型の駆動回路用ＴＦＴ３
０、及び保持容量４０の形成領域を覆うレジストマスク
９０２を形成する（２回目のマスク形成工程）。
０、及び保持容量４０の形成領域を覆うレジストマスク
９０２を形成する（２回目のマスク形成工程）。
【０３６０】続いて、リンイオンを約１×１０13ｃｍ-2
のドーズ量でイオン注入する（３回目の不純物導入工程
／低濃度第一導電型不純物導入工程）。
のドーズ量でイオン注入する（３回目の不純物導入工程
／低濃度第一導電型不純物導入工程）。
【０３６１】その結果、低濃度第二導電型のシリコン膜
１０ａ、２０ａには、ゲート電極１５、２５に対して自
己整合的に不純物濃度が約０．９×１０18ｃｍ-3の低濃
度第一導電型のソース・ドレイン領域１１、１２、２
１、２２が形成される。尚不純物が導入されなかった部
分がチャネル領域１３、２３となる。しかる後に、レジ
ストマスク９０２を除去する。
１０ａ、２０ａには、ゲート電極１５、２５に対して自
己整合的に不純物濃度が約０．９×１０18ｃｍ-3の低濃
度第一導電型のソース・ドレイン領域１１、１２、２
１、２２が形成される。尚不純物が導入されなかった部
分がチャネル領域１３、２３となる。しかる後に、レジ
ストマスク９０２を除去する。
【０３６２】次に、図２１（ｄ）に示す様に、第一導電
型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ
２０、及び保持容量４０の形成領域を覆うと共に、ゲー
ト電極３５を広めに覆うレジストマスク９０３を形成す
る（３回目のマスク形成工程）。
型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ
２０、及び保持容量４０の形成領域を覆うと共に、ゲー
ト電極３５を広めに覆うレジストマスク９０３を形成す
る（３回目のマスク形成工程）。
【０３６３】続いて、ボロンイオンを約１×１０15ｃｍ
-2のドーズ量でイオン注入する（４回目の不純物導入工
程／高濃度第二導電型不純物導入工程）。
-2のドーズ量でイオン注入する（４回目の不純物導入工
程／高濃度第二導電型不純物導入工程）。
【０３６４】その結果、低濃度第二導電型のソース・ド
レイン領域３１、３２には、不純物濃度が１×１０20ｃ
ｍ-3の高濃度ソース・ドレイン領域３１２、３２２が形
成される。又低濃度第二導電型のソース・ドレイン領域
３１、３２の内、レジストマスク１０３で覆われていた
部分は、そのまま不純物濃度が約１．１×１０18ｃｍ-3
の低濃度ソース・ドレイン領域３１１、３２１となる。
レイン領域３１、３２には、不純物濃度が１×１０20ｃ
ｍ-3の高濃度ソース・ドレイン領域３１２、３２２が形
成される。又低濃度第二導電型のソース・ドレイン領域
３１、３２の内、レジストマスク１０３で覆われていた
部分は、そのまま不純物濃度が約１．１×１０18ｃｍ-3
の低濃度ソース・ドレイン領域３１１、３２１となる。
【０３６５】この様にして、第二導電型の駆動回路用Ｔ
ＦＴ３０を形成する。しかる後に、レジストマスク９０
３を除去する。
ＦＴ３０を形成する。しかる後に、レジストマスク９０
３を除去する。
【０３６６】次に、図２１（ｅ）に示す様に、第二導電
型の駆動回路用ＴＦＴ３０を覆うとともに、ゲート電極
１５、２５を広めに覆うレジストマスク９０４を形成す
る（４回目のマスク形成工程）。
型の駆動回路用ＴＦＴ３０を覆うとともに、ゲート電極
１５、２５を広めに覆うレジストマスク９０４を形成す
る（４回目のマスク形成工程）。
【０３６７】続いて、リンイオンを１×１０15ｃｍ-2の
ドーズ量でイオン注入する（５回目の不純物導入工程／
高濃度第一導電型不純物導入工程）。
ドーズ量でイオン注入する（５回目の不純物導入工程／
高濃度第一導電型不純物導入工程）。
【０３６８】その結果、低濃度第一導電型のソース・ド
レイン領域１１、１２、２１、２２には、不純物濃度が
１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１
２、１２２、２１２、２２２が形成される。又低濃度第
一導電型のソース・ドレイン領域１１、１２、２１、２
２の内、レジストマスク９０４で覆われていた部分は、
そのまま不純物濃度が約０．９×１０18ｃｍ-3の低濃度
ソース・ドレイン領域１１１、１２１、２１１、２２１
となる。
レイン領域１１、１２、２１、２２には、不純物濃度が
１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１
２、１２２、２１２、２２２が形成される。又低濃度第
一導電型のソース・ドレイン領域１１、１２、２１、２
２の内、レジストマスク９０４で覆われていた部分は、
そのまま不純物濃度が約０．９×１０18ｃｍ-3の低濃度
ソース・ドレイン領域１１１、１２１、２１１、２２１
となる。
【０３６９】この様にして、第一導電型の画素用ＴＦＴ
１０及び第一導電型の駆動回路用ＴＦＴ２０を形成す
る。しかる後に、レジストマスク９０４を除去する。
１０及び第一導電型の駆動回路用ＴＦＴ２０を形成す
る。しかる後に、レジストマスク９０４を除去する。
【０３７０】以降、図２０に示す様に、層間絶縁膜４を
形成した後、活性化の為のアニールを行い、しかる後
に、コンタクトホールを形成してソース・ドレイン電極
１６、１７、２６、２７、３６、３７を形成すれば、レ
ジストマスク９０１〜９０４を形成する為の４回のマス
ク形成工程と、５回の不純物導入工程によって、アクテ
ィブマトリクス基板１等の半導体装置を製造出来る。
形成した後、活性化の為のアニールを行い、しかる後
に、コンタクトホールを形成してソース・ドレイン電極
１６、１７、２６、２７、３６、３７を形成すれば、レ
ジストマスク９０１〜９０４を形成する為の４回のマス
ク形成工程と、５回の不純物導入工程によって、アクテ
ィブマトリクス基板１等の半導体装置を製造出来る。
【０３７１】この様に、本例のアクティブマトリクス基
板１の製造方法では、図２１（ｂ）に示した様に、ゲー
ト電極１５、２５、３５、及び上層側電極４５を形成す
る前に、低濃度ソース・ドレイン領域３１１、３２１を
形成する為の低濃度第二導電型不純物導入工程を行い、
この工程を援用して、下層側電極部４０ｅを形成して居
る。従って、従来の製造方法に比較して、マスク形成工
程の数及び不純物導入工程の数を１回ずつ減らす事が可
能で有る。それ故、少ない製造工程数によって、ＴＦＴ
と容量素子（保持容量４０）を形成しながら、画素領域
および駆動回路部の各ＴＦＴの電気的特性を向上する事
が出来る。
板１の製造方法では、図２１（ｂ）に示した様に、ゲー
ト電極１５、２５、３５、及び上層側電極４５を形成す
る前に、低濃度ソース・ドレイン領域３１１、３２１を
形成する為の低濃度第二導電型不純物導入工程を行い、
この工程を援用して、下層側電極部４０ｅを形成して居
る。従って、従来の製造方法に比較して、マスク形成工
程の数及び不純物導入工程の数を１回ずつ減らす事が可
能で有る。それ故、少ない製造工程数によって、ＴＦＴ
と容量素子（保持容量４０）を形成しながら、画素領域
および駆動回路部の各ＴＦＴの電気的特性を向上する事
が出来る。
【０３７２】尚本例の製造方法は、表２乃至表４に示し
た実施例３に係る製造方法に於いて、「Ｎ- 」で示す低
濃度第一導電型不純物導入工程と、「Ｐ- 」で示す低濃
度第二導電型不純物導入工程とを入れ換えた方法に相当
するので、ゲート電極１５、２５、３５、及び上層側電
極４５を形成する前に、低濃度ソース・ドレイン領域３
１１、３２１を形成する為の低濃度第二導電型不純物導
入工程を行い、この工程を援用して、下層側電極部４０
ｅを形成するのであれば、６０通りの工程順序の内、い
ずれの工程順序であってもよい。
た実施例３に係る製造方法に於いて、「Ｎ- 」で示す低
濃度第一導電型不純物導入工程と、「Ｐ- 」で示す低濃
度第二導電型不純物導入工程とを入れ換えた方法に相当
するので、ゲート電極１５、２５、３５、及び上層側電
極４５を形成する前に、低濃度ソース・ドレイン領域３
１１、３２１を形成する為の低濃度第二導電型不純物導
入工程を行い、この工程を援用して、下層側電極部４０
ｅを形成するのであれば、６０通りの工程順序の内、い
ずれの工程順序であってもよい。
【０３７３】［実施例１２〕本例のアクティブマトリク
ス基板１の特徴点は、実施例１１に係る製造方法と同じ
工程数で製造しながら、第二導電型の駆動回路用ＴＦＴ
３０の低濃度ソース・ドレイン領域３１１、３２１を保
持容量４０の下層側電極部４０ｅよりも低濃度化した点
に有る。
ス基板１の特徴点は、実施例１１に係る製造方法と同じ
工程数で製造しながら、第二導電型の駆動回路用ＴＦＴ
３０の低濃度ソース・ドレイン領域３１１、３２１を保
持容量４０の下層側電極部４０ｅよりも低濃度化した点
に有る。
【０３７４】即ち図２０に於いて、保持容量４０の下層
側電極部４０ｅは、実施例１１と同様、第二導電型の駆
動回路用ＴＦＴ３０の低濃度ソース・ドレイン領域３１
１、３２１と同時に形成されたもので有るが、下層側電
極部４０ｅの不純物濃度が約１×１０19ｃｍ-3の低濃度
第二導電型領域で有るのに対し、第二導電型の駆動回路
用ＴＦＴ３０の低濃度ソース・ドレイン領域３１１、３
２１は不純物濃度が約９×１０18ｃｍ-3で有る。
側電極部４０ｅは、実施例１１と同様、第二導電型の駆
動回路用ＴＦＴ３０の低濃度ソース・ドレイン領域３１
１、３２１と同時に形成されたもので有るが、下層側電
極部４０ｅの不純物濃度が約１×１０19ｃｍ-3の低濃度
第二導電型領域で有るのに対し、第二導電型の駆動回路
用ＴＦＴ３０の低濃度ソース・ドレイン領域３１１、３
２１は不純物濃度が約９×１０18ｃｍ-3で有る。
【０３７５】尚本例のアクティブマトリクス基板１で
は、第二導電型の駆動回路用ＴＦＴ３０、第一導電型の
駆動回路用ＴＦＴ２０、第一導電型の画素用ＴＦＴ１０
のいずれもが、ゲート電極１５、２５、３５の端部に対
してゲート絶縁膜１４、２４、３４を介して対峙する部
分に低濃度ソース・ドレイン領域１１１、１２１、２１
１、２２１、３１１、３２１を備えるＬＤＤ構造になっ
て居る。
は、第二導電型の駆動回路用ＴＦＴ３０、第一導電型の
駆動回路用ＴＦＴ２０、第一導電型の画素用ＴＦＴ１０
のいずれもが、ゲート電極１５、２５、３５の端部に対
してゲート絶縁膜１４、２４、３４を介して対峙する部
分に低濃度ソース・ドレイン領域１１１、１２１、２１
１、２２１、３１１、３２１を備えるＬＤＤ構造になっ
て居る。
【０３７６】斯様な構造のアクティブマトリクス基板１
は、例えば以下の方法により製造出来る。尚以下の説明
に於いて、不純物濃度はいずれも活性化アニール後の不
純物濃度で表して有る。
は、例えば以下の方法により製造出来る。尚以下の説明
に於いて、不純物濃度はいずれも活性化アニール後の不
純物濃度で表して有る。
【０３７７】まず、図２２（ａ）に示す様に、絶縁基板
２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、
４０ａを形成した後（シリコン膜形成工程）、ゲート絶
縁膜１４、２４、３４、及び誘電体膜４４を形成する
（ゲート絶縁膜形成工程）。
２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、
４０ａを形成した後（シリコン膜形成工程）、ゲート絶
縁膜１４、２４、３４、及び誘電体膜４４を形成する
（ゲート絶縁膜形成工程）。
【０３７８】次に、約１×１０12ｃｍ-2のドーズ量でボ
ロンイオン（第二導電型不純物／第二導電型不純物）を
打ち込んでチャネルドープを行なう（チャネルドープ工
程／１回目の不純物導入工程）。
ロンイオン（第二導電型不純物／第二導電型不純物）を
打ち込んでチャネルドープを行なう（チャネルドープ工
程／１回目の不純物導入工程）。
【０３７９】次に、図２２（ｂ）に示す様に、第一導電
型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦ
Ｔ２０の形成領域を覆うと共に、後に形成する第二導電
型の駆動回路用ＴＦＴ３０のゲート電極３５の形成予定
領域をわずか広めに覆うレジストマスク１１０１を形成
する（１回目のマスク形成工程）。
型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦ
Ｔ２０の形成領域を覆うと共に、後に形成する第二導電
型の駆動回路用ＴＦＴ３０のゲート電極３５の形成予定
領域をわずか広めに覆うレジストマスク１１０１を形成
する（１回目のマスク形成工程）。
【０３８０】続いて、例えば、ボロンイオン（第二導電
型不純物／第二導電型不純物）を約１×１０14ｃｍ-2の
ドーズ量でイオン注入する（２回目の不純物導入工程／
低濃度第２導電型不純物導入工程）。
型不純物／第二導電型不純物）を約１×１０14ｃｍ-2の
ドーズ量でイオン注入する（２回目の不純物導入工程／
低濃度第２導電型不純物導入工程）。
【０３８１】その結果、低濃度第二導電型のシリコン膜
３０ａには、不純物濃度が約１×１０19ｃｍ-3の低濃度
第二導電型のソース・ドレイン領域３１、３２が形成さ
れる。又低濃度第二導電型のシリコン膜４０ａは、不純
物濃度が約１×１０19ｃｍ-3の低濃度第二導電型の下層
側電極部４０ｅとなる。しかる後にレジストマスク１１
０１を除去する。
３０ａには、不純物濃度が約１×１０19ｃｍ-3の低濃度
第二導電型のソース・ドレイン領域３１、３２が形成さ
れる。又低濃度第二導電型のシリコン膜４０ａは、不純
物濃度が約１×１０19ｃｍ-3の低濃度第二導電型の下層
側電極部４０ｅとなる。しかる後にレジストマスク１１
０１を除去する。
【０３８２】次に、図２２（ｃ）に示す様に、ゲート電
極１５、２５、３５、及び上層側電極部４５を形成する
（ゲート電極形成工程）。この様にして保持容量４０を
形成する。
極１５、２５、３５、及び上層側電極部４５を形成する
（ゲート電極形成工程）。この様にして保持容量４０を
形成する。
【０３８３】次に、保持容量４０の形成領域を覆うレジ
ストマスク１１０２を形成する（２回目のマスク形成工
程）。
ストマスク１１０２を形成する（２回目のマスク形成工
程）。
【０３８４】続いて、リンイオンを約１×１０13ｃｍ-2
のドーズ量でイオン注入する（３回目の不純物導入工程
／低濃度第一導電型不純物導入工程）。
のドーズ量でイオン注入する（３回目の不純物導入工程
／低濃度第一導電型不純物導入工程）。
【０３８５】その結果、低濃度第二導電型のシリコン膜
１０ａ、２０ａには、ゲート電極１５、２５に対して自
己整合的に不純物濃度が約０．９×１０18ｃｍ-3の低濃
度第一導電型のソース・ドレイン領域１１、１２、２
１、２２が形成される。尚不純物が導入されなかった部
分がチャネル領域１３、２３となる。
１０ａ、２０ａには、ゲート電極１５、２５に対して自
己整合的に不純物濃度が約０．９×１０18ｃｍ-3の低濃
度第一導電型のソース・ドレイン領域１１、１２、２
１、２２が形成される。尚不純物が導入されなかった部
分がチャネル領域１３、２３となる。
【０３８６】ここで、低濃度第二導電型のシリコン膜３
１、３２にも、リンイオンが約１×１０13ｃｍ-2のドー
ズ量でイオン注入されるが、低濃度第二導電型のシリコ
ン膜３１、３２の不純物濃度は、約１×１０19ｃｍ-3で
有る。従って、低濃度第二導電型のシリコン膜３１、３
２は、実質的にアクセプター型不純物濃度が約９×１０
18ｃｍ-3にまで低濃度化するが、導電型は反転しない。
１、３２にも、リンイオンが約１×１０13ｃｍ-2のドー
ズ量でイオン注入されるが、低濃度第二導電型のシリコ
ン膜３１、３２の不純物濃度は、約１×１０19ｃｍ-3で
有る。従って、低濃度第二導電型のシリコン膜３１、３
２は、実質的にアクセプター型不純物濃度が約９×１０
18ｃｍ-3にまで低濃度化するが、導電型は反転しない。
【０３８７】しかる後に、レジストマスク１１０２を除
去する。
去する。
【０３８８】次に、図２２（ｄ）に示す様に、第一導電
型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ
２０、及び保持容量４０の形成領域を覆うと共に、ゲー
ト電極３５を広めに覆うレジストマスク１１０３を形成
する（３回目のマスク形成工程）。
型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ
２０、及び保持容量４０の形成領域を覆うと共に、ゲー
ト電極３５を広めに覆うレジストマスク１１０３を形成
する（３回目のマスク形成工程）。
【０３８９】続いて、ボロンイオンを約１×１０15ｃｍ
-2のドーズ量でイオン注入する（４回目の不純物導入工
程／高濃度第二導電型不純物導入工程）。
-2のドーズ量でイオン注入する（４回目の不純物導入工
程／高濃度第二導電型不純物導入工程）。
【０３９０】その結果、低濃度第二導電型のソース・ド
レイン領域３１、３２には、不純物濃度が１×１０20ｃ
ｍ-3の高濃度ソース・ドレイン領域３１２、３２２が形
成される。又低濃度第二導電型のソース・ドレイン領域
３１、３２の内、レジストマスク１１０３で覆われてい
た部分は、そのまま不純物濃度が約９×１０18ｃｍ-3の
低濃度ソース・ドレイン領域３１１、３２１となる。
レイン領域３１、３２には、不純物濃度が１×１０20ｃ
ｍ-3の高濃度ソース・ドレイン領域３１２、３２２が形
成される。又低濃度第二導電型のソース・ドレイン領域
３１、３２の内、レジストマスク１１０３で覆われてい
た部分は、そのまま不純物濃度が約９×１０18ｃｍ-3の
低濃度ソース・ドレイン領域３１１、３２１となる。
【０３９１】この様にして、第二導電型の駆動回路用Ｔ
ＦＴ３０を形成する。しかる後に、レジストマスク１１
０３を除去する。
ＦＴ３０を形成する。しかる後に、レジストマスク１１
０３を除去する。
【０３９２】次に、図２２（ｅ）に示す様に、第二導電
型の駆動回路用ＴＦＴ３０及び保持容量４０の形成領域
を覆うと共に、ゲート電極１５、２５を広めに覆うレジ
ストマスク１１０４を形成する（４回目のマスク形成工
程）。
型の駆動回路用ＴＦＴ３０及び保持容量４０の形成領域
を覆うと共に、ゲート電極１５、２５を広めに覆うレジ
ストマスク１１０４を形成する（４回目のマスク形成工
程）。
【０３９３】続いて、リンイオンを１×１０15ｃｍ-2の
ドーズ量でイオン注入する（５回目の不純物導入工程／
高濃度第一導電型不純物導入工程）。
ドーズ量でイオン注入する（５回目の不純物導入工程／
高濃度第一導電型不純物導入工程）。
【０３９４】その結果、低濃度第一導電型のソース・ド
レイン領域１１、１２、２１、２２には、不純物濃度が
１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１
２、１２２、２２２、２２２が形成される。又低濃度第
一導電型のソース・ドレイン領域１１、１２、２１、２
２の内、レジストマスク１１０４で覆われていた部分
は、そのまま不純物濃度が約０．９×１０18ｃｍ-3の低
濃度ソース・ドレイン領域１１１、１２１、２１１、２
２１となる。
レイン領域１１、１２、２１、２２には、不純物濃度が
１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１
２、１２２、２２２、２２２が形成される。又低濃度第
一導電型のソース・ドレイン領域１１、１２、２１、２
２の内、レジストマスク１１０４で覆われていた部分
は、そのまま不純物濃度が約０．９×１０18ｃｍ-3の低
濃度ソース・ドレイン領域１１１、１２１、２１１、２
２１となる。
【０３９５】この様にして、第一導電型の画素用ＴＦＴ
１０及び第一導電型の駆動回路用ＴＦＴ２０を形成す
る。しかる後に、レジストマスク１１０４を除去する。
１０及び第一導電型の駆動回路用ＴＦＴ２０を形成す
る。しかる後に、レジストマスク１１０４を除去する。
【０３９６】以降、図２０に示す様に、層間絶縁膜４を
形成した後、活性化の為のアニールを行い、しかる後
に、コンタクトホールを形成してソース・ドレイン電極
１６、１７、２６、２７、３６、３７を形成すれば、レ
ジストマスク１１０１〜１１０４を形成する為の４回の
マスク形成工程と、５回の不純物導入工程によって、ア
クティブマトリクス基板１等の半導体装置を製造出来
る。
形成した後、活性化の為のアニールを行い、しかる後
に、コンタクトホールを形成してソース・ドレイン電極
１６、１７、２６、２７、３６、３７を形成すれば、レ
ジストマスク１１０１〜１１０４を形成する為の４回の
マスク形成工程と、５回の不純物導入工程によって、ア
クティブマトリクス基板１等の半導体装置を製造出来
る。
【０３９７】この様に、本例のアクティブマトリクス基
板１の製造方法では、図２２（ｂ）に示した様に、ゲー
ト電極１５、２５、３５、及び上層側電極４５を形成す
る前に、低濃度ソース・ドレイン領域３１１、３２１を
形成する為の低濃度第一導電型不純物導入工程を行い、
この工程を援用して、下層側電極部４０ｅを形成して居
る。従って、従来の製造方法に比較して、マスク形成工
程の数及び不純物導入工程の数を１回ずつ減らす事が可
能で有るなど、実施例１２と同様な効果を奏する。
板１の製造方法では、図２２（ｂ）に示した様に、ゲー
ト電極１５、２５、３５、及び上層側電極４５を形成す
る前に、低濃度ソース・ドレイン領域３１１、３２１を
形成する為の低濃度第一導電型不純物導入工程を行い、
この工程を援用して、下層側電極部４０ｅを形成して居
る。従って、従来の製造方法に比較して、マスク形成工
程の数及び不純物導入工程の数を１回ずつ減らす事が可
能で有るなど、実施例１２と同様な効果を奏する。
【０３９８】又図２２（ｃ）に示した様に、低濃度ソー
ス・ドレイン領域１１１、１２１、２１１、２２１を形
成する為の低濃度第一導電型不純物導入工程において、
このとき打ち込むリンイオンを第二導電型の駆動回路用
ＴＦＴ３０の形成領域にも打ち込んで居る。即ち低濃度
第一導電型不純物導入工程を援用して、低濃度ソース・
ドレイン領域３１１、３２１を形成する為の低濃度第二
導電型のソース・ドレイン領域３１、３２の不純物濃度
を変えて居る。この為、実施例１１に比較して工程数を
増やす事なく、保持容量４０の下層側電極部４０ｅより
も低濃度化した低濃度ソース・ドレイン領域３１１、３
２１を形成出来る。
ス・ドレイン領域１１１、１２１、２１１、２２１を形
成する為の低濃度第一導電型不純物導入工程において、
このとき打ち込むリンイオンを第二導電型の駆動回路用
ＴＦＴ３０の形成領域にも打ち込んで居る。即ち低濃度
第一導電型不純物導入工程を援用して、低濃度ソース・
ドレイン領域３１１、３２１を形成する為の低濃度第二
導電型のソース・ドレイン領域３１、３２の不純物濃度
を変えて居る。この為、実施例１１に比較して工程数を
増やす事なく、保持容量４０の下層側電極部４０ｅより
も低濃度化した低濃度ソース・ドレイン領域３１１、３
２１を形成出来る。
【０３９９】尚本例の製造方法は、実施例４に係る製造
方法に於いて、低濃度第一導電型不純物導入工程と、低
濃度第二導電型不純物導入工程とを入れ換えた方法に相
当するので、ゲート電極１５、２５、３５、及び上層側
電極４５を形成する前に、低濃度ソース・ドレイン領域
３１１、３２１を形成する為の低濃度第二導電型不純物
導入工程を行い、この工程を援用して、下層側電極部４
０ｅを形成するのであれば、表２乃至表４に示す６０通
りの工程順序の内、「Ｎ- 」で示す低濃度第一導電型不
純物導入工程と、「Ｐ- 」で示す低濃度第二導電型不純
物導入工程とを入れ換えたいずれの工程順序であっても
よい。
方法に於いて、低濃度第一導電型不純物導入工程と、低
濃度第二導電型不純物導入工程とを入れ換えた方法に相
当するので、ゲート電極１５、２５、３５、及び上層側
電極４５を形成する前に、低濃度ソース・ドレイン領域
３１１、３２１を形成する為の低濃度第二導電型不純物
導入工程を行い、この工程を援用して、下層側電極部４
０ｅを形成するのであれば、表２乃至表４に示す６０通
りの工程順序の内、「Ｎ- 」で示す低濃度第一導電型不
純物導入工程と、「Ｐ- 」で示す低濃度第二導電型不純
物導入工程とを入れ換えたいずれの工程順序であっても
よい。
【０４００】［実施例１３］図２３は、本例の液晶表示
装置に於ける駆動回路内蔵型のアクティブマトリクス基
板の構造を模式的に示す断面図で有る。尚本例のアクテ
ィブマトリクス基板では、各ＴＦＴの基本的な構造が図
７に示したアクティブマトリクス基板と略同じで有る。
装置に於ける駆動回路内蔵型のアクティブマトリクス基
板の構造を模式的に示す断面図で有る。尚本例のアクテ
ィブマトリクス基板では、各ＴＦＴの基本的な構造が図
７に示したアクティブマトリクス基板と略同じで有る。
【０４０１】図２３に於いて、本例の液晶表示装置の駆
動回路内蔵型のアクティブマトリクス基板１では、第一
導電型の画素用ＴＦＴ１０、第一導電型の駆動回路用Ｔ
ＦＴ２０、及び第二導電型の駆動回路用ＴＦＴ３０は、
いずれもＬＤＤ構造を有し、いずれのＴＦＴに於いて
も、チャネル領域１３、２３、３３は、低濃度のボロン
イオンによってチャネルドープしてある為、不純物濃度
が約１×１０17ｃｍ-3の低濃度第二導電型領域で有る。
動回路内蔵型のアクティブマトリクス基板１では、第一
導電型の画素用ＴＦＴ１０、第一導電型の駆動回路用Ｔ
ＦＴ２０、及び第二導電型の駆動回路用ＴＦＴ３０は、
いずれもＬＤＤ構造を有し、いずれのＴＦＴに於いて
も、チャネル領域１３、２３、３３は、低濃度のボロン
イオンによってチャネルドープしてある為、不純物濃度
が約１×１０17ｃｍ-3の低濃度第二導電型領域で有る。
【０４０２】本例では、保持容量４０２の下層側電極部
４０ｆ（第一の電極部）は、第二導電型の駆動回路用Ｔ
ＦＴ３０の高濃度ソース・ドレイン領域３１１、３１２
と同時形成された不純物濃度が１×１０20ｃｍ-3の高濃
度第二導電型領域で有る。
４０ｆ（第一の電極部）は、第二導電型の駆動回路用Ｔ
ＦＴ３０の高濃度ソース・ドレイン領域３１１、３１２
と同時形成された不純物濃度が１×１０20ｃｍ-3の高濃
度第二導電型領域で有る。
【０４０３】斯様な構造のアクティブマトリクス基板１
は、例えば、以下の方法により製造出来る。
は、例えば、以下の方法により製造出来る。
【０４０４】まず、図２４（ａ）に示す様に、絶縁基板
２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、
４０ａを形成した後（シリコン膜形成工程）、ゲート絶
縁膜１４、２４、３４、誘電体膜４４を同時に形成する
（ゲート絶縁膜形成工程）。
２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、
４０ａを形成した後（シリコン膜形成工程）、ゲート絶
縁膜１４、２４、３４、誘電体膜４４を同時に形成する
（ゲート絶縁膜形成工程）。
【０４０５】次に、約１×１０12ｃｍ-2のドーズ量でボ
ロンイオン（第二導電型不純物／第二導電型不純物）を
打ち込んで、チャネルドープを行なう（チャネルドープ
工程／１回目の不純物導入工程）。
ロンイオン（第二導電型不純物／第二導電型不純物）を
打ち込んで、チャネルドープを行なう（チャネルドープ
工程／１回目の不純物導入工程）。
【０４０６】次に、図２４（ｂ）に示す様に、第一導電
型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦ
Ｔ２０の形成領域を覆うと共に、後に形成する第二導電
型の駆動回路用ＴＦＴ３０のゲート電極３５の形成予定
領域をわずか広めに覆うレジストマスク１２０１を形成
する（１回目のマスク形成工程）。
型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦ
Ｔ２０の形成領域を覆うと共に、後に形成する第二導電
型の駆動回路用ＴＦＴ３０のゲート電極３５の形成予定
領域をわずか広めに覆うレジストマスク１２０１を形成
する（１回目のマスク形成工程）。
【０４０７】続いて、例えば、ボロンイオン（第二導電
型不純物／第二導電型不純物）を約１×１０15ｃｍ-2の
ドーズ量でイオン注入する（２回目の不純物導入工程／
高濃度第２導電型不純物導入工程）。
型不純物／第二導電型不純物）を約１×１０15ｃｍ-2の
ドーズ量でイオン注入する（２回目の不純物導入工程／
高濃度第２導電型不純物導入工程）。
【０４０８】その結果、低濃度第二導電型のシリコン膜
３０ａの内、高濃度のボロンイオンが打ち込まれた領域
は、不純物濃度が約１×１０20ｃｍ-3の高濃度ソース・
ドレイン領域３１２、３２２となる。又低濃度第二導電
型のシリコン膜４０ａも、不純物濃度が約１×１０20ｃ
ｍ-3の高濃度第二導電型の下層側電極部４０ｆとなる。
しかる後に、レジストマスク１２０１を除去する。
３０ａの内、高濃度のボロンイオンが打ち込まれた領域
は、不純物濃度が約１×１０20ｃｍ-3の高濃度ソース・
ドレイン領域３１２、３２２となる。又低濃度第二導電
型のシリコン膜４０ａも、不純物濃度が約１×１０20ｃ
ｍ-3の高濃度第二導電型の下層側電極部４０ｆとなる。
しかる後に、レジストマスク１２０１を除去する。
【０４０９】次に、図２４（ｃ）に示す様に、ゲート電
極１５、２５、３５、及び上層側電極部４５（第二の電
極部）を形成する（ゲート電極形成工程）。この様にし
て保持容量４０を形成する。
極１５、２５、３５、及び上層側電極部４５（第二の電
極部）を形成する（ゲート電極形成工程）。この様にし
て保持容量４０を形成する。
【０４１０】次に、第二導電型の駆動回路用ＴＦＴ３
０、及び保持容量４０の形成領域を覆うレジストマスク
１２０２を形成する（２回目のマスク形成工程）。
０、及び保持容量４０の形成領域を覆うレジストマスク
１２０２を形成する（２回目のマスク形成工程）。
【０４１１】続いて、リンイオンを約１×１０13ｃｍ-2
のドーズ量でイオン注入する（３回目の不純物導入工程
／低濃度第一導電型不純物導入工程）。
のドーズ量でイオン注入する（３回目の不純物導入工程
／低濃度第一導電型不純物導入工程）。
【０４１２】その結果、低濃度第二導電型のシリコン膜
１０ａ、２０ａには、ゲート電極１５、２５に対して自
己整合的に不純物濃度が約０．９×１０18ｃｍ-3の低濃
度第一導電型のソース・ドレイン領域１１、１２、２
１、２２が形成される。尚不純物が導入されなかった部
分がチャネル領域１３、２３となる。しかる後に、レジ
ストマスク１２０２を除去する。
１０ａ、２０ａには、ゲート電極１５、２５に対して自
己整合的に不純物濃度が約０．９×１０18ｃｍ-3の低濃
度第一導電型のソース・ドレイン領域１１、１２、２
１、２２が形成される。尚不純物が導入されなかった部
分がチャネル領域１３、２３となる。しかる後に、レジ
ストマスク１２０２を除去する。
【０４１３】次に、図２４（ｄ）に示す様に、第一導電
型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ
２０、及び保持容量４０の形成領域を覆うレジストマス
ク１２０３を形成する（３回目のマスク形成工程）。
型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ
２０、及び保持容量４０の形成領域を覆うレジストマス
ク１２０３を形成する（３回目のマスク形成工程）。
【０４１４】続いて、ボロンイオンを約１×１０13ｃｍ
-2のドーズ量でイオン注入する（４回目の不純物導入工
程／低濃度第二導電型不純物導入工程）。
-2のドーズ量でイオン注入する（４回目の不純物導入工
程／低濃度第二導電型不純物導入工程）。
【０４１５】その結果、高濃度ソース・ドレイン領域３
１２、３２２に挟まれた低濃度第二導電型のシリコン膜
３０ａには、ゲート電極３５に対して自己整合的に不純
物濃度が約１．１×１０18ｃｍ-3の低濃度ソース・ドレ
イン領域３１１、３２１が形成される。尚不純物が導入
されなかった部分がチャネル領域３３となる。この様に
して、第二導電型の駆動回路用ＴＦＴ３０を形成する。
しかる後に、レジストマスク１２０３を除去する。
１２、３２２に挟まれた低濃度第二導電型のシリコン膜
３０ａには、ゲート電極３５に対して自己整合的に不純
物濃度が約１．１×１０18ｃｍ-3の低濃度ソース・ドレ
イン領域３１１、３２１が形成される。尚不純物が導入
されなかった部分がチャネル領域３３となる。この様に
して、第二導電型の駆動回路用ＴＦＴ３０を形成する。
しかる後に、レジストマスク１２０３を除去する。
【０４１６】次に、図２４（ｅ）に示す様に、第二導電
型の駆動回路用ＴＦＴ３０、及び保持容量４０の形成領
域を覆うと共に、ゲート電極１５、２５を広めに覆うレ
ジストマスク１２０４を形成する（４回目のマスク形成
工程）。
型の駆動回路用ＴＦＴ３０、及び保持容量４０の形成領
域を覆うと共に、ゲート電極１５、２５を広めに覆うレ
ジストマスク１２０４を形成する（４回目のマスク形成
工程）。
【０４１７】続いて、リンイオンを約１×１０15ｃｍ-2
のドーズ量でイオン注入する（５回目の不純物導入工程
／高濃度第一導電型不純物導入工程）。
のドーズ量でイオン注入する（５回目の不純物導入工程
／高濃度第一導電型不純物導入工程）。
【０４１８】その結果、低濃度第一導電型のソース・ド
レイン領域１１、１２、２１、２２には、不純物濃度が
１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１
２、１２２、２１２、２２２が形成される。又低濃度第
二導電型のソース・ドレイン領域１１、１２、２１、２
２の内、レジストマスク１２０４で覆われていた部分
は、そのまま不純物濃度が約０．９×１０18ｃｍ-3の低
濃度ソース・ドレイン領域１１１、１２１、２１１、２
２１となる。この様にして、第一導電型の画素用ＴＦＴ
１０、及び第一導電型の駆動回路用ＴＦＴ２０を形成す
る。しかる後に、レジストマスク１２０４を除去する。
レイン領域１１、１２、２１、２２には、不純物濃度が
１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１
２、１２２、２１２、２２２が形成される。又低濃度第
二導電型のソース・ドレイン領域１１、１２、２１、２
２の内、レジストマスク１２０４で覆われていた部分
は、そのまま不純物濃度が約０．９×１０18ｃｍ-3の低
濃度ソース・ドレイン領域１１１、１２１、２１１、２
２１となる。この様にして、第一導電型の画素用ＴＦＴ
１０、及び第一導電型の駆動回路用ＴＦＴ２０を形成す
る。しかる後に、レジストマスク１２０４を除去する。
【０４１９】以降、図２３に示す様に、層間絶縁膜４を
形成した後、活性化の為のアニールを行い、しかる後
に、コンタクトホールを形成してソース・ドレイン電極
１６、１７、２６、２７、３６、３７を形成すれば、レ
ジストマスク１２０１〜１２０４を形成する為の４回の
マスク形成工程と、５回の不純物導入工程によって、ア
クティブマトリクス基板１等の半導体装置を製造出来
る。
形成した後、活性化の為のアニールを行い、しかる後
に、コンタクトホールを形成してソース・ドレイン電極
１６、１７、２６、２７、３６、３７を形成すれば、レ
ジストマスク１２０１〜１２０４を形成する為の４回の
マスク形成工程と、５回の不純物導入工程によって、ア
クティブマトリクス基板１等の半導体装置を製造出来
る。
【０４２０】この様に、本例のアクティブマトリクス基
板１の製造方法では、図２４（ｂ）に示した様に、ゲー
ト電極１５、２５、３５、及び上層側電極４５を形成す
る前に、高濃度ソース・ドレイン領域３１２、３２２を
形成する為の高濃度第二導電型不純物導入工程を行い、
この工程を援用して下層側電極部４０ｆを形成して居
る。従って、従来の製造方法に比較して、マスク形成工
程の数及び不純物導入工程の数を１回ずつ減らす事が可
能で有る。それ故、少ない製造工程数によって、ＴＦＴ
と容量素子（保持容量４０）を形成しながら、各ＴＦＴ
の電気的特性を向上する事が出来る。
板１の製造方法では、図２４（ｂ）に示した様に、ゲー
ト電極１５、２５、３５、及び上層側電極４５を形成す
る前に、高濃度ソース・ドレイン領域３１２、３２２を
形成する為の高濃度第二導電型不純物導入工程を行い、
この工程を援用して下層側電極部４０ｆを形成して居
る。従って、従来の製造方法に比較して、マスク形成工
程の数及び不純物導入工程の数を１回ずつ減らす事が可
能で有る。それ故、少ない製造工程数によって、ＴＦＴ
と容量素子（保持容量４０）を形成しながら、各ＴＦＴ
の電気的特性を向上する事が出来る。
【０４２１】尚本例の製造方法は、実施例７に係る製造
方法に於いて、高濃度第一導電型不純物導入工程と、高
濃度第二導電型不純物導入工程とを入れ換えた方法に相
当するので、ゲート電極１５、２５、３５、及び上層側
電極４５を形成する前に、高濃度ソース・ドレイン領域
３１２、３２２を形成する為の高濃度第二導電型不純物
導入工程を行い、この工程を援用して、下層側電極部４
０ｆを形成するのであれば、表７に示す２４通りの工程
順序の内、「Ｎ+ 」で示す高濃度第１導電型不純物導入
工程と、「Ｐ+ 」で示す高濃度第二導電型不純物導入工
程とを入れ換えたいずれの工程順序であってもよい。
方法に於いて、高濃度第一導電型不純物導入工程と、高
濃度第二導電型不純物導入工程とを入れ換えた方法に相
当するので、ゲート電極１５、２５、３５、及び上層側
電極４５を形成する前に、高濃度ソース・ドレイン領域
３１２、３２２を形成する為の高濃度第二導電型不純物
導入工程を行い、この工程を援用して、下層側電極部４
０ｆを形成するのであれば、表７に示す２４通りの工程
順序の内、「Ｎ+ 」で示す高濃度第１導電型不純物導入
工程と、「Ｐ+ 」で示す高濃度第二導電型不純物導入工
程とを入れ換えたいずれの工程順序であってもよい。
【０４２２】［実施例１４］本例のアクティブマトリク
ス基板１の特徴点は、実施例１３に係る製造方法に比し
てマスク形成工程が１回少ない点にあり、その製造方法
は、以下に説明するとおりで有る。
ス基板１の特徴点は、実施例１３に係る製造方法に比し
てマスク形成工程が１回少ない点にあり、その製造方法
は、以下に説明するとおりで有る。
【０４２３】まず、図２５（ａ）に示す様に、絶縁基板
２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、
４０ａを形成した後（シリコン膜形成工程）、ゲート絶
縁膜１４、２４、３４、及び誘電体膜４４を形成する
（ゲート絶縁膜形成工程）。
２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、
４０ａを形成した後（シリコン膜形成工程）、ゲート絶
縁膜１４、２４、３４、及び誘電体膜４４を形成する
（ゲート絶縁膜形成工程）。
【０４２４】次に、約１×１０12ｃｍ-2のドーズ量でボ
ロンイオン（第二導電型不純物／第二導電型不純物）を
打ち込んで、チャネルドープを行なう（チャネルドープ
工程／１回目の不純物導入工程）。
ロンイオン（第二導電型不純物／第二導電型不純物）を
打ち込んで、チャネルドープを行なう（チャネルドープ
工程／１回目の不純物導入工程）。
【０４２５】次に、図２５（ｂ）に示す様に、第一導電
型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦ
Ｔ２０の形成領域を覆うと共に、後に形成する第二導電
型の駆動回路用ＴＦＴ３０のゲート電極３５の形成予定
領域をわずか広めに覆うレジストマスク１３０１を形成
する（１回目のマスク形成工程）。
型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦ
Ｔ２０の形成領域を覆うと共に、後に形成する第二導電
型の駆動回路用ＴＦＴ３０のゲート電極３５の形成予定
領域をわずか広めに覆うレジストマスク１３０１を形成
する（１回目のマスク形成工程）。
【０４２６】続いて、例えば、ボロンイオン（第二導電
型不純物／第二導電型不純物）を約１×１０15ｃｍ-2の
ドーズ量でイオン注入する（２回目の不純物導入工程／
高濃度第２導電型不純物導入工程）。
型不純物／第二導電型不純物）を約１×１０15ｃｍ-2の
ドーズ量でイオン注入する（２回目の不純物導入工程／
高濃度第２導電型不純物導入工程）。
【０４２７】その結果、低濃度第二導電型のシリコン膜
３０ａの内、高濃度のボロンイオンが打ち込まれた領域
は、不純物濃度が約１×１０20ｃｍ-3の高濃度ソース・
ドレイン領域３１２、３２２となる。又低濃度第二導電
型のシリコン膜４０ａも、不純物濃度が約１×１０20ｃ
ｍ-3の高濃度第二導電型の下層側電極部４０ｆとなる。
しかる後に、レジストマスク１３０１を除去する。
３０ａの内、高濃度のボロンイオンが打ち込まれた領域
は、不純物濃度が約１×１０20ｃｍ-3の高濃度ソース・
ドレイン領域３１２、３２２となる。又低濃度第二導電
型のシリコン膜４０ａも、不純物濃度が約１×１０20ｃ
ｍ-3の高濃度第二導電型の下層側電極部４０ｆとなる。
しかる後に、レジストマスク１３０１を除去する。
【０４２８】次に、図２５（ｃ）に示す様に、ゲート電
極１５、２５、３５、及び上層側電極部４５を形成する
（ゲート電極形成工程）。この様にして保持容量４０を
形成する。
極１５、２５、３５、及び上層側電極部４５を形成する
（ゲート電極形成工程）。この様にして保持容量４０を
形成する。
【０４２９】次に、第二導電型の駆動回路用ＴＦＴ３
０、及び保持容量４０の形成領域を覆うレジストマスク
１３０２を形成する（２回目のマスク形成工程）。
０、及び保持容量４０の形成領域を覆うレジストマスク
１３０２を形成する（２回目のマスク形成工程）。
【０４３０】続いて、リンイオンを約３×１０13ｃｍ-2
のドーズ量でイオン注入する（３回目の不純物導入工程
／低濃度第一導電型不純物導入工程）。
のドーズ量でイオン注入する（３回目の不純物導入工程
／低濃度第一導電型不純物導入工程）。
【０４３１】その結果、低濃度第二導電型のシリコン膜
１０ａ、２０ａには、ゲート電極１５、２５に対して自
己整合的に不純物濃度が約２．９×１０18ｃｍ-3の低濃
度第一導電型のソース・ドレイン領域１１、１２、２
１、２２が形成される。尚不純物が導入されなかった部
分がチャネル領域１３、２３となる。しかる後に、レジ
ストマスク１３０２を除去する。
１０ａ、２０ａには、ゲート電極１５、２５に対して自
己整合的に不純物濃度が約２．９×１０18ｃｍ-3の低濃
度第一導電型のソース・ドレイン領域１１、１２、２
１、２２が形成される。尚不純物が導入されなかった部
分がチャネル領域１３、２３となる。しかる後に、レジ
ストマスク１３０２を除去する。
【０４３２】次に、図２５（ｄ）に示す様に、マスクを
形成する事なく、ボロンイオンを約１×１０13ｃｍ-2の
ドーズ量でイオン注入する（４回目の不純物導入工程／
低濃度第二導電型不純物導入工程）。
形成する事なく、ボロンイオンを約１×１０13ｃｍ-2の
ドーズ量でイオン注入する（４回目の不純物導入工程／
低濃度第二導電型不純物導入工程）。
【０４３３】その結果、高濃度ソース・ドレイン領域３
１２、３２２に挟まれた低濃度第二導電型のシリコン膜
３０ａには、ゲート電極３５に対して自己整合的に不純
物濃度が約１．１×１０18ｃｍ-3の低濃度ソース・ドレ
イン領域３１１、３２１が形成される。尚不純物が導入
されなかった部分がチャネル領域３３となる。この様に
して、第二導電型の駆動回路用ＴＦＴ３０を形成する。
１２、３２２に挟まれた低濃度第二導電型のシリコン膜
３０ａには、ゲート電極３５に対して自己整合的に不純
物濃度が約１．１×１０18ｃｍ-3の低濃度ソース・ドレ
イン領域３１１、３２１が形成される。尚不純物が導入
されなかった部分がチャネル領域３３となる。この様に
して、第二導電型の駆動回路用ＴＦＴ３０を形成する。
【０４３４】一方、低濃度第一導電型のシリコン膜１
１、１２、２１、２２にも、ボロンイオンが約１×１０
13ｃｍ-2のドーズ量でイオン注入されるが、低濃度第一
導電型のシリコン膜１１、１２、２１、２２の不純物濃
度は、約２．９×１０18ｃｍ-3で有る。従って、低濃度
第一導電型のシリコン膜１１、１２、２１、２２は、実
質的にドナー型不純物濃度が約１．９×１０18ｃｍ-3に
まで低濃度化されるが、導電型は反転しない。
１、１２、２１、２２にも、ボロンイオンが約１×１０
13ｃｍ-2のドーズ量でイオン注入されるが、低濃度第一
導電型のシリコン膜１１、１２、２１、２２の不純物濃
度は、約２．９×１０18ｃｍ-3で有る。従って、低濃度
第一導電型のシリコン膜１１、１２、２１、２２は、実
質的にドナー型不純物濃度が約１．９×１０18ｃｍ-3に
まで低濃度化されるが、導電型は反転しない。
【０４３５】次に、図２５（ｅ）に示す様に、第二導電
型の駆動回路用ＴＦＴ３０、及び保持容量４０の形成領
域を覆うと共に、ゲート電極１５、２５を広めに覆うレ
ジストマスク１３０３を形成する（３回目のマスク形成
工程）。
型の駆動回路用ＴＦＴ３０、及び保持容量４０の形成領
域を覆うと共に、ゲート電極１５、２５を広めに覆うレ
ジストマスク１３０３を形成する（３回目のマスク形成
工程）。
【０４３６】続いて、リンイオンを約１×１０15ｃｍ-2
のドーズ量でイオン注入する（５回目の不純物導入工程
／高濃度第一導電型不純物導入工程）。
のドーズ量でイオン注入する（５回目の不純物導入工程
／高濃度第一導電型不純物導入工程）。
【０４３７】その結果、低濃度第一導電型のソース・ド
レイン領域１１、１２、２１、２２には、不純物濃度が
１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１
２、１２２、２１２、２２２が形成される。又低濃度第
二導電型のソース・ドレイン領域１１、１２、２１、２
２の内、レジストマスク１２０４で覆われていた部分
は、そのまま不純物濃度が約１．９×１０18ｃｍ-3の低
濃度ソース・ドレイン領域１１１、１２１、２１１、２
２１となる。この様にして、第一導電型の画素用ＴＦＴ
１０、及び第一導電型の駆動回路用ＴＦＴ２０を形成す
る。しかる後に、レジストマスク１３０３を除去する。
レイン領域１１、１２、２１、２２には、不純物濃度が
１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１
２、１２２、２１２、２２２が形成される。又低濃度第
二導電型のソース・ドレイン領域１１、１２、２１、２
２の内、レジストマスク１２０４で覆われていた部分
は、そのまま不純物濃度が約１．９×１０18ｃｍ-3の低
濃度ソース・ドレイン領域１１１、１２１、２１１、２
２１となる。この様にして、第一導電型の画素用ＴＦＴ
１０、及び第一導電型の駆動回路用ＴＦＴ２０を形成す
る。しかる後に、レジストマスク１３０３を除去する。
【０４３８】以降、図２３に示す様に、層間絶縁膜４を
形成した後、活性化の為のアニールを行い、しかる後
に、コンタクトホールを形成してソース・ドレイン電極
１６、１７、２６、２７、３６、３７を形成すれば、レ
ジストマスク１３０１〜１３０３を形成する為の３回の
マスク形成工程と、５回の不純物導入工程によって、ア
クティブマトリクス基板１等の半導体装置を製造出来
る。
形成した後、活性化の為のアニールを行い、しかる後
に、コンタクトホールを形成してソース・ドレイン電極
１６、１７、２６、２７、３６、３７を形成すれば、レ
ジストマスク１３０１〜１３０３を形成する為の３回の
マスク形成工程と、５回の不純物導入工程によって、ア
クティブマトリクス基板１等の半導体装置を製造出来
る。
【０４３９】この様に、本例のアクティブマトリクス基
板１の製造方法では、図２５（ｂ）に示した様に、ゲー
ト電極１５、２５、３５、及び上層側電極４５を形成す
る前に、高濃度ソース・ドレイン領域３１２、３２２を
形成する為の高濃度第二導電型不純物導入工程を行い、
この工程を援用して下層側電極部４０ｆを形成して居
る。従って、従来の製造方法に比較して、マスク形成工
程の数及び不純物導入工程の数を減らす事が可能で有
る。
板１の製造方法では、図２５（ｂ）に示した様に、ゲー
ト電極１５、２５、３５、及び上層側電極４５を形成す
る前に、高濃度ソース・ドレイン領域３１２、３２２を
形成する為の高濃度第二導電型不純物導入工程を行い、
この工程を援用して下層側電極部４０ｆを形成して居
る。従って、従来の製造方法に比較して、マスク形成工
程の数及び不純物導入工程の数を減らす事が可能で有
る。
【０４４０】しかも、図２５（ｄ）に示す様に、低濃度
ソース・ドレイン領域３１１、３２１を形成する為の工
程では、マスクを形成せずに、ボロンイオンの注入を行
う。それ故、３回のマスク形成工程と５回の不純物導入
工程によって、各ＴＦＴ及び保持容量４０を製造する事
が出来る。
ソース・ドレイン領域３１１、３２１を形成する為の工
程では、マスクを形成せずに、ボロンイオンの注入を行
う。それ故、３回のマスク形成工程と５回の不純物導入
工程によって、各ＴＦＴ及び保持容量４０を製造する事
が出来る。
【０４４１】尚本例の製造方法は、実施例８に係る製造
方法に於いて、高濃度第一導電型不純物導入工程と、高
濃度第二導電型不純物導入工程とを入れ換えた方法に相
当するので、ゲート電極１５、２５、３５、及び上層側
電極４５を形成する前に、高濃度ソース・ドレイン領域
３１２、３２２を形成する為の高濃度第二導電型不純物
導入工程を行い、この工程を援用して、下層側電極部４
０ｆを形成するのであれば、表７に示す２４通りの工程
順序の内、「Ｎ+ 」で示す高濃度第１導電型不純物導入
工程と、「Ｐ+ 」で示す高濃度第二導電型不純物導入工
程とを入れ換えたいずれの工程順序であってもよい。
方法に於いて、高濃度第一導電型不純物導入工程と、高
濃度第二導電型不純物導入工程とを入れ換えた方法に相
当するので、ゲート電極１５、２５、３５、及び上層側
電極４５を形成する前に、高濃度ソース・ドレイン領域
３１２、３２２を形成する為の高濃度第二導電型不純物
導入工程を行い、この工程を援用して、下層側電極部４
０ｆを形成するのであれば、表７に示す２４通りの工程
順序の内、「Ｎ+ 」で示す高濃度第１導電型不純物導入
工程と、「Ｐ+ 」で示す高濃度第二導電型不純物導入工
程とを入れ換えたいずれの工程順序であってもよい。
【０４４２】［実施例１５］本例のアクティブマトリク
ス基板及びその製造方法は、基本的な部分が実施例１４
と同じで有る。本例の特徴点は、実施例１４と同様、実
施例１３に係る製造方法に比してマスク形成工程が１回
少ない点にあり、その製造方法は、以下に説明するとお
りで有る。
ス基板及びその製造方法は、基本的な部分が実施例１４
と同じで有る。本例の特徴点は、実施例１４と同様、実
施例１３に係る製造方法に比してマスク形成工程が１回
少ない点にあり、その製造方法は、以下に説明するとお
りで有る。
【０４４３】まず、図２６（ａ）に示す様に、絶縁基板
２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、
４０ａを形成した後（シリコン膜形成工程）、ゲート絶
縁膜１４、２４、３４、及び誘電体膜４４を形成する
（ゲート絶縁膜形成工程）。
２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、
４０ａを形成した後（シリコン膜形成工程）、ゲート絶
縁膜１４、２４、３４、及び誘電体膜４４を形成する
（ゲート絶縁膜形成工程）。
【０４４４】次に、約１×１０12ｃｍ-2のドーズ量でボ
ロンイオン（第二導電型不純物／第二導電型不純物）を
打ち込んで、チャネルドープを行なう（チャネルドープ
工程／１回目の不純物導入工程）。
ロンイオン（第二導電型不純物／第二導電型不純物）を
打ち込んで、チャネルドープを行なう（チャネルドープ
工程／１回目の不純物導入工程）。
【０４４５】その結果、シリコン膜１０ａ、２０ａ、３
０ａ、４０ａは、不純物濃度が約１×１０１７ｃｍ−３
の低濃度第二導電型のシリコン膜１０ａ、２０ａ、３０
ａ、４０ａとなる。
０ａ、４０ａは、不純物濃度が約１×１０１７ｃｍ−３
の低濃度第二導電型のシリコン膜１０ａ、２０ａ、３０
ａ、４０ａとなる。
【０４４６】次に、図２６（ｂ）に示す様に、第一導電
型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦ
Ｔ２０の形成領域を覆うと共に、後に形成する第二導電
型の駆動回路用ＴＦＴ３０のゲート電極３５の形成予定
領域を広めに覆うレジストマスク１４０１を形成する
（１回目のマスク形成工程）。
型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦ
Ｔ２０の形成領域を覆うと共に、後に形成する第二導電
型の駆動回路用ＴＦＴ３０のゲート電極３５の形成予定
領域を広めに覆うレジストマスク１４０１を形成する
（１回目のマスク形成工程）。
【０４４７】続いて、例えば、ボロンイオン（第二導電
型不純物／第二導電型不純物）を約１×１０15ｃｍ-2の
ドーズ量でイオン注入する（２回目の不純物導入工程／
高濃度第２導電型不純物導入工程）。
型不純物／第二導電型不純物）を約１×１０15ｃｍ-2の
ドーズ量でイオン注入する（２回目の不純物導入工程／
高濃度第２導電型不純物導入工程）。
【０４４８】その結果、低濃度第二導電型のシリコン膜
３０ａの内、高濃度のボロンイオンが打ち込まれた領域
は、不純物濃度が約１×１０20ｃｍ-3の高濃度ソース・
ドレイン領域３１２、３２２となる。又低濃度第二導電
型のシリコン膜４０ａも、不純物濃度が約１×１０20ｃ
ｍ-3の高濃度第二導電型の下層側電極部４０ｆとなる。
しかる後に、レジストマスク１４０１を除去する。
３０ａの内、高濃度のボロンイオンが打ち込まれた領域
は、不純物濃度が約１×１０20ｃｍ-3の高濃度ソース・
ドレイン領域３１２、３２２となる。又低濃度第二導電
型のシリコン膜４０ａも、不純物濃度が約１×１０20ｃ
ｍ-3の高濃度第二導電型の下層側電極部４０ｆとなる。
しかる後に、レジストマスク１４０１を除去する。
【０４４９】次に、図２６（ｃ）に示す様に、ゲート絶
縁膜１４、２４、３４の表面に、ドープドシリコンやシ
リサイド膜などからなるゲート電極１５、２５、３５を
形成する。同時に、誘電体膜４４の表面には、上層側電
極部４５を形成する（ゲート電極形成工程）。この上層
側電極部４５は、前段の信号線の一部であってもよい。
この様にして、下層側電極部４０ｆと上層側電極部４５
とが誘電体膜４４を介して対向する保持容量４０を形成
する。
縁膜１４、２４、３４の表面に、ドープドシリコンやシ
リサイド膜などからなるゲート電極１５、２５、３５を
形成する。同時に、誘電体膜４４の表面には、上層側電
極部４５を形成する（ゲート電極形成工程）。この上層
側電極部４５は、前段の信号線の一部であってもよい。
この様にして、下層側電極部４０ｆと上層側電極部４５
とが誘電体膜４４を介して対向する保持容量４０を形成
する。
【０４５０】次に、第一導電型の画素用ＴＦＴ１０及び
第一導電型の駆動回路用ＴＦＴ２０の形成領域を覆うレ
ジストマスク１４０２を形成する（２回目のマスク形成
工程）。
第一導電型の駆動回路用ＴＦＴ２０の形成領域を覆うレ
ジストマスク１４０２を形成する（２回目のマスク形成
工程）。
【０４５１】続いて、ボロンイオンを約３×１０13ｃｍ
-2のドーズ量でイオン注入する（３回目の不純物導入工
程／低濃度第二導電型不純物導入工程）。
-2のドーズ量でイオン注入する（３回目の不純物導入工
程／低濃度第二導電型不純物導入工程）。
【０４５２】その結果、高濃度ソース・ドレイン領域３
１２、３２２に挟まれた低濃度第二導電型のシリコン膜
３０ａには、ゲート電極３５に対して自己整合的に不純
物濃度が約３．１×１０18ｃｍ-3の低濃度ソース・ドレ
イン領域３１１、３２１が形成される。尚不純物が導入
されなかった部分がチャネル領域３３となる。この様に
して、第二導電型の駆動回路用ＴＦＴ３０を形成する。
しかる後に、レジストマスク１４０２を除去する。
１２、３２２に挟まれた低濃度第二導電型のシリコン膜
３０ａには、ゲート電極３５に対して自己整合的に不純
物濃度が約３．１×１０18ｃｍ-3の低濃度ソース・ドレ
イン領域３１１、３２１が形成される。尚不純物が導入
されなかった部分がチャネル領域３３となる。この様に
して、第二導電型の駆動回路用ＴＦＴ３０を形成する。
しかる後に、レジストマスク１４０２を除去する。
【０４５３】次に、図２６（ｄ）に示す様に、マスクを
形成する事なく、リンイオンを約１×１０13ｃｍ-2のド
ーズ量でイオン注入する（４回目の不純物導入工程／低
濃度第一導電型不純物導入工程）。
形成する事なく、リンイオンを約１×１０13ｃｍ-2のド
ーズ量でイオン注入する（４回目の不純物導入工程／低
濃度第一導電型不純物導入工程）。
【０４５４】その結果、低濃度第二導電型のシリコン膜
１０ａ、２０ａには、ゲート電極１５、２５に対して自
己整合的に不純物濃度が約０．９×１０18ｃｍ-3の低濃
度第一導電型のソース・ドレイン領域１１、１２、２
１、２２が形成される。尚不純物が導入されなかった部
分がチャネル領域１３、２３となる。
１０ａ、２０ａには、ゲート電極１５、２５に対して自
己整合的に不純物濃度が約０．９×１０18ｃｍ-3の低濃
度第一導電型のソース・ドレイン領域１１、１２、２
１、２２が形成される。尚不純物が導入されなかった部
分がチャネル領域１３、２３となる。
【０４５５】ここで、低濃度ソース・ドレイン領域３１
１、３２１にも、リンイオンが約１×１０１３ｃｍ−２
のドーズ量でイオン注入されるが、低濃度ソース・ドレ
イン領域３１１、３２１の不純物濃度は、約３．１×１
０18ｃｍ-3で有る。従って、低濃度ソース・ドレイン領
域３１１、３２１は、実質的にアクセプター型不純物濃
度が約２．１×１０18ｃｍ-3にまで低濃度化するが、導
電型は反転しない。
１、３２１にも、リンイオンが約１×１０１３ｃｍ−２
のドーズ量でイオン注入されるが、低濃度ソース・ドレ
イン領域３１１、３２１の不純物濃度は、約３．１×１
０18ｃｍ-3で有る。従って、低濃度ソース・ドレイン領
域３１１、３２１は、実質的にアクセプター型不純物濃
度が約２．１×１０18ｃｍ-3にまで低濃度化するが、導
電型は反転しない。
【０４５６】次に、図２６（ｅ）に示す様に、第二導電
型の駆動回路用ＴＦＴ３０、及び保持容量４０の形成領
域を覆うと共に、ゲート電極１５、２５を広めに覆うレ
ジストマスク１４０３を形成する（３回目のマスク形成
工程）。
型の駆動回路用ＴＦＴ３０、及び保持容量４０の形成領
域を覆うと共に、ゲート電極１５、２５を広めに覆うレ
ジストマスク１４０３を形成する（３回目のマスク形成
工程）。
【０４５７】続いて、リンイオンを約１×１０15ｃｍ-2
のドーズ量でイオン注入する（５回目の不純物導入工程
／高濃度第一導電型不純物導入工程）。
のドーズ量でイオン注入する（５回目の不純物導入工程
／高濃度第一導電型不純物導入工程）。
【０４５８】その結果、低濃度第一導電型のソース・ド
レイン領域１１、１２、２１、２２には、不純物濃度が
１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１
２、１２２、２１２、２２２が形成される。又低濃度第
一導電型のソース・ドレイン領域１１、１２、２１、２
２の内、レジストマスク１４０３で覆われていた部分
は、そのまま不純物濃度が約０．９×１０18ｃｍ-3の低
濃度ソース・ドレイン領域１１１、１２１、２１１、２
２１となる。この様にして、第一導電型の画素用ＴＦＴ
１０、及び第一導電型の駆動回路用ＴＦＴ２０を形成す
る。しかる後に、レジストマスク１４０３を除去する。
レイン領域１１、１２、２１、２２には、不純物濃度が
１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１
２、１２２、２１２、２２２が形成される。又低濃度第
一導電型のソース・ドレイン領域１１、１２、２１、２
２の内、レジストマスク１４０３で覆われていた部分
は、そのまま不純物濃度が約０．９×１０18ｃｍ-3の低
濃度ソース・ドレイン領域１１１、１２１、２１１、２
２１となる。この様にして、第一導電型の画素用ＴＦＴ
１０、及び第一導電型の駆動回路用ＴＦＴ２０を形成す
る。しかる後に、レジストマスク１４０３を除去する。
【０４５９】以降、図２３に示す様に、層間絶縁膜４を
形成した後、活性化の為のアニールを行い、しかる後
に、コンタクトホールを形成してソース・ドレイン電極
１６、１７、２６、２７、３６、３７を形成すれば、レ
ジストマスク１４０１〜１４０３を形成する為の３回の
マスク形成工程と、５回の不純物導入工程によって、ア
クティブマトリクス基板１等の半導体装置を製造出来
る。
形成した後、活性化の為のアニールを行い、しかる後
に、コンタクトホールを形成してソース・ドレイン電極
１６、１７、２６、２７、３６、３７を形成すれば、レ
ジストマスク１４０１〜１４０３を形成する為の３回の
マスク形成工程と、５回の不純物導入工程によって、ア
クティブマトリクス基板１等の半導体装置を製造出来
る。
【０４６０】この様に、本例のアクティブマトリクス基
板１の製造方法では、図２６（ｂ）に示した様に、ゲー
ト電極１５、２５、３５、及び上層側電極４５を形成す
る前に、高濃度ソース・ドレイン領域３１２、３２２を
形成する為の高濃度第二導電型不純物導入工程を行い、
この工程を援用して下層側電極部４０ｆを形成して居
る。従って、従来の製造方法に比較して、マスク形成工
程の数及び不純物導入工程の数を減らす事が可能で有
る。
板１の製造方法では、図２６（ｂ）に示した様に、ゲー
ト電極１５、２５、３５、及び上層側電極４５を形成す
る前に、高濃度ソース・ドレイン領域３１２、３２２を
形成する為の高濃度第二導電型不純物導入工程を行い、
この工程を援用して下層側電極部４０ｆを形成して居
る。従って、従来の製造方法に比較して、マスク形成工
程の数及び不純物導入工程の数を減らす事が可能で有
る。
【０４６１】しかも、図２６（ｄ）に示す様に、低濃度
ソース・ドレイン領域１１１、１２１、２１１、２２１
を形成する為の工程では、マスクを形成せずに、リンイ
オンの注入を行う。それ故、３回のマスク形成工程と５
回の不純物導入工程によって、各ＴＦＴ及び保持容量４
０を製造する事が出来る。
ソース・ドレイン領域１１１、１２１、２１１、２２１
を形成する為の工程では、マスクを形成せずに、リンイ
オンの注入を行う。それ故、３回のマスク形成工程と５
回の不純物導入工程によって、各ＴＦＴ及び保持容量４
０を製造する事が出来る。
【０４６２】尚本例の製造方法は、実施例９に係る製造
方法に於いて、高濃度第一導電型不純物導入工程と、高
濃度第二導電型不純物導入工程とを入れ換えた方法に相
当するので、ゲート電極１５、２５、３５、及び上層側
電極４５を形成する前に、高濃度ソース・ドレイン領域
３１２、３２２を形成する為の高濃度第二導電型不純物
導入工程を行い、この工程を援用して、下層側電極部４
０ｆを形成するのであれば、表７に示す２４通りの工程
順序の内、「Ｎ+ 」で示す高濃度第１導電型不純物導入
工程と、「Ｐ+ 」で示す高濃度第二導電型不純物導入工
程とを入れ換えたいずれの工程順序であってもよい。
方法に於いて、高濃度第一導電型不純物導入工程と、高
濃度第二導電型不純物導入工程とを入れ換えた方法に相
当するので、ゲート電極１５、２５、３５、及び上層側
電極４５を形成する前に、高濃度ソース・ドレイン領域
３１２、３２２を形成する為の高濃度第二導電型不純物
導入工程を行い、この工程を援用して、下層側電極部４
０ｆを形成するのであれば、表７に示す２４通りの工程
順序の内、「Ｎ+ 」で示す高濃度第１導電型不純物導入
工程と、「Ｐ+ 」で示す高濃度第二導電型不純物導入工
程とを入れ換えたいずれの工程順序であってもよい。
【０４６３】［実施例１６］図２７は、本例の液晶表示
装置に於ける駆動回路内蔵型のアクティブマトリクス基
板の構造を模式的に示す断面図で有る。尚本例のアクテ
ィブマトリクス基板では、各ＴＦＴの基本的な構造が図
７に示したアクティブマトリクス基板と略同じで有る。
装置に於ける駆動回路内蔵型のアクティブマトリクス基
板の構造を模式的に示す断面図で有る。尚本例のアクテ
ィブマトリクス基板では、各ＴＦＴの基本的な構造が図
７に示したアクティブマトリクス基板と略同じで有る。
【０４６４】図２７に於いて、本例の液晶表示装置の駆
動回路内蔵型のアクティブマトリクス基板１でも、第一
導電型の駆動回路用ＴＦＴ２０、及び第一導電型の画素
用ＴＦＴ１０は、いずれもＬＤＤ構造になって居る。
動回路内蔵型のアクティブマトリクス基板１でも、第一
導電型の駆動回路用ＴＦＴ２０、及び第一導電型の画素
用ＴＦＴ１０は、いずれもＬＤＤ構造になって居る。
【０４６５】これに対して、第二導電型の駆動回路用Ｔ
ＦＴ３０′は、オフセットゲート構造を有しており、オ
フセット領域３１１′、３２１′は、チャネル領域３３
と同じく、不純物濃度が約１×１０17ｃｍ-3の低濃度第
二導電型領域で有る。
ＦＴ３０′は、オフセットゲート構造を有しており、オ
フセット領域３１１′、３２１′は、チャネル領域３３
と同じく、不純物濃度が約１×１０17ｃｍ-3の低濃度第
二導電型領域で有る。
【０４６６】本例では、保持容量４０２の下層側電極部
４０ｄは、第二導電型の駆動回路用ＴＦＴ３０′の高濃
度ソース・ドレイン領域３１２、３２２と同時形成され
た不純物濃度が１×１０20ｃｍ-3の高濃度第二導電型領
域で有る。
４０ｄは、第二導電型の駆動回路用ＴＦＴ３０′の高濃
度ソース・ドレイン領域３１２、３２２と同時形成され
た不純物濃度が１×１０20ｃｍ-3の高濃度第二導電型領
域で有る。
【０４６７】斯様な構造のアクティブマトリクス基板１
は、以下の方法により製造出来る。
は、以下の方法により製造出来る。
【０４６８】まず、図２８（ａ）に示す様に、絶縁基板
２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、
４０ａを形成した後（シリコン膜形成工程）、ゲート絶
縁膜１４、２４、３４、及び誘電体膜４４を形成する
（ゲート絶縁膜形成工程）。
２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、
４０ａを形成した後（シリコン膜形成工程）、ゲート絶
縁膜１４、２４、３４、及び誘電体膜４４を形成する
（ゲート絶縁膜形成工程）。
【０４６９】次に、１×１０12ｃｍ-2のドーズ量でボロ
ンイオンを打ち込んで、チャネルドープを行なう（チャ
ネルドープ工程／１回目の不純物導入工程）。
ンイオンを打ち込んで、チャネルドープを行なう（チャ
ネルドープ工程／１回目の不純物導入工程）。
【０４７０】次に、図２８（ｂ）に示す様に、第一導電
型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦ
Ｔ２０の形成領域を覆うと共に、第二導電型の駆動回路
用ＴＦＴ３０′の形成領域の内、後に形成するゲート電
極３５の形成予定領域を広めに覆うレジストマスク１５
０１を形成する（１回目のマスク形成工程）。
型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦ
Ｔ２０の形成領域を覆うと共に、第二導電型の駆動回路
用ＴＦＴ３０′の形成領域の内、後に形成するゲート電
極３５の形成予定領域を広めに覆うレジストマスク１５
０１を形成する（１回目のマスク形成工程）。
【０４７１】続いて、第二導電型不純物、例えばボロン
イオンを約１×１０15ｃｍ-2のドーズ量でイオン注入す
る（２回目の不純物導入工程／高濃度第二導電型不純物
導入工程）。
イオンを約１×１０15ｃｍ-2のドーズ量でイオン注入す
る（２回目の不純物導入工程／高濃度第二導電型不純物
導入工程）。
【０４７２】その結果、低濃度第二導電型のシリコン膜
３０ａには、不純物濃度が１×１０20ｃｍ-3の高濃度ソ
ース・ドレイン領域３１２、３２２が形成される。一
方、低濃度第二導電型のシリコン膜３０ａの内、レジス
トマスク１５０１で覆われていた部分は、そのまま不純
物濃度が約１×１０17ｃｍ-3のオフセット領域３１
１′、３２１′となる。勿論、チャネル領域３３は、不
純物濃度が約１×１０17ｃｍ-3の低濃度第二導電型領域
のままで有る。又シリコン膜４０ａは、不純物濃度が約
１×１０20ｃｍ-3の高濃度第二導電型の下層側電極部４
０ｆとなる。しかる後に、レジストマスク１５０１を除
去する。
３０ａには、不純物濃度が１×１０20ｃｍ-3の高濃度ソ
ース・ドレイン領域３１２、３２２が形成される。一
方、低濃度第二導電型のシリコン膜３０ａの内、レジス
トマスク１５０１で覆われていた部分は、そのまま不純
物濃度が約１×１０17ｃｍ-3のオフセット領域３１
１′、３２１′となる。勿論、チャネル領域３３は、不
純物濃度が約１×１０17ｃｍ-3の低濃度第二導電型領域
のままで有る。又シリコン膜４０ａは、不純物濃度が約
１×１０20ｃｍ-3の高濃度第二導電型の下層側電極部４
０ｆとなる。しかる後に、レジストマスク１５０１を除
去する。
【０４７３】次に、図２８（ｃ）に示す様に、ゲート電
極１５、２５、３５、及び上層側電極部４５を形成す
る。この様にして保持容量４０を形成する。
極１５、２５、３５、及び上層側電極部４５を形成す
る。この様にして保持容量４０を形成する。
【０４７４】次に、第二導電型の駆動回路用ＴＦＴ３０
及び保持容量４０の形成領域を覆うレジストマスク１５
０２を形成する（２回目のマスク形成工程）。
及び保持容量４０の形成領域を覆うレジストマスク１５
０２を形成する（２回目のマスク形成工程）。
【０４７５】この状態で、リンイオンを１×１０13ｃｍ
-2のドーズ量でイオン注入する（低濃度第一導電型不純
物導入工程／３回目の不純物導入工程）。
-2のドーズ量でイオン注入する（低濃度第一導電型不純
物導入工程／３回目の不純物導入工程）。
【０４７６】その結果、低濃度第一導電型のシリコン膜
１０ａ、２０ａには、ゲート電極１５、２５に対して自
己整合的に不純物濃度が約０．９×１０18ｃｍ-3の低濃
度第一導電型のソース・ドレイン領域１１、１２、２
１、２２が形成される。尚不純物が導入されなかった部
分がチャネル領域１３、２３となる。この様にして、第
一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路
用ＴＦＴ２０を形成する。しかる後に、レジストマスク
１５０２を除去する。
１０ａ、２０ａには、ゲート電極１５、２５に対して自
己整合的に不純物濃度が約０．９×１０18ｃｍ-3の低濃
度第一導電型のソース・ドレイン領域１１、１２、２
１、２２が形成される。尚不純物が導入されなかった部
分がチャネル領域１３、２３となる。この様にして、第
一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路
用ＴＦＴ２０を形成する。しかる後に、レジストマスク
１５０２を除去する。
【０４７７】次に、図２８（ｄ）に示す様に、第二導電
型の駆動回路用ＴＦＴ３０、及び保持容量４０の形成領
域を覆うと共に、ゲート電極１５、２５をも広めに覆う
レジストマスク１５０３を形成する（３回目のマスク形
成工程）。
型の駆動回路用ＴＦＴ３０、及び保持容量４０の形成領
域を覆うと共に、ゲート電極１５、２５をも広めに覆う
レジストマスク１５０３を形成する（３回目のマスク形
成工程）。
【０４７８】この状態で、リンイオンを１×１０15ｃｍ
-2のドーズ量でイオン注入する（高濃度第一導電型不純
物導入工程／４回目の不純物導入工程）。
-2のドーズ量でイオン注入する（高濃度第一導電型不純
物導入工程／４回目の不純物導入工程）。
【０４７９】その結果、低濃度第一導電型のソース・ド
レイン領域１１、１２、２１、２２には、不純物濃度が
１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１
２、１２２、２１２、２２２が形成される。一方、低濃
度第一導電型のソース・ドレイン領域１１、１２、２
１、２２の内、レジストマスク１５０３で覆われていた
部分は、そのまま不純物濃度が約０．９×１０18ｃｍ-3
の低濃度ソース・ドレイン領域１１１、１２１、２１
１、２２１となる。この様にして、第一導電型の画素用
ＴＦＴ1 ０および第一導電型の駆動回路用ＴＦＴ２０を
形成する。しかる後に、レジストマスク１５０３を除去
する。
レイン領域１１、１２、２１、２２には、不純物濃度が
１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１
２、１２２、２１２、２２２が形成される。一方、低濃
度第一導電型のソース・ドレイン領域１１、１２、２
１、２２の内、レジストマスク１５０３で覆われていた
部分は、そのまま不純物濃度が約０．９×１０18ｃｍ-3
の低濃度ソース・ドレイン領域１１１、１２１、２１
１、２２１となる。この様にして、第一導電型の画素用
ＴＦＴ1 ０および第一導電型の駆動回路用ＴＦＴ２０を
形成する。しかる後に、レジストマスク１５０３を除去
する。
【０４８０】従って、レジストマスク１５０３〜１５０
３を形成する為の３回のマスク形成工程と、４回の不純
物導入工程によって、アクティブマトリクス基板１を製
造出来る。
３を形成する為の３回のマスク形成工程と、４回の不純
物導入工程によって、アクティブマトリクス基板１を製
造出来る。
【０４８１】この様に、本例のアクティブマトリクス基
板１の製造方法では、図２８（ｂ）に示す様に、ゲート
電極１５、２５、３５、及び上層側電極４５を形成する
前に、高濃度ソース・ドレイン領域３１１、３２１を形
成する為の高濃度第２導電型不純物導入工程を行い、こ
の工程を援用して、下層側電極部４０ｆを形成して居
る。従って、従来の製造方法に比較して、マスク形成工
程の数及び不純物導入工程の数を減らす事が可能で有
る。
板１の製造方法では、図２８（ｂ）に示す様に、ゲート
電極１５、２５、３５、及び上層側電極４５を形成する
前に、高濃度ソース・ドレイン領域３１１、３２１を形
成する為の高濃度第２導電型不純物導入工程を行い、こ
の工程を援用して、下層側電極部４０ｆを形成して居
る。従って、従来の製造方法に比較して、マスク形成工
程の数及び不純物導入工程の数を減らす事が可能で有
る。
【０４８２】更に本例では、図２８（ｃ）に示す様に、
第二導電型の駆動回路用ＴＦＴ３０′に於いて、ゲート
電極３５に対峙する部分を低濃度領域とするにあたっ
て、ＬＤＤ構造ではなく、オフセットゲート構造として
居る。この為、実施例３に比較して、マスク形成工程及
び不純物導入工程のいずれについても１回ずつ少ない。
即ち従来の製造方法に比較して、マスク形成工程及び不
純物導入工程のいずれについても２回ずつ少ない。それ
故、最も少ない製造工程数によって、画素領域及び駆動
回路部のＴＦＴの電気的特性を向上する事が出来る。
第二導電型の駆動回路用ＴＦＴ３０′に於いて、ゲート
電極３５に対峙する部分を低濃度領域とするにあたっ
て、ＬＤＤ構造ではなく、オフセットゲート構造として
居る。この為、実施例３に比較して、マスク形成工程及
び不純物導入工程のいずれについても１回ずつ少ない。
即ち従来の製造方法に比較して、マスク形成工程及び不
純物導入工程のいずれについても２回ずつ少ない。それ
故、最も少ない製造工程数によって、画素領域及び駆動
回路部のＴＦＴの電気的特性を向上する事が出来る。
【０４８３】尚本例の製造方法は、実施例１０に係る製
造方法に於いて、高濃度第一導電型不純物導入工程と、
高濃度第二導電型不純物導入工程とを入れ換えた方法に
相当するので、ゲート電極１５、２５、３５、及び上層
側電極４５を形成する前に、高濃度ソース・ドレイン領
域３１２、３２２を形成する為の高濃度第二導電型不純
物導入工程を行い、この工程を援用して、下層側電極部
４０ｆを形成するのであれば、表８に示す１０通りの工
程順序の内、「Ｎ+ 」で示す高濃度第一導電型不純物導
入工程と、「Ｐ+ 」で示す高濃度第二導電型不純物導入
工程とを入れ換えたいずれの工程順序であってもよい。
造方法に於いて、高濃度第一導電型不純物導入工程と、
高濃度第二導電型不純物導入工程とを入れ換えた方法に
相当するので、ゲート電極１５、２５、３５、及び上層
側電極４５を形成する前に、高濃度ソース・ドレイン領
域３１２、３２２を形成する為の高濃度第二導電型不純
物導入工程を行い、この工程を援用して、下層側電極部
４０ｆを形成するのであれば、表８に示す１０通りの工
程順序の内、「Ｎ+ 」で示す高濃度第一導電型不純物導
入工程と、「Ｐ+ 」で示す高濃度第二導電型不純物導入
工程とを入れ換えたいずれの工程順序であってもよい。
【０４８４】［実施例３乃至実施例１６の変形例］尚不
純物導入方法としては、例えば、ドーパントガスから発
生した全てのイオンを質量分離せずに打ち込む方法、い
わゆるイオンドーピング法を用いてもよい。この方法
で、例えば、第一導電型の不純物を高濃度に打ち込む場
合には、ＰＨ３ を約５％含み、残部が水素ガスからな
る混合ガスを用い、この混合ガスから発生する全てのイ
オンを質量分離せずに打ち込む。これに対して、第一導
電型の不純物を低濃度に打ち込む場合には、ＰＨ3 を約
５％含み、残部が水素ガスからなる混合ガスから発生す
る全てのイオンを質量分離せずに打ち込んだ後、純水素
ガスから発生するイオンを質量分離せずに打ち込んで、
シリコン膜中の不整結合を終端する事が好ましい。更に
不純物の導入方法については、イオン注入法やイオンド
ーピング法の他にも、プラズマドーピング法、レーザド
ーピング法などを用いてもよい。更にマスクの材質につ
いてもレジストマスクに限定されない。いずれの形態で
も第一導電型をＮ型とし、第二導電型をＰ型としたが、
逆にしてもよい。即ち画素用ＴＦＴをＰ型で構成しても
よい。
純物導入方法としては、例えば、ドーパントガスから発
生した全てのイオンを質量分離せずに打ち込む方法、い
わゆるイオンドーピング法を用いてもよい。この方法
で、例えば、第一導電型の不純物を高濃度に打ち込む場
合には、ＰＨ３ を約５％含み、残部が水素ガスからな
る混合ガスを用い、この混合ガスから発生する全てのイ
オンを質量分離せずに打ち込む。これに対して、第一導
電型の不純物を低濃度に打ち込む場合には、ＰＨ3 を約
５％含み、残部が水素ガスからなる混合ガスから発生す
る全てのイオンを質量分離せずに打ち込んだ後、純水素
ガスから発生するイオンを質量分離せずに打ち込んで、
シリコン膜中の不整結合を終端する事が好ましい。更に
不純物の導入方法については、イオン注入法やイオンド
ーピング法の他にも、プラズマドーピング法、レーザド
ーピング法などを用いてもよい。更にマスクの材質につ
いてもレジストマスクに限定されない。いずれの形態で
も第一導電型をＮ型とし、第二導電型をＰ型としたが、
逆にしてもよい。即ち画素用ＴＦＴをＰ型で構成しても
よい。
【０４８５】
【発明の効果】以上説明した様に、本発明に係る半導体
装置では、いずれのＴＦＴも、ゲート電極の端部に対峙
する部分が低濃度領域で有る為、オフ電流が小さい。又
ＴＦＴのソース・ドレイン間に於ける耐電圧が高い為、
チャネル長を短く出来るので、高速動作が可能で有る。
更に第二導電型の駆動回路用ＴＦＴにおいて、ゲート電
極の端部に対峙する低濃度領域は、チャネル領域と同じ
不純物濃度をもつオフセット領域として形成して有る。
従って、総てのＴＦＴをＬＤＤ構造で製造する場合より
もマスク形成工程及び不純物導入工程を其々１回分ずつ
少なくする事が出来る。それ故、最小限の製造工程数に
よって、各ＴＦＴの電気的特性を向上可能な半導体装置
を実現する事が出来る。
装置では、いずれのＴＦＴも、ゲート電極の端部に対峙
する部分が低濃度領域で有る為、オフ電流が小さい。又
ＴＦＴのソース・ドレイン間に於ける耐電圧が高い為、
チャネル長を短く出来るので、高速動作が可能で有る。
更に第二導電型の駆動回路用ＴＦＴにおいて、ゲート電
極の端部に対峙する低濃度領域は、チャネル領域と同じ
不純物濃度をもつオフセット領域として形成して有る。
従って、総てのＴＦＴをＬＤＤ構造で製造する場合より
もマスク形成工程及び不純物導入工程を其々１回分ずつ
少なくする事が出来る。それ故、最小限の製造工程数に
よって、各ＴＦＴの電気的特性を向上可能な半導体装置
を実現する事が出来る。
【０４８６】特に、本発明に係る半導体装置を駆動回路
内蔵型のアクティブマトリクス基板に適用した場合に
は、画素領域では、表示むらなどが発生しにくいＴＦＴ
を形成出来る一方、駆動回路部では、誤動作が発生しに
くいと共に、ＣＭＯＳ回路の電源端子間を貫通する電流
が小さいＴＦＴを形成出来るなど、画素領域及び駆動回
路部毎にＴＦＴの電気的特性を向上する事が出来る。
内蔵型のアクティブマトリクス基板に適用した場合に
は、画素領域では、表示むらなどが発生しにくいＴＦＴ
を形成出来る一方、駆動回路部では、誤動作が発生しに
くいと共に、ＣＭＯＳ回路の電源端子間を貫通する電流
が小さいＴＦＴを形成出来るなど、画素領域及び駆動回
路部毎にＴＦＴの電気的特性を向上する事が出来る。
【０４８７】本発明に於いて、オフセット構造で有る第
二導電型ＴＦＴを弱いデプレーション・モードとして構
成し、ＬＤＤ構造で有る第一導電型ＴＦＴを弱いエンハ
ンス・モードとして構成する様に、第二導電型薄膜トラ
ンジスタのチャネル領域およびオフセット領域に於ける
第二導電型の不純物濃度を設定した場合には、一般的に
は、オフセット構造のＴＦＴは、ＬＤＤ構造のＴＦＴよ
りもオン状態が小さい傾向にあるが、本発明によれば、
同じ絶対値のゲート電圧を印加したときでも、第二導電
型ＴＦＴには、第一導電型ＴＦＴに比して大きなゲート
・バイアス電圧が印加される事になる為、両ＴＦＴのオ
ン電流バランスを確保する事が出来る。しかも、第二導
電型薄膜トランジスタのチャネル領域及びオフセット領
域に於ける第二導電型の不純物濃度によって実現する
為、トランジスタ容量のバランスを確保する事も出来
る。それ故、高速動作が可能なＣＭＯＳ回路を構成する
事が出来る。
二導電型ＴＦＴを弱いデプレーション・モードとして構
成し、ＬＤＤ構造で有る第一導電型ＴＦＴを弱いエンハ
ンス・モードとして構成する様に、第二導電型薄膜トラ
ンジスタのチャネル領域およびオフセット領域に於ける
第二導電型の不純物濃度を設定した場合には、一般的に
は、オフセット構造のＴＦＴは、ＬＤＤ構造のＴＦＴよ
りもオン状態が小さい傾向にあるが、本発明によれば、
同じ絶対値のゲート電圧を印加したときでも、第二導電
型ＴＦＴには、第一導電型ＴＦＴに比して大きなゲート
・バイアス電圧が印加される事になる為、両ＴＦＴのオ
ン電流バランスを確保する事が出来る。しかも、第二導
電型薄膜トランジスタのチャネル領域及びオフセット領
域に於ける第二導電型の不純物濃度によって実現する
為、トランジスタ容量のバランスを確保する事も出来
る。それ故、高速動作が可能なＣＭＯＳ回路を構成する
事が出来る。
【０４８８】本発明に於いて、第一導電型ＴＦＴのチャ
ネル領域が含む第二導電型不純物の濃度と、第二導電型
ＴＦＴのチャネル領域が含む第二導電型不純物濃度と、
第２導電型ＴＦＴのオフセット領域が含む第二導電型不
純物濃度とを総て等しくすると、即ち第二導電型ＴＦＴ
のチャネル領域に第二導電型不純物を導入する際に、第
一導電型ＴＦＴのチャネル領域にも第二導電型不純物を
導入すると、マスクを用いずに、チャネル領域に第二導
電型不純物を導入出来るので、工程数を削減出来る。
ネル領域が含む第二導電型不純物の濃度と、第二導電型
ＴＦＴのチャネル領域が含む第二導電型不純物濃度と、
第２導電型ＴＦＴのオフセット領域が含む第二導電型不
純物濃度とを総て等しくすると、即ち第二導電型ＴＦＴ
のチャネル領域に第二導電型不純物を導入する際に、第
一導電型ＴＦＴのチャネル領域にも第二導電型不純物を
導入すると、マスクを用いずに、チャネル領域に第二導
電型不純物を導入出来るので、工程数を削減出来る。
【０４８９】又本発明では、半導体膜の上層に容量素子
の一方の電極を形成する前に、ＴＦＴの低濃度ソース・
ドレイン領域または高濃度ソース・ドレイン領域を形成
する為の不純物導入工程を行うと共に、この工程を利用
して、容量素子を形成する為の半導体膜に不純物を導入
し、容量素子の他方の電極を構成する事に特徴を有す
る。従って、本発明によれば、従来の製造方法に比較し
て、マスク形成工程の数及び不純物導入工程の数を減ら
す事が可能で有る。
の一方の電極を形成する前に、ＴＦＴの低濃度ソース・
ドレイン領域または高濃度ソース・ドレイン領域を形成
する為の不純物導入工程を行うと共に、この工程を利用
して、容量素子を形成する為の半導体膜に不純物を導入
し、容量素子の他方の電極を構成する事に特徴を有す
る。従って、本発明によれば、従来の製造方法に比較し
て、マスク形成工程の数及び不純物導入工程の数を減ら
す事が可能で有る。
【０４９０】ＴＦＴの低濃度ソース・ドレイン領域を形
成するにあたって、オフセットゲート構造とした場合に
は、ＬＤＤ構造に比較して、マスク形成工程及び不純物
導入工程を１回ずつ少なくする事が出来る。
成するにあたって、オフセットゲート構造とした場合に
は、ＬＤＤ構造に比較して、マスク形成工程及び不純物
導入工程を１回ずつ少なくする事が出来る。
【０４９１】第一導電型薄膜トランジスタの低濃度ソー
ス・ドレイン領域を、第一導電型不純物と共に、第二導
電型薄膜トランジスタの低濃度ソース・ドレイン領域と
同等の第二導電型不純物を導入した低濃度第一導電型領
域として構成した場合には、この低濃度ソース・ドレイ
ン領域と第一の電極部との間で実質的な不純物濃度を変
える事が出来る。
ス・ドレイン領域を、第一導電型不純物と共に、第二導
電型薄膜トランジスタの低濃度ソース・ドレイン領域と
同等の第二導電型不純物を導入した低濃度第一導電型領
域として構成した場合には、この低濃度ソース・ドレイ
ン領域と第一の電極部との間で実質的な不純物濃度を変
える事が出来る。
【０４９２】第一導電型薄膜トランジスタの低濃度ソー
ス・ドレイン領域を形成する為に低濃度の第一導電型不
純物を導入する工程、及び第二導電型薄膜トランジスタ
の低濃度ソース・ドレイン領域を形成する為に低濃度の
第二導電型不純物を導入する工程の内の一方の工程をマ
スクを形成せずに行い、第一及び第二導電型の不純物の
双方が導入される領域の導電型及び不純物濃度について
は第１及び第二導電型の不純物の導入量の差によって規
定した場合には、マスク形成工程をさらに減らす事が出
来る。
ス・ドレイン領域を形成する為に低濃度の第一導電型不
純物を導入する工程、及び第二導電型薄膜トランジスタ
の低濃度ソース・ドレイン領域を形成する為に低濃度の
第二導電型不純物を導入する工程の内の一方の工程をマ
スクを形成せずに行い、第一及び第二導電型の不純物の
双方が導入される領域の導電型及び不純物濃度について
は第１及び第二導電型の不純物の導入量の差によって規
定した場合には、マスク形成工程をさらに減らす事が出
来る。
【図１】 本発明の実施例１に係る液晶表示装置のアク
ティブマトリクス基板等の半導体装置を模式的に示す断
面図で有る。
ティブマトリクス基板等の半導体装置を模式的に示す断
面図で有る。
【図２】 （ａ）は、図１に示すＴＦＴを用いた液晶表
示装置のアクティブマトリクス基板等の半導体装置の説
明図、（ｂ）は、その駆動回路に用いたＣＭＯＳ回路の
説明図で有る。
示装置のアクティブマトリクス基板等の半導体装置の説
明図、（ｂ）は、その駆動回路に用いたＣＭＯＳ回路の
説明図で有る。
【図３】 図１に示すアクティブマトリクス基板等の半
導体装置上の各ＴＦＴのオン・オフ電流特性を比較して
示すグラフ図で有る。
導体装置上の各ＴＦＴのオン・オフ電流特性を比較して
示すグラフ図で有る。
【図４】 （ａ）〜（ｄ）は、図１に示すアクティブマ
トリクス基板等の半導体装置の製造方法を示す工程断面
図で有る。
トリクス基板等の半導体装置の製造方法を示す工程断面
図で有る。
【図５】 （ａ）〜（ｄ）は、図１に示すアクティブマ
トリクス基板等の半導体装置の別の製造方法を示す工程
断面図で有る。
トリクス基板等の半導体装置の別の製造方法を示す工程
断面図で有る。
【図６】 本発明の実施例２に係る液晶表示装置のアク
ティブマトリクス基板等の半導体装置に形成した各ＴＦ
Ｔのオン・オフ電流特性を比較して示すグラフ図で有
る。
ティブマトリクス基板等の半導体装置に形成した各ＴＦ
Ｔのオン・オフ電流特性を比較して示すグラフ図で有
る。
【図７】 本発明の実施例３乃至５に係る液晶表示装置
のアクティブマトリクス基板等の半導体装置を模式的に
示す断面図で有る。
のアクティブマトリクス基板等の半導体装置を模式的に
示す断面図で有る。
【図８】 液晶表示装置のアクティブマトリクス基板等
の半導体装置に構成されている保持容量の構造を示す説
明図で有る。
の半導体装置に構成されている保持容量の構造を示す説
明図で有る。
【図９】 （ａ）〜（ｅ）は、本発明の実施例３に係る
液晶表示装置のアクティブマトリクス基板等の半導体装
置の製造方法を示す工程断面図で有る。
液晶表示装置のアクティブマトリクス基板等の半導体装
置の製造方法を示す工程断面図で有る。
【図１０】 （ａ）〜（ｅ）は、本発明の実施例４に係
る液晶表示装置のアクティブマトリクス基板等の半導体
装置の製造方法を示す工程断面図で有る。
る液晶表示装置のアクティブマトリクス基板等の半導体
装置の製造方法を示す工程断面図で有る。
【図１１】 （ａ）〜（ｅ）は、本発明の実施例５に係
る液晶表示装置のアクティブマトリクス基板等の半導体
装置の製造方法を示す工程断面図で有る。
る液晶表示装置のアクティブマトリクス基板等の半導体
装置の製造方法を示す工程断面図で有る。
【図１２】 本発明の実施例６に係る液晶表示装置のア
クティブマトリクス基板等の半導体装置を模式的に示す
断面図で有る。
クティブマトリクス基板等の半導体装置を模式的に示す
断面図で有る。
【図１３】 （ａ）〜（ｄ）は、本発明の実施例６に係
る液晶表示装置のアクティブマトリクス基板等の半導体
装置の製造方法を示す工程断面図で有る。
る液晶表示装置のアクティブマトリクス基板等の半導体
装置の製造方法を示す工程断面図で有る。
【図１４】 本発明の実施例７に係る液晶表示装置のア
クティブマトリクス基板等の半導体装置を模式的に示す
断面図で有る。
クティブマトリクス基板等の半導体装置を模式的に示す
断面図で有る。
【図１５】 （ａ）〜（ｅ）は、本発明の実施例７に係
る液晶表示装置のアクティブマトリクス基板等の半導体
装置の製造方法を示す工程断面図で有る。
る液晶表示装置のアクティブマトリクス基板等の半導体
装置の製造方法を示す工程断面図で有る。
【図１６】 （ａ）〜（ｅ）は、本発明の実施例８に係
る液晶表示装置のアクティブマトリクス基板等の半導体
装置の製造方法を示す工程断面図で有る。
る液晶表示装置のアクティブマトリクス基板等の半導体
装置の製造方法を示す工程断面図で有る。
【図１７】 （ａ）〜（ｅ）は、本発明の実施例９に係
る液晶表示装置のアクティブマトリクス基板等の半導体
装置の製造方法を示す工程断面図で有る。
る液晶表示装置のアクティブマトリクス基板等の半導体
装置の製造方法を示す工程断面図で有る。
【図１８】 本発明の実施例１０に係る液晶表示装置の
アクティブマトリクス基板等の半導体装置を模式的に示
す断面図で有る。
アクティブマトリクス基板等の半導体装置を模式的に示
す断面図で有る。
【図１９】 （ａ）〜（ｄ）は、本発明の実施例１０に
係る液晶表示装置のアクティブマトリクス基板等の半導
体装置の製造方法を示す工程断面図で有る。
係る液晶表示装置のアクティブマトリクス基板等の半導
体装置の製造方法を示す工程断面図で有る。
【図２０】 本発明の実施例１１に係る液晶表示装置の
アクティブマトリクス基板等の半導体装置を模式的に示
す断面図で有る。
アクティブマトリクス基板等の半導体装置を模式的に示
す断面図で有る。
【図２１】 （ａ）〜（ｅ）は、本発明の実施例１１に
係る液晶表示装置のアクティブマトリクス基板等の半導
体装置の製造方法を示す工程断面図で有る。
係る液晶表示装置のアクティブマトリクス基板等の半導
体装置の製造方法を示す工程断面図で有る。
【図２２】 （ａ）〜（ｅ）は、本発明の実施例１２に
係る液晶表示装置のアクティブマトリクス基板等の半導
体装置の製造方法を示す工程断面図で有る。
係る液晶表示装置のアクティブマトリクス基板等の半導
体装置の製造方法を示す工程断面図で有る。
【図２３】 本発明の実施例１３に係る液晶表示装置の
アクティブマトリクス基板等の半導体装置を模式的に示
す断面図で有る。
アクティブマトリクス基板等の半導体装置を模式的に示
す断面図で有る。
【図２４】 （ａ）〜（ｅ）は、本発明の実施例１３に
係る液晶表示装置のアクティブマトリクス基板等の半導
体装置の製造方法を示す工程断面図で有る。
係る液晶表示装置のアクティブマトリクス基板等の半導
体装置の製造方法を示す工程断面図で有る。
【図２５】 （ａ）〜（ｅ）は、本発明の実施例１４に
係る液晶表示装置のアクティブマトリクス基板等の半導
体装置の製造方法を示す工程断面図で有る。
係る液晶表示装置のアクティブマトリクス基板等の半導
体装置の製造方法を示す工程断面図で有る。
【図２６】 （ａ）〜（ｅ）は、本発明の実施例１５に
係る液晶表示装置のアクティブマトリクス基板等の半導
体装置の製造方法を示す工程断面図で有る。
係る液晶表示装置のアクティブマトリクス基板等の半導
体装置の製造方法を示す工程断面図で有る。
【図２７】 本発明の実施例１６に係る液晶表示装置の
アクティブマトリクス基板等の半導体装置を模式的に示
す断面図で有る。
アクティブマトリクス基板等の半導体装置を模式的に示
す断面図で有る。
【図２８】 （ａ）〜（ｄ）は、本発明の実施例１６に
係る液晶表示装置のアクティブマトリクス基板等の半導
体装置の製造方法を示す工程断面図で有る。
係る液晶表示装置のアクティブマトリクス基板等の半導
体装置の製造方法を示す工程断面図で有る。
【図２９】 従来のアクティブマトリクス基板等の半導
体装置を模式的に示す断面図で有る。
体装置を模式的に示す断面図で有る。
【図３０】 セルフアライン構造のＴＦＴのオン・オフ
リーク電流特性を示すグラフ図で有る。
リーク電流特性を示すグラフ図で有る。
【図３１】 （ａ）は、Ｎ型のＴＦＴに於けるチャネル
長とソース・ドレイン間の耐電圧との関係を示すグラフ
図、（ｂ）は、Ｐ型のＴＦＴに於けるチャネル長とソー
ス・ドレイン間の耐電圧との関係を示すグラフ図で有
る。
長とソース・ドレイン間の耐電圧との関係を示すグラフ
図、（ｂ）は、Ｐ型のＴＦＴに於けるチャネル長とソー
ス・ドレイン間の耐電圧との関係を示すグラフ図で有
る。
【図３２】 ＬＤＤ構造のＴＦＴのオン・オフリーク電
流特性を示すグラフ図で有る。
流特性を示すグラフ図で有る。
【図３３】 （ａ）〜（ｆ）は、図２９に示すアクティ
ブマトリクス基板等の半導体装置の製造方法を示す工程
断面図で有る。
ブマトリクス基板等の半導体装置の製造方法を示す工程
断面図で有る。
１、１″・・・アクティブマトリクス基板（半導体装
置） ２・・・絶縁基板 １０、１０″・・・Ｎ型の画素用ＴＦＴ ２０、２０″・・・Ｎ型の駆動回路用ＴＦＴ ３０、３０′、３０″・・・Ｐ型の駆動回路用ＴＦＴ ｎ１、ｎ２・・・Ｎ型のＴＦＴ ｐ１、ｐ２・・・Ｐ型のＴＦＴ １１、１２、２１、２２、３１、３２・・・ソース・ド
レイン領域 １３、２３、３３・・・チャネル領域 １４、２４、３４・・・ゲート絶縁膜 １５、２５、３５・・・ゲート電極 ８２・・・データドライバ部（駆動回路） ８３・・・走査ドライバ部（駆動回路） ８４、８８・・・シフトレジスタ ８５、８９・・・レベルシフタ ９０・・・信号線 ９１・・・走査線 ９２・・・画素用ＴＦＴ １１１、１２１、２１１、２２１、３１１、３２１・・
・低濃度ソース・ドレイン領域 ３１１′、３２１′・・・オフセット領域
置） ２・・・絶縁基板 １０、１０″・・・Ｎ型の画素用ＴＦＴ ２０、２０″・・・Ｎ型の駆動回路用ＴＦＴ ３０、３０′、３０″・・・Ｐ型の駆動回路用ＴＦＴ ｎ１、ｎ２・・・Ｎ型のＴＦＴ ｐ１、ｐ２・・・Ｐ型のＴＦＴ １１、１２、２１、２２、３１、３２・・・ソース・ド
レイン領域 １３、２３、３３・・・チャネル領域 １４、２４、３４・・・ゲート絶縁膜 １５、２５、３５・・・ゲート電極 ８２・・・データドライバ部（駆動回路） ８３・・・走査ドライバ部（駆動回路） ８４、８８・・・シフトレジスタ ８５、８９・・・レベルシフタ ９０・・・信号線 ９１・・・走査線 ９２・・・画素用ＴＦＴ １１１、１２１、２１１、２２１、３１１、３２１・・
・低濃度ソース・ドレイン領域 ３１１′、３２１′・・・オフセット領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ６１７Ａ
Claims (48)
- 【請求項１】 第一ゲート電極に第一ゲート絶縁膜を介
して対峙する第一チャネル領域と第一導電型高濃度ソー
ス・ドレイン領域を備える第一導電型薄膜トランジスタ
と、第二ゲート電極に第二ゲート絶縁膜を介して対峙す
る第二チャネル領域と第二導電型高濃度ソース・ドレイ
ン領域を備える第二導電型薄膜トランジスタ、とを有す
る半導体装置に於いて、 該第一導電型薄膜トランジスタは該第一導電型高濃度ソ
ース・ドレイン領域と該第一チャネル領域の間に第一導
電型低濃度ソース・ドレイン領域を具備するＬＤＤ構造
を成し、該第一チャネル領域は極低濃度の第二導電型不
純物を含み、 該第二導電型薄膜トランジスタは該第二導電型高濃度ソ
ース・ドレイン領域と該第二チャネル領域の間に該第二
チャネル領域と同じ不純物濃度を有するオフセット領域
を具備するオフセット構造を成し、該第二チャネル領域
は極低濃度の第二導電型不純物を含んで居る事を特徴と
する半導体装置。 - 【請求項２】 請求項１に於いて、前記第一導電型薄膜
トランジスタのソース・ドレイン電圧をＶDS1、ゲート
電圧をＶGS1、ソース・ドレイン電流をＩDS1とし、前記
第二導電型薄膜トランジスタのソース・ドレイン電圧を
ＶDS2、ゲート電圧をＶGS2、ソース・ドレイン電流をＩ
DS2とした時に｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝Ｖ
GS2＝０の条件下にてＩDS2＞ＩDS1と成る様に、前記第
二チャネル領域と前記オフセット領域の第二導電型不純
物濃度が定められて居る事を特徴とする半導体装置。 - 【請求項３】 請求項１に於いて、前記第一導電型薄膜
トランジスタのソース・ドレイン電圧をＶDS1、ゲート
電圧をＶGS1、ソース・ドレイン電流をＩDS1とし、前記
第二導電型薄膜トランジスタのソース・ドレイン電圧を
ＶDS2、ゲート電圧をＶGS2、ソース・ドレイン電流をＩ
DS2とした時に｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝Ｖ
GS2の条件下にてＩDS2＝ＩDS1と成る時のゲート電圧が
０Ｖから前記第一導電型薄膜トランジスタがオン状態と
成る方向にシフトして居る様に、前記第二チャネル領域
と前記オフセット領域の第二導電型不純物濃度が定めら
れて居る事を特徴とする半導体装置。 - 【請求項４】 請求項１乃至３のいずれかの項に於い
て、前記第一チャネル領域が含有する第二導電型不純物
濃度と、前記第二チャネル領域が含む第二導電型不純物
濃度と、前記オフセット領域が含む第二導電型不純物濃
度が総て等しい事を特徴とする半導体装置。 - 【請求項５】 請求項１乃至４のいずれかの項に於い
て、前記第一導電型はＮ型で有り、前記第二導電型はＰ
型で有る事を特徴とする半導体装置。 - 【請求項６】 請求項１乃至４のいずれかの項に於い
て、前記第一導電型はＰ型で有り、前記第二導電型はＮ
型で有る事を特徴とする半導体装置。 - 【請求項７】 請求項１乃至６のいずれかの項に規定す
る半導体装置を用いたアクティブマトリクス基板で有
り、 前記第一導電型薄膜トランジスタ及び前記第二導電型薄
膜トランジスタは駆動回路領域に於いてＣＭＯＳ回路を
構成し、 前記第一導電型薄膜トランジスタ又は第二導電型薄膜ト
ランジスタの内の少なくとも一方の薄膜トランジスタは
画素領域に於いて画素用薄膜トランジスタを成している
事を特徴とするアクティブマトリクス基板。 - 【請求項８】 請求項１に記載する半導体装置の製造方
法に於いて、 前記第一チャネル領域と前記第二チャネル領域と前記オ
フセット領域を形成する為に第二導電型不純物を極低濃
度にて半導体膜に導入する極低濃度第二導電型不純物導
入工程と、 前記第一ゲート電極と前記第二ゲート電極を形成するゲ
ート電極形成工程と、 前記第一導電型低濃度ソース・ドレイン領域を形成する
為に第一導電型不純物を低濃度にて半導体膜に導入する
低濃度第一導電型不純物導入工程と、 前記第一導電型高濃度ソース・ドレイン領域を形成する
為に第一導電型不純物を高濃度にて半導体膜に導入する
高濃度第一導電型不純物導入工程と、 前記第二導電型高濃度ソース・ドレイン領域を形成する
為に第二導電型不純物を高濃度にて半導体膜に導入する
高濃度第二導電型不純物導入工程とを有し、 該極低濃度第二導電型不純物導入工程は該ゲート電極形
成工程前に行われ、該低濃度第一導電型不純物導入工程
は該ゲート電極形成後に行われる事を特徴とする半導体
装置の製造方法。 - 【請求項９】 請求項８に於いて、前記極低濃度第二導
電型不純物導入工程は第二導電型不純物を極低濃度に含
むドープト半導体膜を成膜する工程で有り、 該極低濃度第二導電型不純物導入工程後にゲート絶縁膜
を形成する事を特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項８に於いて、前記極低濃度第二
導電型不純物導入工程はこの工程以前に形成した半導体
膜に対して第二導電型不純物を極低濃度にて導入する工
程で有り、該極低濃度第二導電型不純物導入工程後にゲ
ート絶縁膜を形成する事を特徴とする半導体装置の製造
方法。 - 【請求項１１】 請求項８に於いて、前記極低濃度第二
導電型不純物導入工程はこの工程以前に形成した半導体
膜に対してその表面に形成したゲート絶縁膜を介して第
二導電型不純物を極低濃度にて導入する工程で有る事を
特徴とする半導体装置の製造方法。 - 【請求項１２】 第一ゲート電極に第一ゲート絶縁膜を
介して対峙する第一チャネル領域と第一導電型高濃度ソ
ース・ドレイン領域を備える第一導電型薄膜トランジス
タと、第二ゲート電極に第二ゲート絶縁膜を介して対峙
する第二チャネル領域と第二導電型高濃度ソース・ドレ
イン領域を備える第二導電型薄膜トランジスタ、とを有
する半導体装置に於いて、 該第一導電型薄膜トランジスタは該第一導電型高濃度ソ
ース・ドレイン領域と該第一チャネル領域の間に第一導
電型低濃度ソース・ドレイン領域を具備するＬＤＤ構造
を成し、該第一チャネル領域は極低濃度の第一導電型不
純物を含み、 該第二導電型薄膜トランジスタは該第二導電型高濃度ソ
ース・ドレイン領域と該第二チャネル領域の間に該第二
チャネル領域と同じ不純物濃度を有するオフセット領域
を具備するオフセット構造を成し、該第二チャネル領域
は極低濃度の第一導電型不純物を含んで居る事を特徴と
する半導体装置。 - 【請求項１３】 請求項１２に於いて、前記第一導電型
薄膜トランジスタのソース・ドレイン電圧をＶDS1、ゲ
ート電圧をＶGS1、ソース・ドレイン電流をＩDS1とし、
前記第二導電型薄膜トランジスタのソース・ドレイン電
圧をＶDS2、ゲート電圧をＶGS2、ソース・ドレイン電流
をＩDS2とした時に｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝
ＶGS2＝０の条件下にてＩDS2＞ＩDS1と成る様に、前記
第二チャネル領域と前記オフセット領域の第一導電型不
純物濃度が定められて居る事を特徴とする半導体装置。 - 【請求項１４】 請求項１２に於いて、前記第一導電型
薄膜トランジスタのソース・ドレイン電圧をＶDS1、ゲ
ート電圧をＶGS1、ソース・ドレイン電流をＩDS1とし、
前記第二導電型薄膜トランジスタのソース・ドレイン電
圧をＶDS2、ゲート電圧をＶGS2、ソース・ドレイン電流
をＩDS2とした時に｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝
ＶGS2の条件下にてＩDS2＝ＩDS1と成る時のゲート電圧
が０Ｖから前記第一導電型薄膜トランジスタがオン状態
と成る方向にシフトして居る様に、前記第二チャネル領
域と前記オフセット領域の第一導電型不純物濃度が定め
られて居る事を特徴とする半導体装置。 - 【請求項１５】 請求項１２乃至１４のいずれかの項に
於いて、前記第一チャネル領域が含有する第一導電型不
純物濃度と、前記第二チャネル領域が含む第一導電型不
純物濃度と、前記オフセット領域が含む第一導電型不純
物濃度が総て等しい事を特徴とする半導体装置。 - 【請求項１６】 請求項１２乃至１５のいずれかの項に
於いて、前記第一導電型はＮ型で有り、前記第二導電型
はＰ型で有る事を特徴とする半導体装置。 - 【請求項１７】 請求項１２乃至１５のいずれかの項に
於いて、前記第一導電型はＰ型で有り、前記第二導電型
はＮ型で有る事を特徴とする半導体装置。 - 【請求項１８】 請求項１２乃至１７のいずれかの項に
規定する半導体装置を用いたアクティブマトリクス基板
で有り、 前記第一導電型薄膜トランジスタ及び前記第二導電型薄
膜トランジスタは駆動回路領域に於いてＣＭＯＳ回路を
構成し、 前記第一導電型薄膜トランジスタ又は第二導電型薄膜ト
ランジスタの内の少なくとも一方の薄膜トランジスタは
画素領域に於いて画素用薄膜トランジスタを成している
事を特徴とするアクティブマトリクス基板。 - 【請求項１９】 請求項１２に記載する半導体装置の製
造方法に於いて、 前記第一チャネル領域と前記第二チャネル領域と前記オ
フセット領域を形成する為に第一導電型不純物を極低濃
度にて半導体膜に導入する極低濃度第一導電型不純物導
入工程と、 前記第一ゲート電極と前記第二ゲート電極を形成するゲ
ート電極形成工程と、 前記第一導電型低濃度ソース・ドレイン領域を形成する
為に第一導電型不純物を低濃度にて半導体膜に導入する
低濃度第一導電型不純物導入工程と、 前記第一導電型高濃度ソース・ドレイン領域を形成する
為に第一導電型不純物を高濃度にて半導体膜に導入する
高濃度第一導電型不純物導入工程と、 前記第二導電型高濃度ソース・ドレイン領域を形成する
為に第二導電型不純物を高濃度にて半導体膜に導入する
高濃度第二導電型不純物導入工程とを有し、 該極低濃度第一導電型不純物導入工程は該ゲート電極形
成工程前に行われ、該低濃度第一導電型不純物導入工程
は該ゲート電極形成後に行われる事を特徴とする半導体
装置の製造方法。 - 【請求項２０】 請求項１９に於いて、前記極低濃度第
一導電型不純物導入工程は第一導電型不純物を極低濃度
に含むドープト半導体膜を成膜する工程で有り、 該極低濃度第一導電型不純物導入工程後にゲート絶縁膜
を形成する事を特徴とする半導体装置の製造方法。 - 【請求項２１】 請求項１９に於いて、前記極低濃度第
一導電型不純物導入工程はこの工程以前に形成した半導
体膜に対して第一導電型不純物を極低濃度にて導入する
工程で有り、該極低濃度第一導電型不純物導入工程後に
ゲート絶縁膜を形成する事を特徴とする半導体装置の製
造方法。 - 【請求項２２】 請求項１９に於いて、前記極低濃度第
一導電型不純物導入工程はこの工程以前に形成した半導
体膜に対してその表面に形成したゲート絶縁膜を介して
第一導電型不純物を極低濃度にて導入する工程で有る事
を特徴とする半導体装置の製造方法。 - 【請求項２３】 第一ゲート電極に第一ゲート絶縁膜を
介して対峙する第一チャネル領域と第一導電型高濃度ソ
ース・ドレイン領域を備える第一導電型薄膜トランジス
タと、第二ゲート電極に第二ゲート絶縁膜を介して対峙
する第二チャネル領域と第二導電型高濃度ソース・ドレ
イン領域を備える第二導電型薄膜トランジスタ、とを有
する半導体装置に於いて、 該第一導電型薄膜トランジスタは該第一導電型高濃度ソ
ース・ドレイン領域と該第一チャネル領域の間に第一導
電型低濃度ソース・ドレイン領域を具備するＬＤＤ構造
を成し、該第一チャネル領域は略真性で有り、 該第二導電型薄膜トランジスタは該第二導電型高濃度ソ
ース・ドレイン領域と該第二チャネル領域の間に該第二
チャネル領域と同じ不純物濃度を有するオフセット領域
を具備するオフセット構造を成し、該第二チャネル領域
は略真性で有る事を特徴とする半導体装置。 - 【請求項２４】 請求項２３に於いて、前記第一導電型
はＮ型で有り、前記第二導電型はＰ型で有る事を特徴と
する半導体装置。 - 【請求項２５】 請求項２３於いて、前記第一導電型は
Ｐ型で有り、前記第二導電型はＮ型で有る事を特徴とす
る半導体装置。 - 【請求項２６】 請求項２３乃至２５のいずれかの項に
規定する半導体装置を用いたアクティブマトリクス基板
で有り、 前記第一導電型薄膜トランジスタ及び前記第二導電型薄
膜トランジスタは駆動回路領域に於いてＣＭＯＳ回路を
構成し、 前記第一導電型薄膜トランジスタ又は第二導電型薄膜ト
ランジスタの内の少なくとも一方の薄膜トランジスタは
画素領域に於いて画素用薄膜トランジスタを成している
事を特徴とするアクティブマトリクス基板。 - 【請求項２７】 ゲート電極にゲート絶縁膜を介して対
峙するチャネル領域と該チャネル領域に接続するソース
・ドレイン領域を備える薄膜トランジスタ、及び誘電体
膜を介して対向する第一電極部と第二電極部から成る容
量素子とを有する半導体装置に於いて、 前記薄膜トランジスタはソース・ドレイン領域がゲート
電極の端部にゲート絶縁膜を介して対峙する低濃度ソー
ス・ドレイン領域及び該低濃度ソース・ドレイン領域に
隣接する高濃度ソース・ドレイン領域を具備するＬＤＤ
構造を成し、 前記第一電極部は前記低濃度ソース・ドレイン領域と導
電型が同じで該導電型の不純物濃度が同等の同一の半導
体膜から構成されている事を特徴とする半導体装置。 - 【請求項２８】 ゲート電極にゲート絶縁膜を介して対
峙するチャネル領域と該チャネル領域に接続するソース
・ドレイン領域を備える薄膜トランジスタ、及び誘電体
膜を介して対向する第一電極部と第二電極部から成る容
量素子とを有する半導体装置に於いて、 前記薄膜トランジスタはソース・ドレイン領域がゲート
電極の端部にゲート絶縁膜を介して対峙する低濃度ソー
ス・ドレイン領域及び該低濃度ソース・ドレイン領域に
隣接する高濃度ソース・ドレイン領域を具備するＬＤＤ
構造を成し、 前記第一電極部は前記高濃度ソース・ドレイン領域と導
電型が同じで該導電型の不純物濃度が同等の同一の半導
体膜から構成されている事を特徴とする半導体装置。 - 【請求項２９】 ゲート電極にゲート絶縁膜を介して対
峙するチャネル領域とドナー不純物又はアクセプター不
純物を高濃度に含むソース・ドレイン領域を備える薄膜
トランジスタ、及び誘電体膜を介して対向する第一電極
部と第二電極部から成る容量素子とを有する半導体装置
に於いて、 前記薄膜トランジスタは該ソース・ドレイン領域端部と
該チャンネル領域端部の間に該チャンネル領域と同等の
不純物濃度を有するオフセット領域を備え、 前記第一電極部は前記高濃度ソース・ドレイン領域と導
電型が同じで該導電型の不純物濃度が同等の同一の半導
体膜から構成されている事を特徴とする半導体装置。 - 【請求項３０】 ゲート電極にゲート絶縁膜を介して対
峙するチャネル領域と該チャネル領域に接続するソース
・ドレイン領域を備える第一導電型及び第二導電型薄膜
トランジスタと、誘電体膜を介して対向する第一電極部
と第二電極部から成る容量素子とを有する半導体装置に
於いて、 前記第一導電型及び第二導電型薄膜トランジスタはソー
ス・ドレイン領域がゲート電極の端部にゲート絶縁膜を
介して対峙する低濃度ソース・ドレイン領域と該低濃度
ソース・ドレイン領域に隣接する高濃度ソース・ドレイ
ン領域とを備えるＬＤＤ構造を成し、 前記第一電極部は前記第一導電型及び第二導電型薄膜ト
ランジスタの前記低濃度ソース・ドレイン領域と導電型
が同じで該導電型の不純物濃度が同等の同一の半導体膜
から構成されている事を特徴とする半導体装置。 - 【請求項３１】 ゲート電極にゲート絶縁膜を介して対
峙するチャネル領域と該チャネル領域に接続するソース
・ドレイン領域を備える第一導電型及び第二導電型薄膜
トランジスタと、誘電体膜を介して対向する第一電極部
と第二電極部から成る容量素子とを有する半導体装置に
於いて、 前記第一導電型及び第二導電型薄膜トランジスタはソー
ス・ドレイン領域がゲート電極の端部にゲート絶縁膜を
介して対峙する低濃度ソース・ドレイン領域と該低濃度
ソース・ドレイン領域に隣接する高濃度ソース・ドレイ
ン領域とを備えるＬＤＤ構造を成し、 前記第一電極部は前記第一導電型及び第二導電型薄膜ト
ランジスタの前記高濃度ソース・ドレイン領域と導電型
が同じで該導電型の不純物濃度が同等の同一の半導体膜
から構成されている事を特徴とする半導体装置。 - 【請求項３２】 請求項３０に於いて、前記第一電極部
は前記第一導電型薄膜トランジスタの低濃度ソース・ド
レイン領域が有する第一導電型不純物と同量の第一導電
型不純物を含有する半導体膜から構成され、 該第一導電型薄膜トランジスタの低濃度ソース・ドレイ
ン領域は第一導電型不純物と共に該第一導電型不純物量
よりも少なく、且つ前記第二導電型薄膜トランジスタの
低濃度ソース・ドレイン領域と同量の第二導電型不純物
を含む事を特徴とする半導体装置。 - 【請求項３３】 請求項３０に於いて、前記第一電極部
は前記第二導電型薄膜トランジスタの低濃度ソース・ド
レイン領域が有する第二導電型不純物と同量の第二導電
型不純物を含有する半導体膜から構成され、 前記第一導電型薄膜トランジスタの低濃度ソース・ドレ
イン領域は第一導電型不純物と共に該第一導電型不純物
量よりも少なく、且つ前記第二導電型薄膜トランジスタ
の低濃度ソース・ドレイン領域と同量の第二導電型不純
物を含む事を特徴とする半導体装置。 - 【請求項３４】 請求項３１に於いて、前記第一電極部
は前記第一導電型薄膜トランジスタの高濃度ソース・ド
レイン領域が有する第一導電型不純物と同量の第一導電
型不純物を含有する半導体膜から構成され、 該第一導電型薄膜トランジスタの低濃度ソース・ドレイ
ン領域は第一導電型不純物と共に該第一導電型不純物量
よりも少なく、且つ前記第二導電型薄膜トランジスタの
低濃度ソース・ドレイン領域と同量の第二導電型不純物
を含む事を特徴とする半導体装置。 - 【請求項３５】 請求項３１に於いて、前記第一電極部
は前記第二導電型薄膜トランジスタの高濃度ソース・ド
レイン領域が有する第二導電型不純物と同量の第二導電
型不純物を含有する半導体膜から構成され、 前記第一導電型薄膜トランジスタの低濃度ソース・ドレ
イン領域は第一導電型不純物と共に該第一導電型不純物
量よりも少なく、且つ前記第二導電型薄膜トランジスタ
の低濃度ソース・ドレイン領域と同量の第二導電型不純
物を含む事を特徴とする半導体装置。 - 【請求項３６】 ゲート電極にゲート絶縁膜を介して対
峙するチャネル領域と第一導電型不純物を高濃度に含む
高濃度第一導電型ソース・ドレイン領域を備える第一導
電型薄膜トランジスタと、ゲート電極にゲート絶縁膜を
介して対峙するチャネル領域と第二導電型不純物を高濃
度に含む高濃度第二導電型ソース・ドレイン領域を備え
る第二導電型薄膜トランジスタと、誘電体膜を介して対
向する第一電極部と第二電極部から成る容量素子、とを
有する半導体装置に於いて、 前記第一導電型薄膜トランジスタは前記高濃度第一導電
型ソース・ドレイン領域端部と前記チャンネル領域端部
の間に低濃度第一導電型ソース・ドレイン領域を具備す
るＬＤＤ構造を成し、 前記第二導電型薄膜トランジスタは前記高濃度第二導電
型ソース・ドレイン領域端部と前記チャンネル領域端部
の間に該チャンネル領域と同等の不純物濃度を有するオ
フセット領域を備え、 前記第一電極部は前記第一導電型薄膜トランジスタの低
濃度第一導電型ソース・ドレイン領域と同量の第一導電
型不純物を含む半導体膜から構成されている事を特徴と
する半導体装置。 - 【請求項３７】 ゲート電極にゲート絶縁膜を介して対
峙するチャネル領域と第一導電型不純物を高濃度に含む
高濃度第一導電型ソース・ドレイン領域を備える第一導
電型薄膜トランジスタと、ゲート電極にゲート絶縁膜を
介して対峙するチャネル領域と第二導電型不純物を高濃
度に含む高濃度第二導電型ソース・ドレイン領域を備え
る第二導電型薄膜トランジスタと、誘電体膜を介して対
向する第一電極部と第二電極部から成る容量素子とを有
する半導体装置に於いて、 前記第一導電型薄膜トランジスタは前記高濃度第一導電
型ソース・ドレイン領域端部と前記チャンネル領域端部
の間に低濃度第一導電型ソース・ドレイン領域を具備す
るＬＤＤ構造を成し、 前記第二導電型薄膜トランジスタは前記高濃度第二導電
型ソース・ドレイン領域端部と前記チャンネル領域端部
の間に該チャンネル領域と同等の不純物濃度を有するオ
フセット領域を備え、 前記第一電極部は前記第一導電型薄膜トランジスタの高
濃度第一導電型ソース・ドレイン領域と同量の第一導電
型不純物を含む半導体膜から構成されている事を特徴と
する半導体装置。 - 【請求項３８】 ゲート電極にゲート絶縁膜を介して対
峙するチャネル領域と第一導電型不純物を高濃度に含む
高濃度第一導電型ソース・ドレイン領域を備える第一導
電型薄膜トランジスタと、ゲート電極にゲート絶縁膜を
介して対峙するチャネル領域と第二導電型不純物を高濃
度に含む高濃度第二導電型ソース・ドレイン領域を備え
る第二導電型薄膜トランジスタと、誘電体膜を介して対
向する第一電極部と第二電極部から成る容量素子とを有
する半導体装置に於いて、 前記第一導電型薄膜トランジスタは前記高濃度第一導電
型ソース・ドレイン領域端部と前記チャンネル領域端部
の間に低濃度第一導電型ソース・ドレイン領域を具備す
るＬＤＤ構造を成し、 前記第二導電型薄膜トランジスタは前記高濃度第二導電
型ソース・ドレイン領域端部と前記チャンネル領域端部
の間に該チャンネル領域と同等の不純物濃度を有するオ
フセット領域を備え、 前記第一電極部は前記第二導電型薄膜トランジスタの高
濃度第二導電型ソース・ドレイン領域と同量の第二導電
型不純物を含む半導体膜から構成されている事を特徴と
する半導体装置。 - 【請求項３９】 請求項２７乃至３８のいずれかの項に
規定する半導体装置を用いたアクティブマトリクス基板
であって、 前記第一導電型及び前記第二導電型薄膜トランジスタは
駆動回路部に於いてＣＭＯＳ回路を構成し、 前記第一導電型及び第二導電型薄膜トランジスタの内の
少なくとも一方の薄膜トランジスタは画素領域に於いて
画素用薄膜トランジスタを構成し、 前記容量素子は前記画素領域に於いて液晶セルに対する
保持容量を構成している事を特徴とするアクティブマト
リクス基板。 - 【請求項４０】 ゲート電極とゲート絶縁膜とチャネル
領域と該チャネル領域に低濃度ソース・ドレイン領域を
介して導電接続する高濃度ソース・ドレイン領域とを具
備するＬＤＤ型薄膜トランジスタと、誘電体膜を介して
対向する第一電極部と第二電極部から成る容量素子を有
する半導体装置の製造方法に於いて、 少なくとも該チャンネル領域と該低濃度ソース・ドレイ
ン領域と該第一電極部を構成する半導体膜を形成する第
一工程と、 該半導体膜の一部に低濃度にてドナー又はアクセプター
と成る不純物を導入して該低濃度ソース・ドレイン領域
と該第一電極部を形成する第二工程と、 該第二工程終了後にゲート電極と第二電極部を形成する
第三工程とを含む事を特徴とする半導体装置の製造方
法。 - 【請求項４１】 ゲート電極とゲート絶縁膜とチャネル
領域と該チャネル領域に低濃度ソース・ドレイン領域を
介して導電接続する高濃度ソース・ドレイン領域とを具
備するＬＤＤ型薄膜トランジスタと、誘電体膜を介して
対向する第一電極部と第二電極部から成る容量素子を有
する半導体装置の製造方法に於いて、 少なくとも該チャンネル領域と該高濃度ソース・ドレイ
ン領域と該第一電極部を構成する半導体膜を形成する第
一工程と、 該半導体膜の一部に高濃度にてドナー又はアクセプター
と成る不純物を導入して該高濃度ソース・ドレイン領域
と該第一電極部を形成する第二工程と、 該第二工程終了後にゲート電極と第二電極部を形成する
第三工程とを含む事を特徴とする半導体装置の製造方
法。 - 【請求項４２】 ゲート電極とゲート絶縁膜とチャネル
領域と該チャネル領域と同量の不純物を含むオフセット
領域と該オフセット領域を介して該チャネル領域に導電
接続する高濃度ソース・ドレイン領域とを具備するオフ
セット型薄膜トランジスタと、誘電体膜を介して対向す
る第一電極部と第二電極部から成る容量素子を有する半
導体装置の製造方法に於いて、 少なくとも該チャンネル領域と該高濃度ソース・ドレイ
ン領域と該第一電極部を構成する半導体膜を形成する第
一工程と、 該半導体膜の一部に高濃度にてドナー又はアクセプター
と成る不純物を導入して該高濃度ソース・ドレイン領域
と該第一電極部を形成する第二工程と、 該第二工程終了後にゲート電極と第二電極部を形成する
第三工程とを含む事を特徴とする半導体装置の製造方
法。 - 【請求項４３】 ゲート電極とゲート絶縁膜とチャネル
領域と該チャネル領域に低濃度第一導電型ソース・ドレ
イン領域を介して導電接続する高濃度第一導電型ソース
・ドレイン領域とを具備するＬＤＤ型第一導電型薄膜ト
ランジスタと、ゲート電極とゲート絶縁膜とチャネル領
域と該チャネル領域に低濃度第二導電型ソース・ドレイ
ン領域を介して導電接続する高濃度第二導電型ソース・
ドレイン領域とを具備するＬＤＤ型第二導電型薄膜トラ
ンジスタと、誘電体膜を介して対向する第一電極部と第
二電極部から成る容量素子を有する半導体装置の製造方
法に於いて、 少なくとも該ＬＤＤ型第一導電型薄膜トランジスタのチ
ャンネル領域と低濃度第一導電型ソース・ドレイン領域
と、該ＬＤＤ型第二導電型薄膜トランジスタのチャンネ
ル領域と、該第一電極部を構成する半導体膜を形成する
第一工程と、 該半導体膜の一部に低濃度にて第一導電型不純物を導入
して該低濃度第一導電型ソース・ドレイン領域と該第一
電極部を形成する第二工程と、 該第二工程終了後にゲート電極と第二電極部を形成する
第三工程とを含む事を特徴とする半導体装置の製造方
法。 - 【請求項４４】 ゲート電極とゲート絶縁膜とチャネル
領域と該チャネル領域に低濃度第一導電型ソース・ドレ
イン領域を介して導電接続する高濃度第一導電型ソース
・ドレイン領域とを具備するＬＤＤ型第一導電型薄膜ト
ランジスタと、ゲート電極とゲート絶縁膜とチャネル領
域と該チャネル領域に低濃度第二導電型ソース・ドレイ
ン領域を介して導電接続する高濃度第二導電型ソース・
ドレイン領域とを具備するＬＤＤ型第二導電型薄膜トラ
ンジスタと、誘電体膜を介して対向する第一電極部と第
二電極部から成る容量素子を有する半導体装置の製造方
法に於いて、 少なくとも該ＬＤＤ型第一導電型薄膜トランジスタのチ
ャンネル領域と高濃度第一導電型ソース・ドレイン領域
と、該ＬＤＤ型第二導電型薄膜トランジスタのチャンネ
ル領域と、該第一電極部を構成する半導体膜を形成する
第一工程と、 該半導体膜の一部に高濃度にて第一導電型不純物を導入
して該高濃度第一導電型ソース・ドレイン領域と該第一
電極部を形成する第二工程と、 該第二工程終了後にゲート電極と第二電極部を形成する
第三工程とを含む事を特徴とする半導体装置の製造方
法。 - 【請求項４５】 請求項４３乃至４４に於いて、 前記ＬＤＤ型第一導電型薄膜トランジスタの低濃度第一
導電型ソース・ドレイン領域を形成する為に第一導電型
不純物を低濃度にて該半導体膜に導入する低濃度第一導
電型不純物導入工程、又は前記ＬＤＤ型第二導電型薄膜
トランジスタの低濃度第二導電型ソース・ドレイン領域
を形成する為に第二導電型不純物を低濃度にて該半導体
膜に導入する低濃度第二導電型不純物導入工程の一方の
低濃度不純物導入工程をマスクを形成せずに行い、該第
一導電型不純物と該第二導電型不純物の双方の不純物が
導入される領域の導電型及び実質的な不純物濃度につい
ては、該第一導電型不純物と該第二導電型不純物の導入
量の差によって規定する事を特徴とする半導体装置の製
造方法。 - 【請求項４６】 ゲート電極とゲート絶縁膜と第一チャ
ネル領域と該第一チャネル領域に低濃度第一導電型ソー
ス・ドレイン領域を介して導電接続する高濃度第一導電
型ソース・ドレイン領域とを具備するＬＤＤ型第一導電
型薄膜トランジスタと、ゲート電極とゲート絶縁膜と第
二チャネル領域と高濃度第二導電型ソース・ドレイン領
域、及び該第二チャネル領域端と該高濃度第二導電型ソ
ース・ドレイン領域端との間に該第二チャネル領域と同
じ不純物濃度を有するオフセット領域を具備するオフセ
ット型第二導電型薄膜トランジスタと、誘電体膜を介し
て対向する第一電極部と第二電極部から成る容量素子、
とを有する半導体装置の製造方法に於いて、 少なくとも該第一チャンネル領域と該低濃度第一導電型
ソース・ドレイン領域と該第二チャンネル領域と該第一
電極部を構成する半導体膜を形成する第一工程と、 該半導体膜の一部に低濃度にて第一導電型不純物を導入
して該低濃度第一導電型ソース・ドレイン領域と該第一
電極部を形成する第二工程と、 該第二工程終了後にゲート電極と第二電極部を形成する
第三工程とを含む事を特徴とする半導体装置の製造方
法。 - 【請求項４７】 ゲート電極とゲート絶縁膜と第一チャ
ネル領域と該第一チャネル領域に低濃度第一導電型ソー
ス・ドレイン領域を介して導電接続する高濃度第一導電
型ソース・ドレイン領域とを具備するＬＤＤ型第一導電
型薄膜トランジスタと、ゲート電極とゲート絶縁膜と第
二チャネル領域と高濃度第二導電型ソース・ドレイン領
域、及び該第二チャネル領域端と該高濃度第二導電型ソ
ース・ドレイン領域端との間に該第二チャネル領域と同
じ不純物濃度を有するオフセット領域を具備するオフセ
ット型第二導電型薄膜トランジスタと、誘電体膜を介し
て対向する第一電極部と第二電極部から成る容量素子、
とを有する半導体装置の製造方法に於いて、 少なくとも該第一チャンネル領域と該高濃度第一導電型
ソース・ドレイン領域と該第二チャンネル領域と該第一
電極部を構成する半導体膜を形成する第一工程と、 該半導体膜の一部に高濃度にて第一導電型不純物を導入
して該高濃度第一導電型ソース・ドレイン領域と該第一
電極部を形成する第二工程と、 該第二工程終了後にゲート電極と第二電極部を形成する
第三工程とを含む事を特徴とする半導体装置の製造方
法。 - 【請求項４８】 ゲート電極とゲート絶縁膜と第一チャ
ネル領域と該第一チャネル領域に低濃度第一導電型ソー
ス・ドレイン領域を介して導電接続する高濃度第一導電
型ソース・ドレイン領域とを具備するＬＤＤ型第一導電
型薄膜トランジスタと、ゲート電極とゲート絶縁膜と第
二チャネル領域と高濃度第二導電型ソース・ドレイン領
域、及び該第二チャネル領域端と該高濃度第二導電型ソ
ース・ドレイン領域端との間に該第二チャネル領域と同
じ不純物濃度を有するオフセット領域を具備するオフセ
ット型第二導電型薄膜トランジスタと、誘電体膜を介し
て対向する第一電極部と第二電極部から成る容量素子、
とを有する半導体装置の製造方法に於いて、 少なくとも該第一チャンネル領域と該第二チャンネル領
域と該高濃度第二導電型ソース・ドレイン領域と該第一
電極部を構成する半導体膜を形成する第一工程と、 該半導体膜の一部に高濃度にて第二導電型不純物を導入
して該高濃度第二導電型ソース・ドレイン領域と該第一
電極部を形成する第二工程と、 該第二工程終了後にゲート電極と第二電極部を形成する
第三工程とを含む事を特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23705696A JP3948034B2 (ja) | 1995-09-06 | 1996-09-06 | 半導体装置とその製造方法、及びアクティブマトリクス基板 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22954195 | 1995-09-06 | ||
| JP7-229541 | 1995-10-18 | ||
| JP27039995 | 1995-10-18 | ||
| JP7-270399 | 1995-10-18 | ||
| JP23705696A JP3948034B2 (ja) | 1995-09-06 | 1996-09-06 | 半導体装置とその製造方法、及びアクティブマトリクス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09172183A true JPH09172183A (ja) | 1997-06-30 |
| JP3948034B2 JP3948034B2 (ja) | 2007-07-25 |
Family
ID=27331540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23705696A Expired - Fee Related JP3948034B2 (ja) | 1995-09-06 | 1996-09-06 | 半導体装置とその製造方法、及びアクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3948034B2 (ja) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000332256A (ja) * | 1999-03-12 | 2000-11-30 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| KR100275931B1 (ko) * | 1997-08-30 | 2001-01-15 | 구본준 | 박막트랜지스터 제조방법 |
| JP2001077374A (ja) * | 1999-07-06 | 2001-03-23 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2004128487A (ja) * | 2002-09-10 | 2004-04-22 | Nec Corp | 薄膜半導体装置及びその製造方法 |
| JP2004241750A (ja) * | 2002-03-26 | 2004-08-26 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2005328088A (ja) * | 1999-07-06 | 2005-11-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US7012302B2 (en) | 2003-02-07 | 2006-03-14 | Seiko Epson Corporation | Complementary thin film transistor circuit, electro-optical device, and electronic apparatus |
| KR100540131B1 (ko) * | 1997-07-19 | 2006-03-22 | 엘지.필립스 엘시디 주식회사 | 액정표시장치제조방법 |
| JP2007103910A (ja) * | 2005-09-30 | 2007-04-19 | Lg Philips Lcd Co Ltd | 液晶表示装置用アレイ基板及びその製造方法、液晶表示装置用薄膜トランジスタ及びその製造方法並びに液晶表示装置 |
| US7274070B2 (en) | 2003-02-28 | 2007-09-25 | Seiko Epson Corporation | Complementary thin film transistor circuit, electro-optical device, and electronic apparatus |
| JP2008047903A (ja) * | 2006-08-11 | 2008-02-28 | Samsung Sdi Co Ltd | 薄膜トランジスタアレイ基板の製造方法 |
| CN100391008C (zh) * | 2003-03-05 | 2008-05-28 | 统宝光电股份有限公司 | 具有轻度掺杂漏极区的薄膜晶体管结构及其制造方法 |
| JP2010192936A (ja) * | 1999-02-12 | 2010-09-02 | Semiconductor Energy Lab Co Ltd | 透過型液晶表示装置、プロジェクター及びデジタルカメラ |
| US8008718B2 (en) | 2004-12-14 | 2011-08-30 | Sharp Kabushiki Kaisha | Semiconductor device and production method thereof |
| JP2011181929A (ja) * | 2010-03-02 | 2011-09-15 | Samsung Electronics Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JP2012058742A (ja) * | 1999-04-27 | 2012-03-22 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置 |
| US8368071B2 (en) | 2002-03-26 | 2013-02-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a thin film transistor and capacitor |
| JP2018037477A (ja) * | 2016-08-30 | 2018-03-08 | 京セラディスプレイ株式会社 | ドットマトリクス型表示装置 |
-
1996
- 1996-09-06 JP JP23705696A patent/JP3948034B2/ja not_active Expired - Fee Related
Cited By (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100540131B1 (ko) * | 1997-07-19 | 2006-03-22 | 엘지.필립스 엘시디 주식회사 | 액정표시장치제조방법 |
| KR100275931B1 (ko) * | 1997-08-30 | 2001-01-15 | 구본준 | 박막트랜지스터 제조방법 |
| JP2010192936A (ja) * | 1999-02-12 | 2010-09-02 | Semiconductor Energy Lab Co Ltd | 透過型液晶表示装置、プロジェクター及びデジタルカメラ |
| US9235095B2 (en) | 1999-02-12 | 2016-01-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a second organic film over a third insulating film wherein the second organic film overlaps with a channel formation region and a second conductive film |
| US8994887B2 (en) | 1999-02-12 | 2015-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a second organic film over a third insulating film wherein the second organic film overlaps with a channel formation region and a second conductive film |
| US8896777B2 (en) | 1999-02-12 | 2014-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a spacer wherein the spacer has an opening through which a pixel electrode is connected to a first transistor |
| JP2000332256A (ja) * | 1999-03-12 | 2000-11-30 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US9837451B2 (en) | 1999-04-27 | 2017-12-05 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| US9293483B2 (en) | 1999-04-27 | 2016-03-22 | Semiconductor Energy Laboratory Co. Ltd. | Electronic device and electronic apparatus |
| US8994711B2 (en) | 1999-04-27 | 2015-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| JP2012058742A (ja) * | 1999-04-27 | 2012-03-22 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置 |
| US8664660B2 (en) | 1999-07-06 | 2014-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8227806B2 (en) | 1999-07-06 | 2012-07-24 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display in which LDD regions in the driver circuit and the storage capacitor in the pixel section have the same dopant concentration |
| JP2005328088A (ja) * | 1999-07-06 | 2005-11-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US7348599B2 (en) | 1999-07-06 | 2008-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9236400B2 (en) | 1999-07-06 | 2016-01-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2001077374A (ja) * | 1999-07-06 | 2001-03-23 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US8368071B2 (en) | 2002-03-26 | 2013-02-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a thin film transistor and capacitor |
| JP2004241750A (ja) * | 2002-03-26 | 2004-08-26 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US9070773B2 (en) | 2002-03-26 | 2015-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a thin film transistor and a capacitor |
| JP2004128487A (ja) * | 2002-09-10 | 2004-04-22 | Nec Corp | 薄膜半導体装置及びその製造方法 |
| US7012302B2 (en) | 2003-02-07 | 2006-03-14 | Seiko Epson Corporation | Complementary thin film transistor circuit, electro-optical device, and electronic apparatus |
| US7419890B2 (en) | 2003-02-07 | 2008-09-02 | Seiko Epson Corporation | Complementary thin film transistor circuit, electro-optical device, and electronic apparatus |
| US7274070B2 (en) | 2003-02-28 | 2007-09-25 | Seiko Epson Corporation | Complementary thin film transistor circuit, electro-optical device, and electronic apparatus |
| CN100391008C (zh) * | 2003-03-05 | 2008-05-28 | 统宝光电股份有限公司 | 具有轻度掺杂漏极区的薄膜晶体管结构及其制造方法 |
| US8008718B2 (en) | 2004-12-14 | 2011-08-30 | Sharp Kabushiki Kaisha | Semiconductor device and production method thereof |
| JP2007103910A (ja) * | 2005-09-30 | 2007-04-19 | Lg Philips Lcd Co Ltd | 液晶表示装置用アレイ基板及びその製造方法、液晶表示装置用薄膜トランジスタ及びその製造方法並びに液晶表示装置 |
| US8183567B2 (en) | 2005-09-30 | 2012-05-22 | Lg Display Co., Ltd. | Array substrate for liquid crystal display device and method of fabricating the same |
| JP2008047903A (ja) * | 2006-08-11 | 2008-02-28 | Samsung Sdi Co Ltd | 薄膜トランジスタアレイ基板の製造方法 |
| JP2011181929A (ja) * | 2010-03-02 | 2011-09-15 | Samsung Electronics Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JP2018037477A (ja) * | 2016-08-30 | 2018-03-08 | 京セラディスプレイ株式会社 | ドットマトリクス型表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3948034B2 (ja) | 2007-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3948034B2 (ja) | 半導体装置とその製造方法、及びアクティブマトリクス基板 | |
| US5198379A (en) | Method of making a MOS thin film transistor with self-aligned asymmetrical structure | |
| EP0488801B1 (en) | Thin-film semiconductor device | |
| US6111267A (en) | CMOS integrated circuit including forming doped wells, a layer of intrinsic silicon, a stressed silicon germanium layer where germanium is between 25 and 50%, and another intrinsic silicon layer | |
| JP2734962B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| US10615290B2 (en) | Normally-off junction field-effect transistors and application to complementary circuits | |
| JPH07307394A (ja) | 拡大ドレインｒｅｓｕｒｆ横ｄｍｏｓ装置 | |
| US20030170938A1 (en) | Thin film semiconductor device and method for manufacturing same | |
| JPH06222387A (ja) | 半導体装置 | |
| US6630376B1 (en) | Body-tied-to-body SOI CMOS inverter circuit | |
| EP0457434B1 (en) | MOS thin film transistor having a drain offset region | |
| JPH09116167A (ja) | 薄膜半導体装置、液晶表示装置及びその製造方法、並びに電子機器 | |
| US7038276B2 (en) | TFT with body contacts | |
| JPH08160464A (ja) | 液晶表示装置 | |
| JP3358526B2 (ja) | 高耐圧薄膜トランジスタの駆動方法 | |
| JPH10268254A (ja) | 液晶表示装置 | |
| KR100540404B1 (ko) | 반도체 장치 | |
| JPH11274502A (ja) | 薄膜トランジスタおよび薄膜トランジスタの製造方法 | |
| JPH0864830A (ja) | アクティブマトリクス基板およびその製造方法 | |
| JPH04206971A (ja) | 薄膜半導体装置 | |
| JPH09146119A (ja) | 液晶表示装置 | |
| JP3481902B2 (ja) | Ｔｆｔアレイの製造方法 | |
| JP4255715B2 (ja) | トランジスタ | |
| JP3767602B2 (ja) | 液晶表示装置 | |
| JPH07335895A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040401 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061024 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061221 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070123 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070301 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070327 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070409 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110427 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110427 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |