JPH04206971A

JPH04206971A - 薄膜半導体装置

Info

Publication number: JPH04206971A
Application number: JP2338879A
Authority: JP
Inventors: Naoyuki Shimada; 尚幸島田; Yutaka Takato; 裕高藤; Yoji Yoshimura; 洋二吉村
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1990-11-30
Filing date: 1990-11-30
Publication date: 1992-07-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、薄膜半導体装置に関し、特に液晶表示素子の
駆動に適した薄膜半導体装置に関する。

（従来の技術）液晶パネル内の各画素に対応する部分に、薄膜トランジ
スタ素子（ＴＰＴ）かスイッチング素子として設けられ
たアクティブマトリクス型液晶表示装置の研究及び実用
化が進められている。

さらに、上述のＴＰＴとともに、それらのＴＰＴを駆動
するための駆動回路（ドライバ）を構成するＴＰＴが、
液晶表示パネルの基板上に直接形成された駆動回路一体
型の表示装置も研究が進められている。

液晶表示装置の駆動回路の最小構成単位はインバータで
ある。ＣＭＯ３構造を有するインバータ（ＣＭＯＳイン
バータ）は、一対のｎ型ＴＦＴ及びｐ型ＴＦＴにより構
成される。

上記ＴＰＴとしては、半導体層が多結晶シリコンで構成
されるＴＰＴ（多結晶ンリコンＴＦＴ）が通常用いられ
る。その理由は、多結晶シリコンは、非晶質ンリコンに
比較して、電子及びホールの移動度が高いこと、及び、
ｎ型及びｐ型のＴＰＴを同一のプロセスによって作成す
ることができるために、ＣＭＯ３構造を構成し易いこと
である。

このような性質を有する多結晶シリコンＴＰＴにより構
成されたＣＭＯ３は、従って、動作周波数特性や消費電
力の面で優れている。

従来のＣＭＯＳインバータの一例を第４図に示す。

端子３３がインバータの入力端子、端子３４かインバー
タの出力端子である。また、端子３１には、２値論理の
うぢ低い方のレベルの電位（以下、Ｌｍ位とする）か、
端子３２には、高い方のレベルの電位（以下、ＬＩ電位
とする）が与えられる。

Ｌ電位か与えられる端子３１はコンタクトホール３９を
通じてｎ型のＴＰＴ３５のソースと接続され、ｎ型のＴ
ＰＴ３５のドレインはコンタクトホール４０を通じてイ
ンバータの出力端子３４と接続されている。また、Ｉ（
電位か与えられる端子３２は、コンタクトホール４２を
通じてｐ型のＴＰＴ３６のソースと接続され、ｐ型のＴ
ＰＴ３６のドレインはコンタクトホール４１を通じてイ
ンバータの出力端子３４と接続されている。インバータ
の入力端子３３は、フンタクトホール４３を通じて両Ｔ
ＦＴ３５．３６のゲート電極３７．３８に接続されてい
る。

このインバータの出力端子３４の電位は、端子３１の電
位と端子３２の電位との差、及び両ＴＦＴ３５．３６の
ソース−ドレイン間抵抗の比によって決まる。すなわち
、入力端子３３の電位がＬの時はｎ型のＴＰＴ３５はオ
フの状態であるのに対し、ｐ型のＴＰＴはオン状態であ
り、ｐ型ＴＦＴ３６の抵抗がｎ型ＴＦＴ３５の抵抗に比
べて十分低い。従って、出力端子３４には端子３２の電
圧Ｈが出力される。逆に、入力端子３３の電位がＨの時
には、ｎ型ＴＦＴ３５がオン、ｐ型ＴＦＴ３６がオフと
なり、出力端子３４にはＬｍ位が出力される。

（発明が解決しようとする課題）一般に多結晶シリコンをチャネル層に用いたＴＰＴでは
、ｎ型のＴＰＴの駆動能力がｐ型のＴＰＴの駆動能力よ
りも大きい。従って、多結晶ンリコンＴＦＴにより上記
のようなＣＭＯＳインバータを構成した場合、ｎ型のＴ
ＰＴの方が抵抗が低いため、インバータの出力は、ＶＩ
Ｎが低い領域で反転する。

このようなアンバランスなインバータ特性の一例を第３
図に実線で示す。ここでは入力電圧ＶＩＮ及び出力電位
Ｖ　０ＩＪＴの基準を共にＬレベルにとり、Ｈレベルと
Ｌレベルとの電位差ＶＨＬが２０Ｖてある場合を示して
いる。ｎ型のＴＰＴの特性とｐ型のＴＰＴの特性か対称
ではないため、出力電圧■０１ＪＴを示す曲線は、ＶＩ
Ｎに関してＬレベル側に偏ったものとなっている。この
ように出力電圧Ｖ　ＯＵＴに偏りがあると、インバータ
の動作速度の低下や誤動作を招（。

インバータの出力電圧Ｖ　ＯＵＴは、電位差ＶＨＬと、
インバータを構成するｎ型とｐ型のＴＰＴの抵抗比とで
決定される。上述の出力電圧ＶＯＵ丁の偏りを改善する
ためには、それぞれのＴＰＴのチャネル長やチャネル幅
を変えることによって両者の抵抗比を等しくすることが
考えられる。例えば上記のインバータにおいてＨ側（ｐ
型ＴＦＴ３６）とＨ側（ｎ型ＴＦＴ３５）の抵抗比を等
しくするためには、ｐ型のＴＰＴ３６のチャネル幅をｎ
型のＴＦ　Ｔ　３５のチャネル幅よりも大きくするか、
あるいはｎＱのＴＰＴ３５のチャネル長をｐ型のＴＰＴ
３６のチャネル長よりも大きくする必要がある。

しかし、このような方法は、インバータの伝達速度を下
げたり、インバータの面積を大きくするという問題点を
有している。

本発明はこのような問題点を解決するためになされたも
のであり、その目的とするところは、伝達速度を犠牲に
することなく、また占有面積も増大させることなく、上
記出力電圧の偏りが解消されたＣＭＯＳインバータを備
えた薄膜半導体装置を提供することにある。

（課題を解決するための手段）本発明の薄膜半導体装置は、一対のｎ型及びｐ型の薄膜
トランジスタ素子によって構成されるＣＭＯＳインバー
タを備えた薄膜半導体装置であって、該ｎ型の薄膜トラ
ンジスタのチャネル領域に、ｐ型不純物かドーピングさ
れているとにより、上記目的か達成される。

また、前記薄膜トランジスタの内、少なくとも一方の型
の薄膜トランジスタ素子のゲート電極が、チャネル長方
向に間隔をもって配された複数のゲート電極部分を有し
ていることが好ましい。

また、前記複数のゲート電極部分を有する前記薄膜トラ
ンジスタ素子のチャネル領域は、チヤ不ル長方向に間隔
をもって配された複数のチャネル領域部分を有し、該チ
ャネル領域部分の各々は、該薄膜トランジスタ素子のゲ
ート絶縁膜を介して該ゲート電極部分の各々に対向し、
該チャネル領域部分に挟まれた領域は、該薄膜トランジ
スタ素子のソース領域及びドレイン領域と同じ導電型で
あることが好ましい。

また、前記ｐ型の薄膜トランジスタのチャネル領域にも
、ｐ型不純物がドーピングされていてもよい。

また、前記ｐ型不純物のドーズ量かｌＸｌ０”Ｃｍ−２
以上であり、かつ、５Ｘ１０１２ｃｍ−２以下であるこ
とが好ましい。

また、前ａａｎ型及びｐ型の薄膜トランジスタの半導体
層は、多結晶ンリコン層であってもよい。

く作用）一般に、多結晶ンリフンをチャネル層に用いたＴＰＴで
はｎ型のＴＰＴの駆動能力がｐ型のＴＰＴの駆動能力よ
りも大きい。しかし、ＴＰＴのチャネル領域にｐ型不純
物を注入すれば、ｎ型ＴＦＴの反転閾値電圧が高くなる
ため、ｐ型ＴＦＴの駆動力との差を減少させることがで
きる。こうして、ｎ型ＴＦＴとｐ型ＴＦＴとの間で、ト
ランジスタ特性上のバランスがとれるようになる。この
ため、一対のｎ型ＴＦＴとｐ型ＴＦＴとにより構成され
るＣＭＯＳインバータの出力特性が改善される。

また、ゲーＭＩＳ極及びチャネル領域が複数の部分に分
割されることにより、ソース−ドレイン間に複数の接合
が形成される。このため、ソース−ドレイン間に、高い
電圧が印加されても、ひとつの接合に加わる電圧が低下
するため、接合リーク電流の発生が抑えられる。このた
め、高電圧が印加される場合でもＴＰＴのオフ抵抗が減
少せず、ＣＭＯＳインバータの出力特性の劣化が抑制さ
れる。

（実施例）本発明を実施例について以下に説明する。

本実施例の薄膜半導体装置のＣＭＯＳインバータの平面
構造の一例を第１図に示す。

第４図に示した従来のＣＭＯＳインバータと異なる主要
な点は、本実施例では、ｎ型ＴＦＴ５のチャネル領域に
、ｐ型の不純物が注入されていること、及びｎ型ＴＰＴ
のゲート電極が２本に分割されていることにある。

第１図の線Ａ−Ａ’　に沿った断面の構造を第２図に示
す。

以下に、第２図を参照しながら、製造工程に即して、本
実施例の構成を説明する。

最初に、ガラス、石英等の透明の絶縁性基板１５上の全
面に、ＣＶＤ法によって多結晶シリコン薄膜を８０ｎｍ
の厚みで形成する。この多結晶シリコン薄膜は、後にｎ
型ＴＦＴ５のチャネル領域１６、ソースｆｉＪ域（ソー
ス電極）２５、ドレイン領域（ドレイン電極）２６、チ
ャネル領域１６、及びｐ型ＴＦＴ６のチャネル領域３０
、ソース領域（ソース電極）２８、ドレイン領域（ドレ
イン電極）２７となるものである。

この多結晶ンリコン薄膜にＳ１＋イオンを注入して非晶
質化した後、窒素雰囲気中でアニールするｌＯ− ことにより、大きな結晶粒径を有する多結晶シリコン薄
膜を得る。

なお、基板としては、上記の絶縁性透明基板以外にも、
半導体基板上に絶縁膜を形成したものも用いることがで
きる。

次に、上記多結晶シリコン薄膜を第１図に示すような矩
形形状を有する多結晶シリコン薄膜５０及び６０にパタ
ーニングした。ｎ型ＴＦＴ５及びｐ型ＴＦＴ６のチャネ
ル幅はインバータに要求される駆動能力を勘案して決め
るが、本実施例では２０μｍとした。

次にフォトレジストを塗布し、露光及び現像工程により
、第１図の点線で囲まれた領域１４のみ開口部を有する
形状に、フォトレジストをパターニングした。このあと
、イオン注入法によって、多結晶シリコン薄膜の領域１
４のみに、ボロン等のｐ型の不純物をドーピングした。

ドーズ量は、５　Ｘ　］、　０１２ｃ　ｍ−２以下とし
た。このドーズ量を変えることによりｎ型ＴＦＴ５の閾
値電圧を任意の値に設定することができる。しかし、最
低でら１ｘｌｏｌｌｃｍ−”以上注入しないと閾値電圧
を制御する効果を発揮することかできない。

フォトレジスト除去後、ＣＶＤ法によって、ゲート絶縁
膜となる酸化膜１７を１１００ｎの厚みて形成した。酸
化膜１７はスパッタリング法、あるいは上記多結晶シリ
コン薄膜の上面を熱酸化することによっても形成するこ
とかできる。また、」二連のｎ型ＴＦＴ５の領域】４に
対するドーピングは、このゲート酸化膜１７の形成後に
イオン注入法によって行うことも可能である。

次に、ＣＶＤ法により多結晶シリコン薄膜を形成し、拡
散法によって不純物（ドーパント）のドーピングを行っ
て低抵抗化した。このドーピングはイオン注入法によっ
て行うことも可能である。

本実施例ては、この多結晶シリコン薄膜の厚さを４５０
ｎｍとした。

この多結晶シリコン薄膜をパターニングすることにより
、両ＴＦＴ５．６のグー１−電極７．８を形成した。ｎ
型ＴＦＴ５のゲート電極７は、２本のゲー）・電極部分
７ａ及び７ｂを有する形状にパターニングした。２つの
ゲート電極部分７ａ及び７ｂは、チャネル長方向に間隔
をもって配された。

各ゲート電極部分７ａ又は７ｂの幅（チャネル長方向の
長さ）を４μｍ（合計８μｍ）とした。なお、ｐ型ＴＦ
Ｔ６のゲート電極の幅は８μｍとした。

ｎ型ＴＦＴ５の２つのゲート電極部分７ａ及び７ｂには
、共に等しい電圧が印加されるように、入力端子３から
延びるゲート電極配線が途中で、枝わかれしている。し
かし、ゲート電極７の形状は、必ずしも、枝状に分割さ
れている必要はなく、各々の枝状のゲート電極部分７ａ
及び７ｂの先端が、チャネル領域の外で、互いに接続さ
れた形状であってもよい。また、ゲート電極７は、独立
したゲート電極部分７ａ及び７ｂに完全に分割され、そ
の上に絶縁膜を介して形成されたＡＩ等の配線により互
いに電気的に接続される構造を有していてもよい。

次に、半導体層において、ｎ型ＴＦＴ５のソース領域２
５、ドレイン領域２６、及び２つのゲ一ト電極部分７ａ
及び７ｂに挟まれた領域２９に、イオン注入法によって
ｎ型不純物をドーピングした。このイオン注入は、ゲー
ト電極部分７ａ及び７ｂをマスクとして行われた。この
イオン注入に　　　、よって、ｎ型ＴＦＴ５のチャイル
領域１６は、チャネル長方向に間隔をもって配された２
つのチャネル領域部分１．６　ａ及び１６１）に分割さ
れた。また、ソース領域２５及びドレイン領域２６の形
成と同様にして、領域２９が自己整合的に形成されたた
め、チャネル領域部分１６ａ及び１６ｂの各々は、ゲー
ト絶縁膜１７を介してゲート電極部分７ａ及び７ｂの各
々に対向するように配置している。

このようにして形成された領域２９は、ソース領域２５
及びドレイン領域２６と同じ導電型である。一方、チャ
ネル領域部分］、　６　ａ及び１６ｂには、ｎ型不純物
がドープされていないため、領域２９とチャネル領域部
分１６ａ及び１６ｂとの間には、接合か形成された。

次に、半導体層に於いて、ｐ型ＴＦＴ６のソース領域２
８及びドレイン領域２７に、ゲート電極８をマスクして
イオン注入を行うことにより、ｐ型不純物をドーピング
した。

なお、ｎ型ＴＦＴ５のソースドレインを形成するだめの
イオン注入を行うときは、ｐ型ＴＦＴ６が形成されるべ
き部分を覆うレジストが注入マスクとして形成され、ｐ
型ＴＦＴ６のソースドレインを形成するためのイオン注
入を行うときは、ｎ型ＴＦＴ５が形成されるべき部分を
覆うレジストが注入マスクとして形成された。

次に、基板上の全面にＣＶＤ法によってンリコン酸化膜
又はシリコン窒化膜を７００ｎｍの厚みで形成し、絶縁
層２０とした。

次に、第１図に示す位置にコンタクトホール９．１０．
１１．１２及び１３を形成した。第２図に示すように、
コンタクトホール９．１０．１１及び１２は、絶縁層２
０及び前述のゲート絶縁膜１７を貫通して形成された。

また、入力端子のコンタクトホール１３は、絶縁層２０
を貫通して形成された。

次に、Ｌ電位供給端子１、Ｈ電位供給端子２、入力端子
３及び出力端子４を、ＡＩ等の低抵抗金属膜により形成
した。端子１はコンタクトホール９を通じてｎ型ＴＦＴ
５のソース領域２５に接続された。端子２はコンタクト
ホール１２を通じてｐ型ＴＦＴ６のソース領域２８に接
続され、端子３はコンタクトホール１３を通じてｐ型及
びｐ型ＴＦＴ５．６のゲート電極７．８に接続された。

また、端子４はコンタクトホール１０．１１を通じてｐ
型及びｐ型のＴＰＴのドレイン領域２６．２７に接続さ
れた。

本実施例のｎ型ＴＦＴ５の特性を第５図に、また、第４
図に示す従来のｎ型ＴＦＴ３５の特性を第６図に示す。

また、本実施例及び従来のｐ型ＴＦＴ６．３６（両者の
構造はまったく同しである）の特性を第７図に示す。

第５図と第６図の特性線を比較すると、本発明のｎ型Ｔ
ＦＴ５の方か従来のそれよりも、抵抗が高くなり、ドレ
イン電流（Ｔ　Ｄ）のレベルか低くな＝１６− っていることがわかる。これは、チャネル領域にｐ型不
純物を注入することにより、ｎ型ＴＦＴ５の方の反転闇
値電圧が高くなったためである。

上記ｐ型ＴＦＴの特性と、第７図及び第８図に示される
ｐ型ＴＦＴ６．３６の特性とを比較すると、本実施例の
ｎ型ＴＦＴ５とＰ型ＴＦＴ６との間で、特性の対称性が
優れていることがわかる。

第３図に、本実施例の薄膜半導体装置のＣＭＯＳインバ
ータのＶＨＬ＝２０Ｖのときの伝達特性を点線で示す。

同図に実線で示した従来のＣＭＯＳインバータの伝達特
性と比較すると、Ｈ側とＬ側の対称性が良（なっている
ことがわかる。

本実施例においては、ＣＭＯＳインバータを構成する一
対のｐ型及びｐ型ＴＦＴ５．６のチャネル幅を等しく設
定したが、ｎ型ＴＦＴ５とｐ型ＴＦＴ６の特性の対称性
をさらに良好にするために、チャネル幅を変えることに
よって両者間の駆動能力のアンバランスを調整すること
も可能である。

また、本実施例においては両Ｔ　Ｆ　Ｔ　５．６のチャ
ネル長も同じに設定しているが、これも変えることかて
きる。このように、ｎ型ＴＦＴ５とｐ型ＴＦＴ６のチャ
ネル長及びチャネル幅をそれぞれ独立に適切な値に決め
ることにより、インバータ特性を更に改善することがで
きる。

また本実施例においてはｎ型ＴＦＴ５のゲート電極７を
２本に分割した構造としたが、更に多数本に分割して形
成することもてきる。この場合、ソース−ドレイン間に
加えられた電圧がより多くの接合抵抗に分割されること
になるため、ソース−ドレイン間の耐圧が更に向上し、
より高い電圧でも正常な動作を行うことのできるＣＭＯ
Ｓインバータとすることができる。

本実施例においてはＣＭＯＳインバータを構成する一対
のＴＰＴのうち、ｐ型のＴＰＴ５のゲート電極７のみを
分割形状にしたか、ｐ型ＴＦＴ６の方のゲート電極８を
分割形状にすることもてきる。この場合、ｐ型ＴＦＴ６
においてもソース、ドレイン間の耐圧特性か向上し、い
っそう良好なインバータ特性を得ることかできる。

上記実施例では閾値電圧を制御するためのチャネル領域
へのイオン注入をｎ型ＴＦＴ５のチャネル領域のみで行
い、ｐ型ＴＦＴ６のチャネル領域では行っていない。こ
れも、両ＴＦＴ５．６のチャネル領域へ同時に不純物注
入を行うことにより、両ＴＦＴ５．６に共に不純物領域
を設けることもてきる。第８図に示されるｐ型ＴＦＴ６
の特性は、第７図（チャネル領域に不純物注入を行って
いないもの）の特性と大きな差はなく、ｐ型Ｔ　Ｆ　Ｔ
６のチャネル領域に注入を行うことによるトランジスタ
特性に対する影響はほとんどない。しかし、このプロセ
スによれば、領域１４に開口部を有するフォトレジスト
を形成する工程を省略することができるという利点があ
る。

ぐ発明の効果）本発明の薄膜半導体装置によれば、ＣＭＯＳインバータ
を構成するｐ型及びｐ型の薄膜トランジスタ素子の間で
、特性の対称性が良好であるため、ＣＭＯＳインバータ
の出力電圧に偏りが少ない。

このため、薄膜半導体装置の誤動作が生じにくい。

更に、薄膜トランジスタ素子のチャネル長やチャ不ル幅
を拡大することなく、上記効果を得ることかできるため
、素子面積を増大する必要がなく、また、伝達速度の低
下を招くこともない。

【図面の簡単な説明】

第１図は本発明の実施例のＣＭＯＳインバータを示す平
面図、第２図は第１図のＡ−Ａ’線断面図、第３図は実
施例のＣＭ　ＯＳインバータ（点線）と従来のＣＭ　Ｏ
Ｓインバータく実線）の伝達特性を示すグラフ、第４図
は従来のＣＭＯＳインバータを示す平面図、第５図は実
施例のＣＭＯＳインバータを構成するｎ型ＴＦＴの特性
線図、第６図は従来のＣＭＯＳインバータを構成するｎ
型ＴＦＴの特性線図、第７図はチャネル領域にｐ型不純
物注入を行わないｐ型ＴＦＴの特性線図、第８図はチャ
ネル領域にｐ型不純物を注入したｐ型ＴＦＴの特性線図
である。 ■、３１・・・ＣＭＯＳインバータのＬレベル電位の端
子、２．３２・・・Ｈレベル電位の端子、３．３３・・
・入力端子、４．３４・・・出力端子、５．３５・・・
ｎ型ＴＦＴ、６．３６−ｐ型ＴＦＴ、７．３７　・・・
ｎ型ＴＦＴのゲート電極、７ａ、７ｂ・・・ゲート電極
部分、８．３８・・・ｐ型ＴＦＴのゲート電極、９〜１
．３．３９〜４３・・・コンタクトホール、１５・・・
基板、１６・・・ｎ型ＴＦＴのチャネル領域、１６ａ１
１６ｂ・・・チャネル領域部分、１７・・・ゲート絶縁
膜、２０・・・層間絶縁膜、２５・・・ｎ型ＴＦＴのソ
ース領域、２６・・・ｎ型ＴＦＴのドレイン領域、２７
・・・ｐ型ＴＦＴのドレイン領域、２８・・・ｐ型ＴＦ
Ｔのソース領域、３０・・・ｐ型ＴＦＴのチャネル領域
。以上

Claims

【特許請求の範囲】１、一対のｎ型及びｐ型の薄膜トランジスタ素子によっ
て構成されるＣＭＯＳインバータを備えた薄膜半導体装
置であって、該ｎ型の薄膜トランジスタのチャネル領域に、ｐ型不純
物がドーピングされている薄膜半導体装置。２、前記薄膜トランジスタの内、少なくとも一方の型の
薄膜トランジスタ素子のゲート電極が、チャネル長方向
に間隔をもって配された複数のゲート電極部分を有して
いる請求項１に記載の薄膜半導体装置。３、前記複数のゲート電極部分を有する前記薄膜トラン
ジスタ素子のチャネル領域は、チャネル長方向に間隔を
もって配された複数のチャネル領域部分を有し、該チャネル領域部分の各々は、該薄膜トランジスタ素子
のゲート絶縁膜を介して該ゲート電極部分の各々に対向
し、該チャネル領域部分に挟まれた領域は、該薄膜トランジ
スタ素子のソース領域及びドレイン領域と同じ導電型で
ある請求項２に記載の薄膜半導体装置。４、前記ｐ型の薄膜トランジスタのチャネル領域にも、
ｐ型不純物がドーピングされている請求項１から３のい
ずれかに記載の薄膜半導体装置。