JPH0917878A - 半導体装置のヒューズ素子 - Google Patents

半導体装置のヒューズ素子

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JPH0917878A
JPH0917878A JP17114596A JP17114596A JPH0917878A JP H0917878 A JPH0917878 A JP H0917878A JP 17114596 A JP17114596 A JP 17114596A JP 17114596 A JP17114596 A JP 17114596A JP H0917878 A JPH0917878 A JP H0917878A
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transistor
bipolar transistor
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定▲ヒュク▼ 崔
Jeong-Hyong Yi
定衡 李
Dong-Jun Kim
東浚 金
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Abstract

(57)【要約】 【課題】 切断用トランジスタを小さくして集積性を向
上させた半導体装置用のヒューズ素子を提供する。 【解決手段】 ヒューズＦ１にエミッタ端子を接続した
ＰＮＰバイポーラトランジスタＱ１１と、バイポーラト
ランジスタＱ１１のコレクタ端子にベース端子を接続
し、バイポーラトランジスタＱ１１のベース端子にコレ
クタ端子を接続したＮＰＮバイポーラトランジスタＱ１
２と、バイポーラトランジスタＱ１１のベース端子にド
レイン端子を接続し、バイポーラトランジスタＱ１２の
エミッタ端子にソース端子を接続し接地した切断トラン
ジスタＳ１と、を備えたヒューズ素子とする。各バイポ
ーラトランジスタによる増幅作用で切断トランジスタＳ
１を大きくしなくとも十分な切断電流を流すことができ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置のヒュ
ーズ素子に関し、特に、メモリで使用される電気溶断可
能なヒューズ素子に関する。
【０００２】
【従来の技術】一般に半導体メモリ装置では、不良救済
用の冗長技術が広く使用されている。この冗長に際して
はヒューズ素子を用いたアドレスセット等が行われる
が、その際のヒューズ切断では、ウェーハ状態等のヒュ
ーズ素子が露出している状態で適用可能なレーザビーム
切断、溶断用電流を流して切断するパッケージ後でも可
能な電気切断が代表的である。このうち電気切断法は、
パッケージ後でも不良ビット救済ができ、システムユー
ザーの多様な要求に応じるためのプログラム手段として
応用できるため、現在一般的に使用されている。このよ
うな電気式ヒューズ(electrical fuse) は、切断に必要
な電源を選択ヒューズに流すために、各ヒューズごとに
独立した大容量スイッチ手段を必要とする。このスイッ
チ手段は、高電圧、高容量を有するように設計しなけれ
ばならない。即ち、通常、ヒューズが数十〜数百Ωの抵
抗を持つポリシリコンヒューズやポリサイドヒューズで
あれば、これを溶断するためには１３００℃以上の高温
度が必要となり、数十〜数百ｍＡのピーク電流値が必要
とされる（IEEE Trans. Electron Devices, Vol. ED-2
9, No. ４，pp 719〜724, April 1982,“programming M
echanism of PolysiliconResistor Fuses ”参照）。
【０００３】ヒューズ切断用のスイッチ手段としてはＭ
ＯＳトランジスタが使用され、ＭＯＳトランジスタでは
そのサイズ（チャネル幅・長）により電流駆動能力が決
定されるので、ヒューズに十分な切断電流を流すために
はトランジスタサイズをかなり大きくせざるを得ない。
従って、ヒューズ素子は、集積性への影響やピーク電流
による動作不安定化の点で制限的に使用されている。
【０００４】図１は、ヒューズ素子の従来例を示すもの
で、米国特許４，５１７，５８３号に開示されたもので
ある。即ち、電源電圧Ｖｃｃ又は電源電圧Ｖｃｃを所定
レベルへ昇圧した昇圧電圧Ｖｐｐから出力端Ｖｏｕｔへ
接続され、切断制御信号φＰ又は読取制御信号φＲによ
り制御される負荷用ＰＭＯＳトランジスタ１と、出力端
Ｖｏｕｔから接地電圧Ｖｓｓへ並列接続されたｎ個のヒ
ューズ素子５と、からヒューズ回路が構成されている。
各ヒューズ素子５は、出力端Ｖｏｕｔに並列接続したヒ
ューズＦｉ（ｉ＝１〜ｎ）と、ヒューズＦｉとソースラ
イン２との間に接続され、切断／読取制御電圧Ｇｉによ
り制御されるＮＭＯＳの選択トランジスタＳｉと、から
構成されている。このｎ個のヒューズ素子５はすべて同
じ構成である。ソースライン２は、接地電圧Ｖｓｓ（又
は基板電圧）へつながれる。
【０００５】このようにヒューズ素子５は、１個のヒュ
ーズＦｉと１個の選択トランジスタＳｉとからなり、例
えば、ヒューズＦ１の切断を行う場合は、昇圧電圧Ｖｐ
ｐレベルの切断電圧Ｇ１を選択トランジスタＳ１のゲー
ト端子に印加することで負荷用ＰＭＯＳトランジスタ１
から昇圧電圧Ｖｐｐによる切断電流をヒューズＦ１に流
せば、この切断電流による温度上昇でヒューズＦ１が切
断される。このとき、選択トランジスタＳ２〜Ｓｎの各
ゲート端子には０Ｖの切断電圧Ｇ２〜Ｇｎが印加され、
ヒューズＦ２〜Ｆｎは非選択とされる。
【０００６】ヒューズ切断つまりプログラム完了後、負
荷用ＰＭＯＳトランジスタ１に読取電圧φＲ及び選択ト
ランジスタＳ１に読取電圧Ｇ１を提供することにより、
選択ヒューズＦ１の状態に応じた出力端Ｖｏｕｔの論理
検出が行われ、ヒューズ状態が読取られる。この読取動
作における読取電圧は例えば電源電圧Ｖｃｃで、切断電
圧より低く設定する必要がある。これは、読取動作で発
生する読取電流が切断電流と同じレベルになると、ヒュ
ーズの誤切断やヒューズ特性の劣化が生じてしまうため
である。しかしながら、選択トランジスタＳｉは切断電
流を流すために元々多量の電流を流す大きさとされてい
るため、読取動作における電流を適切には制御し難く、
従って信頼性は確かなものではない。
【０００７】そこで図２に示すように、読取動作の適切
な電流制御のために読取用のスイッチ手段を別途設けた
回路が提案されている。即ち、電流を適切に制限し得る
小サイズのトランジスタを、切断用のトランジスタの他
に備えるようにしたものである。
【０００８】このヒューズ回路は、２つの負荷用ＰＭＯ
Ｓトランジスタ１，３を昇圧電圧Ｖｐｐと電源電圧Ｖｃ
ｃとに対しそれぞれ設けて切断制御信号φＰと読取制御
信号φＲとで制御し、そして各ヒューズ素子５に、切断
トランジスタＳｉと並列に接続した読取トランジスタＲ
ｉを備えて読取制御電圧Ｇｉｒで制御している。読取ト
ランジスタＲｉは切断トランジスタＳｉより小さくさ
れ、切断動作では切断電圧Ｇｉｐの提供で切断トランジ
スタＳｉを使用する一方、読取動作では読取電圧Ｇｉｒ
の提供で読取トランジスタＲ１を使用する。この構成に
よれば、切断動作とは別途の負荷素子３とサイズを小さ
くした読取トランジスタＲｉにより読取電流が効果的に
制限されるので、信頼性が高い。
【０００９】しかしながら、サイズの大きい切断トラン
ジスタＳｉと読取トランジスタＲｉとを併用するために
レイアウト面積の増加は避けられず、また、切断時のピ
ーク電流抑制の点で改善の余地がある。
【００１０】
【発明が解決しようとする課題】上記のような従来技術
に鑑みて本発明では、切断用スイッチ手段を小さくした
半導体装置用のヒューズ素子を提供する。また、切断動
作におけるピーク電流を抑制可能な半導体装置用の電気
式ヒューズを提供する。そして、このようなヒューズ素
子を利用した信頼性の高いヒューズ回路を提供する。
【００１１】
【課題を解決するための手段】この目的のために本発明
は、半導体基板に形成されるヒューズ素子として、第１
導電形のウェル内にチャネル領域を挟んで形成した第２
導電形の第１不純物領域及び第２不純物領域からなる電
界効果トランジスタと、前記ウェル及び前記第１、第２
不純物領域からなるバイポーラトランジスタと、前記第
１不純物領域に電気的に接続するヒューズ層と、を少な
くとも備えることを特徴としたヒューズ素子を提供す
る。或いは、半導体基板に形成されるヒューズ素子とし
て、第１導電形のウェル内にチャネル領域を挟んで形成
した第２導電形の第１不純物領域及び第２不純物領域
と、前記第１不純物領域内に形成した第１導電形の第３
不純物領域と、前記チャネル領域上の電極層と、前記第
３不純物領域に電気的に接続されたヒューズ層と、を備
えることを特徴としたヒューズ素子を提供する。
【００１２】そして本発明によれば、半導体装置用のヒ
ューズ回路において、所定電圧の提供を受けるヒューズ
と、このヒューズにエミッタ端子を接続した第１バイポ
ーラトランジスタと、この第１バイポーラトランジスタ
のコレクタ端子にベース端子を接続し、前記第１バイポ
ーラトランジスタのベース端子にコレクタ端子を接続し
た第２バイポーラトランジスタと、前記第１バイポーラ
トランジスタのベース端子にドレイン端子を接続し、前
記第２バイポーラトランジスタのエミッタ端子にソース
端子を接続し接地した切断トランジスタと、を備えたヒ
ューズ素子を１以上有してなることを特徴としたヒュー
ズ回路を提供する。この場合、ヒューズ素子に、第１バ
イポーラトランジスタのベース端子から接地へ接続した
読取トランジスタを更に備えるのが好ましい。
【００１３】また更に本発明によれば、切断部位のヒュ
ーズパターンと、該ヒューズパターンの幅より広くさ
れ、配線接続用のコンタクト領域を有するコンタクトパ
ターンと、からなる半導体装置用の電気式ヒューズにお
いて、前記ヒューズパターンと前記コンタクトパターン
とが接する部分の切断角を８５°〜９５°にしたことを
特徴とする電気式ヒューズが提供される。
【００１４】このような本発明によるヒューズ素子の作
用効果等については、次に述べる実施形態に交えて説明
する。
【００１５】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。尚、図中の共通部分
には同じ符号を付して説明する。
【００１６】図３に示す本実施形態のヒューズ回路で
は、負荷素子のＰＭＯＳトランジスタ１が電源電圧Ｖｃ
ｃ又は昇圧電圧Ｖｐｐから出力端Ｖｏｕｔへつながれ、
切断制御信号φＰ又は読取制御信号φＲにより制御され
ている。そして、出力端Ｖｏｕｔ（負荷用ＰＭＯＳトラ
ンジスタ１のドレイン端子）と接地電圧Ｖｓｓへ接地さ
れるソースライン７との間に、並列接続したｎ個のヒュ
ーズ素子６が設けられる。昇圧電圧Ｖｐｐは、メモリの
電源電圧Ｖｃｃをチャージポンプ等を使用して所定レベ
ルへ昇圧して得るものである。
【００１７】ヒューズ素子６はそれぞれ、１個のヒュー
ズＦｉ（ｉ＝１〜ｎ）、１個のＰＮＰ形バイポーラトラ
ンジスタＱｉ１、ＮＰＮ形バイポーラトランジスタＱｉ
２、切断トランジスタＳｉ、及び読取トランジスタＲｉ
からなる同構成である。ヒューズＦｉが出力端Ｖｏｕｔ
に接続され、そしてヒューズＦｉにＰＮＰ形バイポーラ
トランジスタＱｉ１のエミッタ端子が接続されている。
このＰＮＰ形バイポーラトランジスタＱｉ１のコレクタ
端子はＮＰＮ形バイポーラトランジスタＱｉ２のベース
端子に接続され、またＮＰＮ形バイポーラトランジスタ
Ｑｉ２のコレクタ端子はＰＮＰ形バイポーラトランジス
タＱｉ１のベース端子に接続される。ゲート端子に切断
電圧Ｇｉｐを受けて制御される切断トランジスタＳｉ
は、ドレイン端子がＰＮＰ形バイポーラトランジスタＱ
ｉ１のベース端子に接続されると共にソース端子がＮＰ
Ｎ形バイポーラトランジスタＱｉ２のエミッタ端子と接
続されて接地電圧Ｖｓｓへつながれている。ゲート端子
に読取電圧Ｇｉｒを受けて制御される読取トランジスタ
Ｒｉは、ドレイン端子がＰＮＰ形バイポーラトランジス
タＱｉ１のベース端子に接続されると共にソース端子が
ソースライン７に接続されている。尚、読取トランジス
タＲｉは、ヒューズＦｉにドレイン端子を接続するよう
に形成してもよい。
【００１８】ＰＮＰ形バイポーラトランジスタＱｉ１及
びＮＰＮ形バイポーラトランジスタＱｉ２は、ＭＯＳ形
の切断トランジスタＳｉの形成領域内に存在する。切断
トランジスタＳｉは、従来に比べ小さいものでよい。
【００１９】図４に示す要部断面図は、図３に示したヒ
ューズ素子６を半導体基板に集積したときの断面構造の
一例である。即ち同図には、読取トランジスタＲｉを除
いた構成、ヒューズＦｉ、ＰＮＰバイポーラトランジス
タＱｉ１、ＮＰＮバイポーラトランジスタＱｉ２、及び
切断トランジスタＳｉの断面図を示している。
【００２０】Ｐ形ウェル１２がＰ形半導体基板１０のＮ
形ウェル１１内に形成され、このＰ形ウェル１２内に、
Ｎ- 形拡散領域１３及びＮ+ 形拡散領域１４がチャネル
領域だけ離して形成されている。そしてＰ+ 形拡散領域
１５がＮ- 形拡散領域１３内に形成され、Ｎ- ／Ｐ+ の
ＰＮ接合をなしている。Ｎ- 形拡散領域１３とＮ+ 形拡
散領域１４との間の基板領域が切断トランジスタＳｉの
チャネル領域として作用し、このチャネル領域上にポリ
シリコンの電極層１６が形成されて切断トランジスタＳ
ｉのゲート端子となっている。このポリシリコンゲート
層１６は絶縁層１７（ゲート絶縁膜）により基板から絶
縁されている。従って、Ｎ- 形拡散領域１３及びＮ+ 形
拡散領域１４が切断トランジスタＳｉのドレイン端子及
びソース端子となり、この切断用スイッチ手段はｎチャ
ネルＭＯＳトランジスタである。Ｎ+ 形拡散領域１４は
第３金属層２１を通じて接地電圧Ｖｓｓへつながれる。
【００２１】また一方、Ｎ- 形拡散領域１３をベース端
子、Ｐ+ 形拡散領域１５をエミッタ端子、Ｐ形ウェル１
２をコレクタ端子としてＰＮＰ形バイポーラトランジス
タＱｉ１が形成されており、また、Ｎ- 形拡散領域１３
をコレクタ端子、Ｐ形ウェル１２をベース端子、Ｎ+ 拡
散領域１４をエミッタ端子としてＮＰＮ形バイポーラト
ランジスタＱｉ２が形成されている。
【００２２】ヒューズＦｉとなるポリシリコンのヒュー
ズ層１８は、半導体基板１０上に形成した絶縁層１７で
囲ってあり、コンタクトホールにより接続する第１金属
層１９を通じて一端が出力端Ｖｏｕｔにつながれ、コン
タクトホールにより接続する第２金属層２０を通じて他
端がＰ+ 形拡散領域１５につながれる。
【００２３】Ｎ- 形拡散領域１３は、８０〔ｋｅＶ〕の
加速電圧で、５×１０13〔ｉｏｎｓ／ｃｍ2 〕の不純物
濃度を有するように燐等の不純物を注入・拡散させて形
成し、また、Ｐ+ 形拡散領域１５は、４０〔ｋｅＶ〕の
加速電圧で、２×１０15〔ｉｏｎｓ／ｃｍ2 〕の不純物
濃度を有するようにホウ素(boron) 等の不純物を拡散さ
せて形成する。
【００２４】図３、図４に示す実施形態で、ヒューズＦ
ｉを切断する場合のプログラム動作を説明する。所定の
切断電圧Ｇｉｐが切断トランジスタＳｉのゲート端子１
６に印加されることで切断トランジスタＳｉが導通し、
これにより、負荷用ＰＭＯＳトランジスタ１を介し供給
される電流が、ヒューズＦｉ、ＰＮＰ形バイポーラトラ
ンジスタＱｉ１、及び切断トランジスタＳｉを通じて接
地電圧Ｖｓｓへ流れる。このとき発生する電流は、切断
トランジスタＳｉの電流駆動能力に従って決定されるＰ
ＮＰ形バイポーラトランジスタＱｉ１のベース電流とし
て作用する。
【００２５】ＰＮＰ形バイポーラトランジスタＱｉ１の
ベース電流をＩｂ１、コレクタ電流をＩｃ１とすると、
電流増幅率ｈｆｅはＩｃ１／Ｉｂ１なのでＩｃ１＝ｈｆ
ｅ×Ｉｂ１である。電流増幅率ｈｆｅを１０に設計した
場合、コレクタ端子（＝Ｐ形ウェル１２）を通じて接地
電圧Ｖｓｓへ流れる電流は、ＮＭＯＳである切断トラン
ジスタＳｉのドレイン端子（＝Ｎ- 形拡散領域１３）を
通じてＰ形ウェル（ポケットＰウェル）１２へ流れる電
流の１０倍となる。従って、切断トランジスタＳｉのサ
イズを小さくしてもヒューズ切断に十分な切断電流を流
すことができる。
【００２６】次に、Ｐ形ウェル１２を流れるＰＮＰ形バ
イポーラトランジスタＱｉ１のコレクタ電流Ｉｃ１は、
ＮＰＮ形バイポーラトランジスタＱｉ２のベース電流Ｉ
ｂ２になる。コレクタ電流Ｉｃ１がＰ形ウェル１２を通
じて流れるときは、バルク領域としてのＰ形ウェル１２
内での抵抗ＲｂによりＩｃ／Ｒｂだけの電圧降下が起こ
るが、このバルク電圧が、Ｐ形ウェル１２及びＮ+ 形拡
散領域１４により形成されるＰ- ／Ｎ+ 接合領域のビル
トイン(built-in)電圧、例えば０．６Ｖ以上になると、
Ｐ- ／Ｎ+ 接合領域に順方向バイアスがかかる。する
と、ＮＰＮ形バイポーラトランジスタＱｉ２のエミッタ
端子つまり切断トランジスタＳｉのソース端子を通じて
接地電圧Ｖｓｓへ電流が流れる。この過程でＮＰＮ形バ
イポーラトランジスタＱｉ２の増幅作用も働き、更に多
くの電流を接地電圧Ｖｓｓへ流すことになる。即ち、順
方向バイアスされたＰ- ／Ｎ+ 接合領域によりＮ+ 形拡
散領域１４から多量の電子がＰ形ウェル１２へ注入さ
れ、この注入された多量の電子は、切断トランジスタＳ
ｉのドレイン端子における衝突電離により更に多い電流
をＰ形ウェル１２へ流入させるフィードバック作用を発
揮する。このような電流増幅のフィードバック作用が、
ヒューズＦ１の切断まで継続することになる。
【００２７】この電流増幅フィードバック作用を安定さ
せるためには、ＰＮＰ形バイポーラトランジスタＱｉ１
の電流増幅率ではなくＮＰＮ形バイポーラトランジスタ
Ｑｉ２が低電圧で動作するように設計することが重要で
ある。即ち、ヒューズ切断動作においてＰ形ウェル１２
へ流入する電流量（少なくとも切断トランジスタＳｉの
ドレイン電流のｈｆｅ倍になる電流量）に無関係に接地
電圧Ｖｓｓへ十分な電流を流せることで切断トランジス
タＳｉのサイズを小さくでき、また、ＰＮＰ形バイポー
ラトランジスタＱｉ１の電流増幅率ｈｆｅは、Ｐ+ 形拡
散領域１５及びＮ- 形拡散領域１３の蝕刻損傷や熱処理
状態等により決定されるベース幅に従って変動し得るか
らである。ＮＰＮ形バイポーラトランジスタＱｉ２の導
通電圧を低めるためには、図４に示すように、ＮＰＮ形
バイポーラトランジスタＱｉ２のベース領域として働く
Ｐ形ウェル１２の部分をＰ形半導体基板１０及びＮ形ウ
ェル１１から離隔させてＰ形ウェル１２の抵抗Ｒｂを大
きくすればよい。
【００２８】以上の結果、切断トランジスタＳｉのドレ
イン端子を通過する電流量の１０倍の電流がＰ形ウェル
１２へ流れ、この電流は、ＮＰＮ形バイポーラトランジ
スタＱｉ２による電流増幅フィードバック作用により更
に十分な量とされて接地電圧Ｖｓｓへ流れるようになる
ので、切断トランジスタＳｉのサイズはバイポーラトラ
ンジスタの電流増幅率ｈｆｅ以下にまで小さくすること
ができる。また、各バイポーラトランジスタは縦形素子
なので、レイアウト面積に影響することはないので、非
常に集積性に優れている。
【００２９】尚、切断電圧Ｇｉｐを十分に高くとれる場
合は、ＰＮＰ形バイポーラトランジスタＱｉ１を形成す
る必要はなく、Ｎ- 形拡散領域１３とＰ形ウェル１２と
の間の漏れ電流によりＮＰＮ形バイポーラトランジスタ
Ｑｉ２が導通する構成でも可能である。この特性は、Ｍ
ＯＳトランジスタのスナップバック現象を利用したもの
である。
【００３０】図３の回路における読取動作は、図２の場
合と同じである。
【００３１】一方、ヒューズＦｉの放熱面積に比べて切
断トランジスタＳｉのドレイン接合面積を大きくしてお
くと、ヒューズＦｉの切断前にドレイン接合が壊れる現
象を防止できる。またヒューズＦｉにおける温度が上昇
すると、その熱はポリシリコンヒューズ層１８を取り囲
んでいる絶縁層１７へ発散する。従って、この発散面積
を小さくすることにより、切断トランジスタＳｉの信頼
性を高められ、更に、ヒューズ切断に際してのピーク電
流を減少させられる。
【００３２】図５Ａに従来のヒューズＦｉの平面形状、
図５Ｂに本実施形態におけるヒューズＦｉの平面形状を
示し、比較説明する。
【００３３】図５Ｂに示すように、ヒューズＦｉの切断
位置ａにおける急激な抵抗変化により温度が急激に上昇
するようにするためには、この切断位置ａにおけるポリ
シリコンパターンを矩形に形成し、金属層１９，２０の
それぞれに接続されるコンタクト領域２５，２７を形成
する２つのコンタクトパターン２６，２８とヒューズパ
ターンｂとが接する切断位置ａにおける切断角θｃを８
５°〜９５°に設定する。これに対し、図５Ａの従来の
場合は、ヒューズＦｉの切断位置ａにおけるポリシリコ
ンパターンが傾斜しており切断角θｃが大きいので、発
散面積が図５Ｂの場合よりも広くなり、温度上昇が緩慢
になる。
【００３４】上記実施形態では、読出、切断の両トラン
ジスタとしてＮＭＯＳトランジスタを使用しているが、
ＰＭＯＳトランジスタを使用してもよいのは勿論である
（この場合の基板、ウェル、拡散領域等の導電形は反対
になる）。
【図面の簡単な説明】
【図１】従来におけるヒューズ素子の一例を示す回路
図。
【図２】従来におけるヒューズ素子の他の例を示す回路
図。
【図３】本発明によるヒューズ素子の構成を示す回路
図。
【図４】図３のヒューズ素子の要部断面構造を示す断面
図。
【図５】従来のヒューズと本発明のヒューズとの平面形
状を比較して示す平面図。
【符号の説明】
６ ヒューズ素子 １０ Ｐ形半導体基板 １１ Ｎ形ウェル １２ Ｐ形ウェル（ＰＮＰ形バイポーラトランジスタの
コレクタ端子、ＮＰＮ形バイポーラトランジスタのベー
ス端子） １３ Ｎ- 形拡散領域（ＰＮＰ形バイポーラトランジス
タのベース端子、ＮＰＮ形バイポーラトランジスタのコ
レクタ端子） １４ Ｎ+ 形拡散領域（ＮＰＮ形バイポーラトランジス
タのエミッタ端子） １５ Ｐ+ 形拡散領域（ＰＮＰ形バイポーラトランジス
タのエミッタ端子） １６ ポリシリコンゲート層（切断トランジスタのゲー
ト端子） １７ 絶縁層 １８ ポリシリコンヒューズ層（ヒューズ） １９，２０，２１ 金属層 ２５，２７ コンタクト領域 ２６，２８ コンタクトパターン Ｆｉ（Ｆ１〜Ｆｎ） ヒューズ Ｓｉ（Ｓ１〜Ｓｎ） 切断トランジスタ Ｒｉ（Ｒ１〜Ｒｎ） 読取トランジスタ Ｑｉ１（Ｑ１１〜Ｑｎ１） ＰＮＰ形バイポーラトラン
ジスタ Ｑｉ２（Ｑ１２〜Ｑｎ２） ＮＰＮ形バイポーラトラン
ジスタ Ｇｉｐ（Ｇ１ｐ〜Ｇｎｐ） 切断電圧 Ｇｉｒ（Ｇ１ｒ〜Ｇｎｒ） 読取電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 27/10 ４９１

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に形成されるヒューズ素子で
    あって、第１導電形のウェル内にチャネル領域を挟んで
    形成した第２導電形の第１不純物領域及び第２不純物領
    域からなる電界効果トランジスタと、前記ウェル及び前
    記第１、第２不純物領域からなるバイポーラトランジス
    タと、前記第１不純物領域に電気的に接続するヒューズ
    層と、を少なくとも備えることを特徴とするヒューズ素
    子。
  2. 【請求項２】 半導体基板に形成されるヒューズ素子で
    あって、第１導電形のウェル内にチャネル領域を挟んで
    形成した第２導電形の第１不純物領域及び第２不純物領
    域と、前記第１不純物領域内に形成した第１導電形の第
    ３不純物領域と、前記チャネル領域上の電極層と、前記
    第３不純物領域に電気的に接続されたヒューズ層と、を
    備えることを特徴とするヒューズ素子。
  3. 【請求項３】 半導体装置用のヒューズ回路において、
    所定電圧の提供を受けるヒューズと、このヒューズにエ
    ミッタ端子を接続した第１バイポーラトランジスタと、
    この第１バイポーラトランジスタのコレクタ端子にベー
    ス端子を接続し、前記第１バイポーラトランジスタのベ
    ース端子にコレクタ端子を接続した第２バイポーラトラ
    ンジスタと、前記第１バイポーラトランジスタのベース
    端子にドレイン端子を接続し、前記第２バイポーラトラ
    ンジスタのエミッタ端子にソース端子を接続し接地した
    切断トランジスタと、を備えたヒューズ素子を１以上有
    してなることを特徴とするヒューズ回路。
  4. 【請求項４】 ヒューズ素子に、第１バイポーラトラン
    ジスタのベース端子から接地へ接続した読取トランジス
    タを更に備える請求項３記載のヒューズ回路。
  5. 【請求項５】 切断部位のヒューズパターンと、該ヒュ
    ーズパターンの幅より広くされ、配線接続用のコンタク
    ト領域を有するコンタクトパターンと、からなる半導体
    装置用の電気式ヒューズにおいて、前記ヒューズパター
    ンと前記コンタクトパターンとが接する部分の切断角を
    ８５°〜９５°にしたことを特徴とする電気式ヒュー
    ズ。
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