JPH09180445A - プログラム可能時間遅延装置 - Google Patents

プログラム可能時間遅延装置

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JPH09180445A
JPH09180445A JP8320402A JP32040296A JPH09180445A JP H09180445 A JPH09180445 A JP H09180445A JP 8320402 A JP8320402 A JP 8320402A JP 32040296 A JP32040296 A JP 32040296A JP H09180445 A JPH09180445 A JP H09180445A
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time delay
signal
time
gate
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アール．クライン ダニー
Kuong Hua Hii
ファ ヒィ クオング
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Abstract

(57)【要約】 【課題】 半導体チップが製造された後において、制御
信号により遅延時間を調整することができるプログラム
可能時間遅延装置とその方法を提供する。 【解決手段】 本発明によるプログラム可能時間遅延装
置は複数個の同等の部品１０を有し、これらの部品によ
り全時間遅延が決定される。これらの部品はそれらに接
続されたゲート装置３１、３２、３３、３４を有する。
これらのゲート装置はそのおのおのに加えられる制御信
号に応答して、これらの部品がプログラム可能時間遅延
装置に電気的に接続されるか、またはこれらの部品がプ
ログラム可能時間遅延装置から電気的に取り除かれる
か、のいずれかを決定する。電気的に接続された部品の
時間遅延の合計が、このプログラム可能時間遅延装置の
全時間遅延である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、全体的にいえば、
集積回路技術において製造される半導体メモリ装置に関
する。さらに詳細にいえば、本発明は、メモリ装置の複
数個のステージの動作を同期させる、メモリ装置のおの
おのの中の遅延クロック・パルスの発生に関する。
【０００２】
【発明が解決しようとする課題】集積回路技術の中で製
造される半導体メモリ装置において、メモリ装置の動作
は、典型的には、付随する中央処理装置により発生され
るＲＡＳ（行アドレス信号、ｒｏｗ ａｄｄｒｅｓｓ
ｓｉｇｎａｌ）のような信号で開始する。メモリ・ステ
ージの動作を同期させるために、この開始信号を用い
て、メモリ装置の個々のステージの動作を制御するため
の遅延した作動信号が発生される。
【０００３】図１ａは先行技術における単一の遅延回路
１０の図であって、この遅延回路１０は、予め定められ
た遅延時間を有する遅延信号を発生する。入力信号が、
Ｎチヤンネル電界効果トランジスタ１１のゲート端子と
Ｐチヤンネル電界効果トランジスタ１２のゲート端子と
に加えられる。トランジスタ１２のソース端子は電源電
圧端子ＶDDに接続され、一方トランジスタ１１のソース
端子はアース電位に接続される。トランジスタ１２のド
レイン端子は、トランジスタ１１のドレイン端子と、コ
ンデンサ１３の第１端子と、反転増幅器１４の入力端子
とに接続される。コンデンサ１３の第２端子はアース電
位に接続され、一方反転増幅器１４の出力端子はこの遅
延回路の出力信号である。
【０００４】図１ｂは、遅延回路１０の理想化された入
力信号と理想化された出力信号とを比較した図である。
入力信号は、時刻ｔo において負に進む段階を有する。
入力信号のこの負に進む段階に対して、出力信号には時
間Ｄだけ遅延して負に進む段階が起こる。時間遅延Ｄ
は、コンデンサの静電容量Ｃと半導体部品のパラメータ
との関数として定まる。与えられた時間遅延を有する作
動信号を得るために、遅延回路を製造する際の処理段階
においては、従来は、要求された時間遅延が得られるよ
うに適切なパラメータの調整が行われた。この調整の中
には、部品を製造する際に用いられるマスクの変更も含
まれている。処理段階においてこのような変更を行うこ
とは、時間がかかるし、またコストもかかる。
【０００５】正しいパラメータを有する遅延回路が得ら
れるように半導体チップ部品の製造工程中にこのような
調整を行わなくてもよい構成体が、図２に示されてい
る。図２の構成体は、直列に接続された複数個の遅延回
路１０′〜１０″′を有する。これらの遅延回路のそれ
ぞれは、スイッチ２１′〜２１″′およびスイッチ２
２′〜２２″′を備えている。スイッチ２１′〜２
１″′およびスイッチ２２′〜２２″′は、開いた位置
または閉じた位置にあることができる。スイッチ２１′
〜２１″′およびスイッチ２２′〜２２″′の状態は、
遅延回路１０′〜１０″′のいずれが直列接続の中で電
気的に接続されるかを決定する。個々の遅延回路１０′
〜１０″′のパラメータを適切に選定することにより、
および特定の遅延回路１０′〜１０″′のいずれを信号
入力端子と信号出力端子との間に直列に接続するかを選
定することにより、製造工程の期間中に導電路を除去
し、それにより信号出力の遅延を制御することができ
る。遅延時間Ｄが満足できる大きさでない時、製造工程
を少しだけ変更することにより、すなわち、スイッチ２
１′〜２１″′およびスイッチ２２′〜２２″′の状態
を設定することにより、遅延時間Ｄの制御された変更を
得ることができる。製造工程においてスイッチを設定す
ることにより、またはレーザ技術を用いるといったよう
な製造工程が終わった後においてスイッチを設定するこ
とにより、個々の遅延回路のパラメータの調整に関して
改善が得られるけれども、さらに遅延時間Ｄを制御する
性能を改善することが要望されている。
【０００６】したがって、処理工程段階を変更すること
なく制御できる時間遅延装置を得ることができるよう
な、装置とそれに付随する方法を得ることが要望されて
いる。さらに、入力信号に対する出力信号の時間遅延Ｄ
を、装置の製造の後、内部で発生する信号により制御可
能に調整することができれば、それは非常に好ましいで
あろう。また、遅延回路の出力信号の時間遅延Ｄを外部
から加えられた信号により制御することができれば、そ
れは非常に好ましいであろう。
【０００７】
【課題を解決するための手段】本発明により、プログラ
ム可能な時間遅延が得られる。そして、半導体メモリ技
術で作成することができ、かつその時間遅延を制御信号
により決定することができる装置により、前記特徴およ
びその他の特徴を達成することができる。本発明の第１
実施例では、複数個の時間遅延部品が備えられ、そして
これらの時間遅延部品のおのおのにはゲート装置が接続
される。これらの時間遅延部品のおのおのは、予め定め
られた時間遅延を有している。これらのゲート装置は、
加えられた制御信号の状態に応答して、直列に構成され
た部品を電気的に接続するか、またはその時間遅延部品
を遅延部品の直列構成から取り除いて接続するか、のい
ずれかを実行する。その結果得られる全時間遅延は、制
御信号により直列構成に接続された時間遅延部品の時間
遅延の合計である。本発明の第２実施例では、時間遅延
部品の中に複数個の並列接続された抵抗器を有し、そし
てこれらの抵抗器にゲート装置が接続される。制御信号
が、これらのゲート装置に加えられる。この制御信号
は、どの抵抗器がコンデンサに接続されるかを決定す
る。入力信号と出力信号との間に配置された部品の時間
遅延は、電気的に接続された抵抗器を通る電流によるコ
ンデンサの充電速度により決定される。本発明の第３実
施例では、時間遅延部品は複数個の並列接続されたコン
デンサを有する。これらのコンデンサのおのおのは、そ
れらに接続されたゲート素子を有する。関連する制御信
号に対する応答は、これらのコンデンサのおのおのが他
のコンデンサと電気的に直列に接続されるか、または回
路から電気的に取り除かれるか、のいずれかである。部
品の時間遅延は、静電容量の大きさにより、すなわち、
コンデンサ充電素子により充電されるコンデンサの数に
よって、およびコンデンサ充電素子のパラメータによ
り、決定される。いずれの実施例もリング構成にするこ
とにより、および選定された数の時間遅延の後、時間遅
延装置によって遅延した信号を発生するカウンタ装置を
用いることにより、さらに長い時間遅延を得ることがで
きる。
【０００８】
【発明の実施の形態】本発明のこれらの特徴およびその
他の特徴は、図面を参照しての下記説明によりさらによ
く理解することができるであろう。
【０００９】１．図面の詳細な説明 図１ａ、図１ｂ、および図２は、先行技術に関連して説
明された。
【００１０】図３は、本発明によるプログラム可能遅延
装置の図である。この遅延装置は、直列に接続された複
数個の遅延部品３０n 〜３０o を有する。遅延部品３０
x のおのおのは、遅延回路１０x を有する。ゲート素子
３２x の信号端子は、遅延部品３０x の入力端子と遅延
部品３０x の出力端子との間に接続される。遅延回路１
０x の出力端子は遅延部品３０x の出力端子に接続さ
れ、一方遅延部品３０xの入力端子は、ゲート素子３３
x の信号端子を通して、遅延回路１０x の入力端子に接
続される。ゲート１０x の入力端子は、Ｎチヤンネル・
トランジスタ３４ x を通して、アース電位に接続され
る。制御信号ｂx は、反転増幅器３１x の入力端子と、
ゲート素子３２x のＮチヤンネル制御端子と、ゲート素
子３３x のＰチヤンネル制御端子と、トランジスタ３４
x のゲート端子とに接続される。反転増幅器３１x の出
力端子は、ゲート素子３２x のＰチヤンネル制御端子
と、ゲート素子３３x のＮチヤンネル制御端子とに接続
される。
【００１１】図４は、本発明によるプログラム可能遅延
装置の第２実施例の図である。Ｎチヤンネル・トランジ
スタ４１のゲート端子に、入力信号が加えられる。トラ
ンジスタ４１のドレイン端子は反転増幅器４４の入力端
子に接続され、一方トランジスタ４１のソース端子はア
ース電位に接続される。反転増幅器４４の入力端子はま
た、コンデンサ４３を通して、アース電位に接続され
る。さらに、反転増幅器４４の入力端子は、一連の抵抗
器４７n 〜４７o に接続される。抵抗器４７n 〜４７o
のおのおのは、それぞれ、Ｐチヤンネル電界効果トラン
ジスタ４２n 〜４２o のドレインに接続される。トラン
ジスタ４２n 〜４２o のソース端子は電源電圧ＶDDに接
続され、一方トランジスタ４２n 〜４２o のおのおのの
ゲート端子は、それぞれ、ゲート素子４６n 〜４６o の
第１信号端子に接続される。ゲート素子４６n 〜４６o
の第２信号端子は、入力信号を受け取る。ゲート素子４
６n〜４６o の制御端子は、それぞれ、反転増幅器４８
n 〜４８o の入力端子および出力端子に接続される。反
転増幅器４８n 〜４８o の入力端子は、それぞれ、それ
らに供給される制御信号ｂn 〜ｂo を有する。反転増幅
器４４の出力端子は、出力信号を送り出す。
【００１２】図５は、プログラム可能遅延装置のまた別
の実施例の図である。この実施例では、入力信号が、Ｐ
チヤンネル電界効果トランジスタ５２のゲート端子と、
Ｎチヤンネル電界効果トランジスタ５１のゲート端子と
に供給される。トランジスタ５２のドレイン端子は、反
転増幅器５４の入力端子と、トランジスタ５１のドレイ
ンとに接続される。トランジスタ５１のソース端子は、
アース電位に接続される。反転増幅器５４の入力端子は
また、複数個のゲート素子５５n 〜５５o の第１信号端
子に接続される。ゲート素子５５n 〜５５o の第２信号
端子は、それぞれ、コンデンサ５３n 〜５３o を通し
て、アース電位に接続される。ゲート素子５５n 〜５５
o の制御端子は、それぞれ、反転増幅器５９n 〜５９o
の入力端子および出力端子に接続される。反転増幅器５
９n 〜５９o のおのおのの入力端子は、それぞれ、制御
信号ｂn 〜ｂo に接続される。
【００１３】図６に示されているように、プログラム可
能遅延装置６１は、反転増幅器６２の出力端子に接続さ
れた入力端子を有する。プログラム可能遅延装置６１の
出力端子は、反転増幅器６２の入力端子と、カウンタ装
置６３の入力端子と、ラッチ装置６４のリセット端子と
に接続される。カウンタ装置６３の出力端子は出力信号
を供給する。入力信号は、動作を開始させるラッチ装置
６４に送られる。しかし、ラッチ装置６４は、出力信号
がラッチ装置６４をリセットするまで、付加的な入力信
号が動作に影響を与えることを防止する。
【００１４】２． 好ましい実施例の動作 図３を再び参照するならば、遅延装置のそれぞれのステ
ージは、遅延回路１０ n 〜１０o を有する。ゲート素子
３２n 〜３２o およびゲート素子３３n 〜３３ o の組
は、それぞれの遅延回路に付随する入力信号ｂn 〜ｂo
の状態に応じて、直列方式で遅延回路１０n 〜１０o を
挿入するか、または遅延回路１０n 〜１０ o を直列方式
から電気的に取り除くか、のいずれかを行うことができ
る。したがって、この遅延回路の遅延時間Ｄは、直列方
式で接続されたそれぞれの遅延回路の遅延時間Ｄn 〜Ｄ
o の合計である。
【００１５】図４に示されたプログラム可能遅延装置の
実施例では、装置の遅延時間Ｄは、コンデンサ４３がそ
れらを通して充電が行われる抵抗器４７n 〜４７o によ
り制御される。制御信号は、どのゲート素子が作動され
るかを決定する。作動されたゲート素子は、次に、どの
トランジスタが作動されるかを設定する。作動されたト
ランジスタは、コンデンサ４３の充電回路の中に抵抗器
を配置する。充電回路の中の抵抗器は充電動作の時定数
を決定し、したがって出力信号の遅延時間Ｄを決定す
る。
【００１６】図５に示されたプログラム可能遅延装置で
は、制御信号ｂn 〜ｂo は、ゲート素子５５n 〜５５o
の中の選定されたゲート素子を作動させる。この作動さ
れたゲート素子は、作動されたゲート素子のそれぞれに
付随する選定されたコンデンサ５３n 〜５３o を、反転
増幅器５４の入力端子に接続する。接続されたコンデン
サは充電時間を決定し、したがって入力信号に対する出
力信号の遅延時間を決定する。
【００１７】図６には、現在利用することが可能な半導
体チップ処理技術により無理なく得られる遅延時間より
も、長い遅延時間を得るための技術が示されている。重
要な点は、入力信号がプログラム可能遅延装置の動作を
開始することである。けれども、プログラム可能遅延装
置の出力信号は、カウンタ装置によりカウントされた
後、プログラム可能遅延装置の入力に加えられる。プロ
グラム可能遅延装置を通過した後、カウント装置の中に
別のカウントが入る。カウンタ装置により選定された数
のカウントが検出された後、出力信号がこのカウント装
置により発生し、そして装置は次の入力信号のための準
備を開始する。このように、要求された範囲の遅延時間
を得るために必要な素子の数を減らしながら、遅延時間
Ｄを大きくすることができる。
【００１８】本発明のプログラム可能遅延装置は、制御
信号に応答して予め設定された遅延時間をおのおのが提
供する、複数個の素子を選択的に接続することにより得
られる。制御信号は内部で発生することもまたは外部で
発生することもでき、そしてラッチ回路またはレジスタ
の中に記憶することができる。したがって、すべての半
導体チップの中にこのプログラム可能遅延装置を組み込
むことができ、そして半導体チップの製造後に、選定さ
れた精密な値の遅延時間を得ることができる。このプロ
グラム可能遅延時間を用いることにより、製造工程で発
生する回路の変動を補償することができる。図６に関連
して説明した回路の中のカウンタ装置に制御信号を加え
ることにより、この他の適応柔軟性を得ることができ
る。
【００１９】プログラム可能遅延装置に接続することが
できるそれぞれの部品は、同じ遅延を提供することが必
要でないことは明らかであろう。むしろ個々の部品の遅
延時間は、予め定められた範囲の遅延時間にわたって要
求された遅延時間精度を提供するように選定することが
できる。正の信号端部に対する遅延は、個々の部品を適
切に変更することで得ることが可能であることはまた明
らかであろう。
【００２０】本発明が好ましい特定の実施例について説
明されたが、本発明の範囲内で、これらの実施例に種々
の変更を行うこと、および好ましい実施例の素子を置き
換えた等価な種々の実施例が可能であることは、当業者
には容易に理解されるであろう。さらに、本発明の範囲
内において、本発明に開示されている内容に関し、特定
の状況に適応したおよび特定の部材を用いた、多くの変
更実施例が可能である。
【００２１】前記説明から明らかであるように、本発明
の特徴は、例示された実施例の個々の細部にわたって限
定されるものではない。したがって、他の変更実施例お
よび他の応用実施例を当業者が考案することは可能であ
る。本発明は、このような変更実施例および応用実施例
をすべて包含するものと理解されなければならない。
【００２２】以上の説明に関し更に以下の項を開示す
る。 （１） 直列方式で接続された複数個の時間遅延部品を
有し、かつ前記部品のおのおのが、時間遅延回路と、前
記時間遅延回路を入力信号に接続するための制御信号の
第１状態と前記入力信号を前記時間遅延回路にバイパス
させる前記制御信号の第２状態とに応答するゲート装置
と、を有する、半導体メモリ技術で実施することがで
き、かつその時間遅延が複数個の制御信号に応答して決
定することができる、プログラム可能時間遅延装置。 （２） 第１項記載の装置において、入力信号が前段の
部品に対する入力信号の１つである、または前記直列方
式の前の部品の中の時間遅延回路からの出力信号であ
る、前記装置。 （３） 第１項記載の装置において、前記ゲート装置が
前記時間遅延回路と直列に接続された第１ゲート装置
と、前記第１ゲート装置および前記時間遅延回路と並列
に接続された第２ゲート装置と、を有する、前記装置。 （４） 第３項記載の装置において、前記制御信号が前
記第１ゲート装置と前記第２ゲート装置とに加えられ
る、前記装置。 （５） 反転増幅器と、前記反転増幅器の入力端子とア
ース電位との間に接続されたコンデンサと、前記入力端
子と前記アース電位との間に接続され、かつそのゲート
端子が装置入力端子に接続された、放電トランジスタ
と、複数個の抵抗器と、複数個の充電トランジスタであ
って、前記充電トランジスタのおのおのが抵抗器と直列
に接続され、かつ前記充電トランジスタのおのおのと前
記抵抗器との対が前記反転増幅器の入力端子と電源電圧
との間に接続される、前記複数個の充電トランジスタ
と、複数個のゲート装置であって、前記ゲート装置のお
のおのが前記装置の入力端子と充電トランジスタのゲー
ト端子との間に接続され、かつ前記ゲート装置のおのお
のが制御信号に応答して充電トランジスタのゲート端子
に前記入力信号を加える、前記複数個のゲート装置と、
を有し、かつ制御信号により決定される時間遅延を有す
る、プログラム可能時間遅延装置。 （６） 第５項記載の装置において、前記ゲート装置が
Ｐ／Ｎゲート装置であり、かつ前記ゲート装置の制御端
子が前記制御信号とそれに加えられる前記制御信号の補
数信号とを有する、前記装置。 （７） 反転増幅器であって、前記反転増幅器の出力端
子がこの装置の出力端子である、前記反転増幅器と、ア
ース電位と電源電圧との間に接続されたトランジスタ対
であって、この装置の入力端子がこの装置の入力端子に
接続され、かつ前記トランジスタ対の共通接続点が前記
反転増幅器の入力端子に接続された、前記トランジスタ
対と、複数個のコンデンサと、複数個のゲート装置であ
って、前記ゲート装置のおのおのがコンデンサと直列に
接続され、かつ前記ゲート装置のおのおのが制御信号に
応答して前記直列接続コンデンサを前記反転増幅器入力
端子に接続する、前記ゲート装置と、を有し、制御信号
に応答して時間遅延を決定する、プログラム可能時間遅
延装置。 （８） 第７項記載の増幅器において、前記ゲート装置
がＰ／Ｎゲート装置であり、かつ前記Ｐ／Ｎゲート装置
がその制御端子に対し前記制御信号と前記制御信号の補
数信号とを有する、前記増幅器。 （９） 第１項に記載されたプログラム可能時間遅延装
置と、前記プログラム可能時間遅延装置の出力端子に接
続されたカウンタ装置と、前記プログラム可能時間遅延
装置の前記出力端子と前記プログラム可能時間遅延装置
の入力端子とに接続された反転増幅器と、を有する、プ
ログラム可能時間遅延ユニット。 （１０） 第５項に記載されたプログラム可能時間遅延
装置と、前記プログラム可能時間遅延装置の出力端子に
接続されたカウンタ装置と、前記プログラム可能時間遅
延装置の前記出力端子と前記プログラム可能時間遅延装
置の入力端子とに接続された反転増幅器と、を有する、
プログラム可能時間遅延ユニット。 （１１） 第７項に記載されたプログラム可能時間遅延
装置と、前記プログラム可能時間遅延装置の出力端子に
接続されたカウンタ装置と、前記プログラム可能時間遅
延装置の前記出力端子と前記プログラム可能時間遅延装
置の入力端子とに接続された反転増幅器と、を有する、
プログラム可能時間遅延ユニット。 （１２） ランダム・アクセス・メモリユニットにおい
て、プログラム可能時間遅延装置に予め選定された制御
信号を加える段階と、前記時間遅延装置に遅延されるべ
き信号を加える段階と、を有する、プログラム可能時間
遅延信号を得る方法。 （１３） 第１２項記載の方法において、予め選定され
た制御信号を加える前記段階が前記プログラム可能時間
遅延装置の中のゲート装置に予め選定された制御信号を
加える段階を有し、かつ前記ゲート装置が前記時間遅延
信号の時間遅延を制御する素子を前記プログラム可能時
間遅延装置に電気的に接続する、前記方法。 （１４） 第１３項記載の方法において、Ｐ／Ｎゲート
装置を備えた前記ゲート装置を作成する段階をさらに有
する、前記方法。 （１５） プログラム可能時間遅延装置は複数個の同等
の部品１０を有する。これらの部品はプログラム可能時
間遅延装置の全時間遅延を決定する。これらの部品は、
それらに接続されたゲート装置３１o 〜３１n 、３２o
〜３２n 、３３o〜３３n 、３４o 〜３４n を有する。
これらの部品のおのおのに加えられる制御信号ｂo 〜ｂ
n に応答して、これらの部品がプログラム可能時間遅延
装置に電気的に接続されるか、またはこれらの部品がプ
ログラム可能時間遅延装置から電気的に取り除かれる
か、のいずれかである。第１実施例では、制御信号ｂo
〜ｂnは時間遅延部品１０を直列方式に構成し、その全
時間遅延は直列接続された部品１０のおのおのの時間遅
延の合計である。第２実施例および第３実施例では、抵
抗器４７o 〜４７n およびコンデンサ５３o 〜５３
n は、それぞれ、コンデンサ充電回路４７o 〜４７n 、
４３、５２、５３o 〜５３n の中に接続される。接続さ
れた素子は充電速度を制御し、したがって、装置の時間
遅延を制御する。装置をリング方式に接続する（図６）
ことにより、遅延装置６１を通る信号遅延の数をカウン
トするカウンタ装置６３は、プログラムされた時間遅延
を長くすることができる。
【図面の簡単な説明】
【図１】先行技術による信号遅延回路とその特性図であ
って、ａは信号遅延回路の概要図、ｂはａ図に示された
回路における入力信号と出力信号とを比較した図。
【図２】先行技術に従って入力信号に対する出力信号の
遅延時間Ｄを制御するための技術の図。
【図３】本発明に従って半導体メモリと共に適切に用い
ることができるプログラム可能時間遅延装置の第１実施
例の図。
【図４】本発明に従って半導体メモリと共に適切に用い
ることができるプログラム可能時間遅延装置の第２実施
例の図。
【図５】本発明に従って半導体メモリと共に適切に用い
ることができるプログラム可能時間遅延装置の第３実施
例の図。
【図６】本発明のプログラム可能時間遅延装置と共に用
いるのに適した遅延時間の範囲を増加するための回路を
示す図。
【符号の説明】
１０n 〜１０o 時間遅延回路 ３０n 〜３０o 時間遅延部品 ３２n 〜３２o 、３３n 〜３３o ゲート装置

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 直列方式で接続された複数個の時間遅延
    部品を有し、かつ前記部品のおのおのが、 時間遅延回路と、 前記時間遅延回路を入力信号に接続するための制御信号
    の第１状態と前記入力信号を前記時間遅延回路にバイパ
    スさせる前記制御信号の第２状態とに応答するゲート装
    置と、を有する、半導体メモリ技術で実施することがで
    き、かつその時間遅延が複数個の制御信号に応答して決
    定することができる、プログラム可能時間遅延装置。
  2. 【請求項２】 ランダム・アクセス・メモリ装置におい
    て、 プログラム可能時間遅延装置に予め選定された制御信号
    を加える段階と、 前記時間遅延装置に遅延されるべき信号を加える段階
    と、を有する、プログラム可能時間遅延信号を得る方
    法。
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