JPH09181284A - 半導体集積回路装置およびその回路セルの多段接続構造 - Google Patents
半導体集積回路装置およびその回路セルの多段接続構造Info
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- JPH09181284A JPH09181284A JP34151495A JP34151495A JPH09181284A JP H09181284 A JPH09181284 A JP H09181284A JP 34151495 A JP34151495 A JP 34151495A JP 34151495 A JP34151495 A JP 34151495A JP H09181284 A JPH09181284 A JP H09181284A
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- 239000002184 metal Substances 0.000 claims description 33
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- 239000000758 substrate Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
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Abstract
(57)【要約】
【課題】ゲートアレイの隣接する回路セルの入出力端子
を相互接続する配線に起因する配線効率の向上と信号の
伝播遅延時間の短縮を図る。 【解決手段】回路セル１ａおよび１ｂがＸ軸方向に隣接
して配置されている。この隣接して配置された回路セル
辺の中央部には、回路セル１ａの出力端子３ａと回路セ
ル１ｂの入力端子３ｂとで１つの入出力端子を形成する
ように配置され、その中心に出力端子３ａと入力端子２
ｂとを接続するコンタクトホール４が形成されている。
したがって、従来は必要であったＸ軸方向の方向に隣接
する回路スセル間を接続するための配線スペースが不要
となり、伝播遅延時間が短縮される。他の回路セルとの
接続は出力端子３ａと同じ層で形成する配線で引き出す
こにより接続することが出来る。
を相互接続する配線に起因する配線効率の向上と信号の
伝播遅延時間の短縮を図る。 【解決手段】回路セル１ａおよび１ｂがＸ軸方向に隣接
して配置されている。この隣接して配置された回路セル
辺の中央部には、回路セル１ａの出力端子３ａと回路セ
ル１ｂの入力端子３ｂとで１つの入出力端子を形成する
ように配置され、その中心に出力端子３ａと入力端子２
ｂとを接続するコンタクトホール４が形成されている。
したがって、従来は必要であったＸ軸方向の方向に隣接
する回路スセル間を接続するための配線スペースが不要
となり、伝播遅延時間が短縮される。他の回路セルとの
接続は出力端子３ａと同じ層で形成する配線で引き出す
こにより接続することが出来る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
およびその回路セルの多段接続構造に係わり、特にスタ
ンダードセル、ゲートアレイ方式の半導体集積回路装置
において、回路セルを配置し、回路セル間を接続する際
に、回路セル内の入力端子および出力端子が隣接する回
路セル同志の境界領域上にそれぞれの端子が異なる層で
形成され、かつ回路セルの中心線に対して対象な位置に
配置された状態で、それぞれの端子をスルーホールで接
続することによって配線効率の向上と遅延時間の減少を
図った半導体集積回路装置およびその回路セルの多段接
続構造に関するものである。
およびその回路セルの多段接続構造に係わり、特にスタ
ンダードセル、ゲートアレイ方式の半導体集積回路装置
において、回路セルを配置し、回路セル間を接続する際
に、回路セル内の入力端子および出力端子が隣接する回
路セル同志の境界領域上にそれぞれの端子が異なる層で
形成され、かつ回路セルの中心線に対して対象な位置に
配置された状態で、それぞれの端子をスルーホールで接
続することによって配線効率の向上と遅延時間の減少を
図った半導体集積回路装置およびその回路セルの多段接
続構造に関するものである。
【０００２】
【従来の技術】半導体素子の微細化技術の進展に伴な
い、スタンダードセル、ゲートアレイ方式の半導体集積
回路装置に集積される回路規模も益々大きくなり、かつ
その動作周波数も高くなってきている。
い、スタンダードセル、ゲートアレイ方式の半導体集積
回路装置に集積される回路規模も益々大きくなり、かつ
その動作周波数も高くなってきている。
【０００３】一般にゲートアレイ方式はマスタスライス
方式とも呼ばれ、論理ゲートを構成するめのトランジス
タなどの回路素子が規則的に配列され、拡散公定まで終
了した半導体ウェーハをあらかじめ用意しておき、ユー
ザの要求によりその所望する回路機能を構成するための
金属配線工程を経てカスタムの半導体集積回路装置に仕
上げるものである。
方式とも呼ばれ、論理ゲートを構成するめのトランジス
タなどの回路素子が規則的に配列され、拡散公定まで終
了した半導体ウェーハをあらかじめ用意しておき、ユー
ザの要求によりその所望する回路機能を構成するための
金属配線工程を経てカスタムの半導体集積回路装置に仕
上げるものである。
【０００４】このゲートアレイ方式のレイアウト概要の
一例を示した図５（ａ）および図５（ｂ）を参照する
と、半導体チップ５０上には、その周縁に沿って列状に
入出力バッファ５１を配置する周辺領域５２と、回路セ
ル５３を全面に敷き詰めた内部領域５４が存在する敷き
詰め型と、半導体チップ５５上には、その周縁に沿って
列状に入出力バッファ５６を配置する周辺領域５７と、
回路セル５８を列状に複数列配置し、それぞれの列の間
を配線領域５９に用いる内部領域６０が存在する連続カ
ラムアレー型がある。
一例を示した図５（ａ）および図５（ｂ）を参照する
と、半導体チップ５０上には、その周縁に沿って列状に
入出力バッファ５１を配置する周辺領域５２と、回路セ
ル５３を全面に敷き詰めた内部領域５４が存在する敷き
詰め型と、半導体チップ５５上には、その周縁に沿って
列状に入出力バッファ５６を配置する周辺領域５７と、
回路セル５８を列状に複数列配置し、それぞれの列の間
を配線領域５９に用いる内部領域６０が存在する連続カ
ラムアレー型がある。
【０００５】これらの半導体路装置の内部に配置された
回路セル間を接続する配線の効率を向上させることと、
回路セル間の信号伝播の遅延を低減する方法が種々提案
されている。その一例で回路セルの入出力端子配置の平
面図を示した図６（ａ）およびこの回路セルを隣接して
配置したときの入出力端子間を接続した状態の平面図を
示した図６（ｂ）を参照すると、回路セル６１は、セル
の中央部近辺の水平方向に入力端子６２および出力端子
６３が並べて配置されている。
回路セル間を接続する配線の効率を向上させることと、
回路セル間の信号伝播の遅延を低減する方法が種々提案
されている。その一例で回路セルの入出力端子配置の平
面図を示した図６（ａ）およびこの回路セルを隣接して
配置したときの入出力端子間を接続した状態の平面図を
示した図６（ｂ）を参照すると、回路セル６１は、セル
の中央部近辺の水平方向に入力端子６２および出力端子
６３が並べて配置されている。
【０００６】一方、このように入力端子６２ａおよび出
力端子６３ａが配置された回路ブロック６１ａおよび入
力端子６２ｂおよび出力端子６３ｂが配置された回路ブ
ロック６１ｂが複数個、図６（ｂ）では２個水平方向に
並べて配置され、出力端子６３ｂおよび入力端子６２ｂ
間が配線６４で接続されている。
力端子６３ａが配置された回路ブロック６１ａおよび入
力端子６２ｂおよび出力端子６３ｂが配置された回路ブ
ロック６１ｂが複数個、図６（ｂ）では２個水平方向に
並べて配置され、出力端子６３ｂおよび入力端子６２ｂ
間が配線６４で接続されている。
【０００７】
【発明が解決しようとする課題】前述した従来の半導体
装置では、図７および図８に示すように、入力端子７
２，７２ａ，７２ｂと、出力端子７３，７３ａ，７３ｂ
が回路セル７１の内部に配置されており、隣接する回路
セル７１ａ，７１ｂを接続する場合、配線を用いて接続
する必要があるため、配線負荷の増加により遅延時間が
増加し、かつ、他の回路セル間の配線効率を低くする欠
点があった。
装置では、図７および図８に示すように、入力端子７
２，７２ａ，７２ｂと、出力端子７３，７３ａ，７３ｂ
が回路セル７１の内部に配置されており、隣接する回路
セル７１ａ，７１ｂを接続する場合、配線を用いて接続
する必要があるため、配線負荷の増加により遅延時間が
増加し、かつ、他の回路セル間の配線効率を低くする欠
点があった。
【０００８】本発明の目的は、上述した欠点に鑑みなさ
れたものであり、配線効率の向上と遅延時間の減少とを
図った半導体集積回路装置およびその回路セルの多段接
続構造を提供することにある。
れたものであり、配線効率の向上と遅延時間の減少とを
図った半導体集積回路装置およびその回路セルの多段接
続構造を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
装置の特徴は、平面上のＹ軸方向の長さが互に等しい矩
形からなる複数の回路セルを有し、かつこれらの回路セ
ルをアレイ状に配置してなるセル列で構成される半導体
集積回路装置において、前記回路セル内の前記入力端子
および前記出力端子を隣接配置する他の回路セルとの境
界領域上であってそれぞれの前記回路セルの中心線を挟
んで対象の位置にある前記回路セル縁端部に配設し、そ
れぞれの前記入力端子および前記出力端子を多結晶シリ
コン層、第１の金属層および第の２金属層のうちの少な
くとも２つの層とを用いて形成したことにある。
装置の特徴は、平面上のＹ軸方向の長さが互に等しい矩
形からなる複数の回路セルを有し、かつこれらの回路セ
ルをアレイ状に配置してなるセル列で構成される半導体
集積回路装置において、前記回路セル内の前記入力端子
および前記出力端子を隣接配置する他の回路セルとの境
界領域上であってそれぞれの前記回路セルの中心線を挟
んで対象の位置にある前記回路セル縁端部に配設し、そ
れぞれの前記入力端子および前記出力端子を多結晶シリ
コン層、第１の金属層および第の２金属層のうちの少な
くとも２つの層とを用いて形成したことにある。
【００１０】また、前記回路セルを複数個Ｘ軸方向、Ｙ
軸方向または両方向にそれぞれ隣接配置することによっ
て、それぞれの前記入力端子および前記出力端子を接続
するときにのみ、それぞれの端子が前記第１および第２
の金属層であればスルーホール接続し、前記多結晶シリ
コン層および前記第１または第２の金属層であればコン
タクト接続する。
軸方向または両方向にそれぞれ隣接配置することによっ
て、それぞれの前記入力端子および前記出力端子を接続
するときにのみ、それぞれの端子が前記第１および第２
の金属層であればスルーホール接続し、前記多結晶シリ
コン層および前記第１または第２の金属層であればコン
タクト接続する。
【００１１】本発明の回路セルの多段接続構造の特徴
は、平面上のＹ軸方向の長さが互に等しい矩形からなる
複数の回路セルを有し、かつこの回路セルがアレイ状に
配置されてなるセル列で構成されるとともにこれらの回
路セル間の入力端子および出力端子を接続する回路セル
の多段接続構造において、前記回路セル内の前記入力端
子および前記出力端子が隣接配置される他の回路セルと
の境界領域上であって前記回路セルのＸ軸方向またはＹ
軸方向の中心線を挟んで対象の位置にある前記回路セル
縁端部に配設されるとともに、それぞれの前記入力端子
および前記出力端子が多結晶シリコン膜と第１または第
２の金属膜のいずれかとを用いて形成された回路セルを
用い、複数個の前記回路セルをＸ軸方向、Ｙ軸方向また
はこれら両方向にそれぞれ隣接配置することによって、
この隣接する一方の前記入力端子と他方の前記出力端子
とを接続するときのみスルーホール接続するようにした
ことにある。
は、平面上のＹ軸方向の長さが互に等しい矩形からなる
複数の回路セルを有し、かつこの回路セルがアレイ状に
配置されてなるセル列で構成されるとともにこれらの回
路セル間の入力端子および出力端子を接続する回路セル
の多段接続構造において、前記回路セル内の前記入力端
子および前記出力端子が隣接配置される他の回路セルと
の境界領域上であって前記回路セルのＸ軸方向またはＹ
軸方向の中心線を挟んで対象の位置にある前記回路セル
縁端部に配設されるとともに、それぞれの前記入力端子
および前記出力端子が多結晶シリコン膜と第１または第
２の金属膜のいずれかとを用いて形成された回路セルを
用い、複数個の前記回路セルをＸ軸方向、Ｙ軸方向また
はこれら両方向にそれぞれ隣接配置することによって、
この隣接する一方の前記入力端子と他方の前記出力端子
とを接続するときのみスルーホール接続するようにした
ことにある。
【００１２】
【発明の実施の形態】まず、本発明の第１の実施の形態
について図面を参照しながら説明する。図１（ａ）は本
発明の半導体集積回路装置の第１の実施の形態を示す回
路セルの入出力端子配置の平面図であり、図１（ｂ）は
この回路セルを用いてＸ軸方向に回路セルを隣接させて
入出力端子間を接続した状態を示す平面図である。
について図面を参照しながら説明する。図１（ａ）は本
発明の半導体集積回路装置の第１の実施の形態を示す回
路セルの入出力端子配置の平面図であり、図１（ｂ）は
この回路セルを用いてＸ軸方向に回路セルを隣接させて
入出力端子間を接続した状態を示す平面図である。
【００１３】図１（ａ）を参照すると、回路セル１の左
右の対向する２辺の略中央部に、それぞれ入力端子２、
出力端子３が配置されている。これらの端子の中心部に
回路セル１の縁端が一致するようにそれぞれ配置され
る。
右の対向する２辺の略中央部に、それぞれ入力端子２、
出力端子３が配置されている。これらの端子の中心部に
回路セル１の縁端が一致するようにそれぞれ配置され
る。
【００１４】回路セル１として、例えばインバータ１０
０のレイアウトを示した図２を参照すると、このレイア
ウトは公知技術のレイアウト例に対して本発明に適用す
るための入力端子および出力端子の位置を変更した例で
ある。ｎ型基板の例で第１メタル層１１ａからなる電源
電位線と、第２メタル層１１ｂからなる接地電位線と、
Ｐチャネル型トランジスタのソース電極を形成するｐ+
拡散層を第１メタル層１１ｂに接続するコンタクト１７
および第１メタル層１１ｂをｎ+ 拡散層を介して基板に
接続するコンタクト１６と、Ｐチャネル型およびＰ−ｗ
ｅｌｌ領域１４に形成されるｎチャネル型の各トランジ
スタのゲート電極を形成する多結晶シリコン層１３を入
力端子２に接続するコンタクトと、Ｐチャネル型トラン
ジスタのドレイン電極を形成するｐ+ 拡散層およびｎチ
ャネル型トランジスタのドレイン電極を形成するｎ+ 拡
散層をそれぞれ第１メタル層１１ｃに接続するコンタク
ト１８および２０と、第１メタル層１１ｃを第２メタル
層１２に接続し出力端子３のコンタクトに導出するため
のスルーホール１９と、ｎチャネル型トランジスタのソ
ース電極を形成するｎ+ 拡散層を第１メタル層１１ａに
接続するコンタクト２１および第１メタル層１１ａをｐ
+ 拡散層を介してＰ−ｗｅｌｌに接続するコンタクト２
２とを有してなる。
０のレイアウトを示した図２を参照すると、このレイア
ウトは公知技術のレイアウト例に対して本発明に適用す
るための入力端子および出力端子の位置を変更した例で
ある。ｎ型基板の例で第１メタル層１１ａからなる電源
電位線と、第２メタル層１１ｂからなる接地電位線と、
Ｐチャネル型トランジスタのソース電極を形成するｐ+
拡散層を第１メタル層１１ｂに接続するコンタクト１７
および第１メタル層１１ｂをｎ+ 拡散層を介して基板に
接続するコンタクト１６と、Ｐチャネル型およびＰ−ｗ
ｅｌｌ領域１４に形成されるｎチャネル型の各トランジ
スタのゲート電極を形成する多結晶シリコン層１３を入
力端子２に接続するコンタクトと、Ｐチャネル型トラン
ジスタのドレイン電極を形成するｐ+ 拡散層およびｎチ
ャネル型トランジスタのドレイン電極を形成するｎ+ 拡
散層をそれぞれ第１メタル層１１ｃに接続するコンタク
ト１８および２０と、第１メタル層１１ｃを第２メタル
層１２に接続し出力端子３のコンタクトに導出するため
のスルーホール１９と、ｎチャネル型トランジスタのソ
ース電極を形成するｎ+ 拡散層を第１メタル層１１ａに
接続するコンタクト２１および第１メタル層１１ａをｐ
+ 拡散層を介してＰ−ｗｅｌｌに接続するコンタクト２
２とを有してなる。
【００１５】一方、図１（ｂ）を参照すると、例えば図
１（ａ）で示したような回路セル１ａおよび１ｂがＸ軸
方向に隣接して配置されている。この隣接して配置され
た回路セル辺の中央部には、回路セル１ａの出力端子３
ａと回路セル１ｂの入力端子３ｂとで１つの入出力端子
を形成するように配置され、その中心に出力端子３ａと
入力端子２ｂとを接続するコンタクトホール４が形成さ
れている。
１（ａ）で示したような回路セル１ａおよび１ｂがＸ軸
方向に隣接して配置されている。この隣接して配置され
た回路セル辺の中央部には、回路セル１ａの出力端子３
ａと回路セル１ｂの入力端子３ｂとで１つの入出力端子
を形成するように配置され、その中心に出力端子３ａと
入力端子２ｂとを接続するコンタクトホール４が形成さ
れている。
【００１６】本発明の特徴とするところは、図２におい
て、回路セル１ａおよび１ｂ内の入力端子２ａ，２ｂ
と、出力端子３ａ，３ｂとを、Ｘ軸方向に隣接する回路
セル１ａ，１ｂの境界領域上に、入力端子３ａと出力端
子２ｂとを異なる層で形成し、回路セルの中心線に対し
て対象の位置に配置したことにある。
て、回路セル１ａおよび１ｂ内の入力端子２ａ，２ｂ
と、出力端子３ａ，３ｂとを、Ｘ軸方向に隣接する回路
セル１ａ，１ｂの境界領域上に、入力端子３ａと出力端
子２ｂとを異なる層で形成し、回路セルの中心線に対し
て対象の位置に配置したことにある。
【００１７】Ｘ軸方向に隣接配置する回路セル１ａと１
ｂとを接続する際に、回路セル１ａの出力端子３ａと回
路セル１ｂの入力端子２ｂとはそれぞれ異なった層で同
じ位置に配置されるため、スルーホール４のみでＸ方向
に隣接する回路セル１ａと１ｂとを接続することが可能
となる。
ｂとを接続する際に、回路セル１ａの出力端子３ａと回
路セル１ｂの入力端子２ｂとはそれぞれ異なった層で同
じ位置に配置されるため、スルーホール４のみでＸ方向
に隣接する回路セル１ａと１ｂとを接続することが可能
となる。
【００１８】例えば図２に示したインバータ１００をＸ
軸方向に隣接して配置した場合の切断線Ａ−Ａにおける
断面図を示した図３を参照すると、インバータ１００ａ
および１００ｂは、それぞれ基板上に酸化膜ＳｉＯ2 を
介して多結晶シリコン層１３が形成されゲート電極を入
力端子２ａおよび２ｂに導出する。
軸方向に隣接して配置した場合の切断線Ａ−Ａにおける
断面図を示した図３を参照すると、インバータ１００ａ
および１００ｂは、それぞれ基板上に酸化膜ＳｉＯ2 を
介して多結晶シリコン層１３が形成されゲート電極を入
力端子２ａおよび２ｂに導出する。
【００１９】この多結晶シリコン層１３の上層には酸化
膜ＳｉＯ2 を介し第１メタル層１１が形成され、ドレイ
ン電極をスルーホール１９を介してその上層に形成され
た第２メタル層１８に接続する。
膜ＳｉＯ2 を介し第１メタル層１１が形成され、ドレイ
ン電極をスルーホール１９を介してその上層に形成され
た第２メタル層１８に接続する。
【００２０】この第１メタル層１１の上層に酸化膜Ｓｉ
Ｏ2 を介し形成された第２メタル層１８は出力端子３ａ
および３ｂにそれぞれ導出される。
Ｏ2 を介し形成された第２メタル層１８は出力端子３ａ
および３ｂにそれぞれ導出される。
【００２１】これらのインバータ１００ａおよび１００
ｂを隣接して配置し、インバータ１００ａの出力端子３
ａとインバータ１００ｂの入力端子２ｂとを接続する場
合は、コンタクトホール４を形成することによりインバ
ータ１００ｂのゲート電極から導出された多結晶シリコ
ン層１３と第２メタル層１８を接続する。
ｂを隣接して配置し、インバータ１００ａの出力端子３
ａとインバータ１００ｂの入力端子２ｂとを接続する場
合は、コンタクトホール４を形成することによりインバ
ータ１００ｂのゲート電極から導出された多結晶シリコ
ン層１３と第２メタル層１８を接続する。
【００２２】一方、インバータ１００ｂに隣接して配置
されるインバータ１００ｃは、入力端子２ｃをインバー
タ１００ｂの出力端子３ｂに接続しない場合の例であ
る。すなわち、隣接して配置されてはいるものの、前述
したコンタクトホール４を形成しないので多結晶シリコ
ン層１３と第２メタル層１８が接続されることはない。
されるインバータ１００ｃは、入力端子２ｃをインバー
タ１００ｂの出力端子３ｂに接続しない場合の例であ
る。すなわち、隣接して配置されてはいるものの、前述
したコンタクトホール４を形成しないので多結晶シリコ
ン層１３と第２メタル層１８が接続されることはない。
【００２３】なお、上述した例では、入力端子を多結晶
シリコンで形成し、出力端子を第２メタル層で形成して
いるが、回路セルのレイアウトを一部変更することによ
り多結晶シリコンと第１メタル層、または第１メタル層
と第２メタル層のそれぞれの組み合せでも実現出来るこ
とは自明である。
シリコンで形成し、出力端子を第２メタル層で形成して
いるが、回路セルのレイアウトを一部変更することによ
り多結晶シリコンと第１メタル層、または第１メタル層
と第２メタル層のそれぞれの組み合せでも実現出来るこ
とは自明である。
【００２４】もし、従来例の回路セルにおいて、回路セ
ル内の入力端子および出力端子が回路セルの中心付近に
位置している場合、隣接配置する回路セル同士の接続に
必要な配線は、最低でも回路セルのＸ軸方向サイズの
（１／２）×２倍の配線が必要であったのが、本発明で
は全く不要になる。
ル内の入力端子および出力端子が回路セルの中心付近に
位置している場合、隣接配置する回路セル同士の接続に
必要な配線は、最低でも回路セルのＸ軸方向サイズの
（１／２）×２倍の配線が必要であったのが、本発明で
は全く不要になる。
【００２５】よって、従来では必要であったＸ軸方向に
隣接する回路セルを接続するのに必要な配線面積が不要
となり、他の回路セル間の接続のために使用することが
できる。
隣接する回路セルを接続するのに必要な配線面積が不要
となり、他の回路セル間の接続のために使用することが
できる。
【００２６】また同時に、隣接するセル間の接続のため
の配線が不要となったのでこの配線に起因した遅延時間
の減少を図ることができる。
の配線が不要となったのでこの配線に起因した遅延時間
の減少を図ることができる。
【００２７】一方、他の回路セルとの接続に関しては、
回路セル１ａの出力端子３ａと同じ層で形成する配線を
引き出すことにより接続が可能となる。また、隣接する
セル同士を接続しない場合は、入力端子と出力端子を形
成する層が異なるため、端に隣接配置しただけでは接続
されることはない。
回路セル１ａの出力端子３ａと同じ層で形成する配線を
引き出すことにより接続が可能となる。また、隣接する
セル同士を接続しない場合は、入力端子と出力端子を形
成する層が異なるため、端に隣接配置しただけでは接続
されることはない。
【００２８】図３は本発明の第２の実施の形態における
回路セルの構造を示し、図４は第２の実施の形態におけ
る回路セルを用いてＹ軸方向に隣接する回路セルを接続
した半導体装置である。
回路セルの構造を示し、図４は第２の実施の形態におけ
る回路セルを用いてＹ軸方向に隣接する回路セルを接続
した半導体装置である。
【００２９】図３を参照すると、回路セル５は、Ｘ軸方
向に対向する２辺の中央部であって左側の辺の縁端には
入力端子６、右側の辺の縁端には入力端子７が配置さ
れ、Ｙ軸方向に対向する２辺の中央部であって上側の辺
の縁端には入力端子８、右側の辺の縁端には出力端子９
が配置されている。
向に対向する２辺の中央部であって左側の辺の縁端には
入力端子６、右側の辺の縁端には入力端子７が配置さ
れ、Ｙ軸方向に対向する２辺の中央部であって上側の辺
の縁端には入力端子８、右側の辺の縁端には出力端子９
が配置されている。
【００３０】一方、図４を参照すると、例えば図３で示
したような回路セル５ｂおよび８ｂがＹ軸方向に隣接し
て配置されている。この隣接して配置された回路セルａ
および５ｂのセル辺の中央部には、回路セル５ａの出力
端子９ａと回路セル１ｂの入力端子７ｂとで１つの入出
力端子を形成するように配置され、その中心に出力端子
９ａと入力端子７ｂとを接続するコンタクトホール１０
が形成されている。
したような回路セル５ｂおよび８ｂがＹ軸方向に隣接し
て配置されている。この隣接して配置された回路セルａ
および５ｂのセル辺の中央部には、回路セル５ａの出力
端子９ａと回路セル１ｂの入力端子７ｂとで１つの入出
力端子を形成するように配置され、その中心に出力端子
９ａと入力端子７ｂとを接続するコンタクトホール１０
が形成されている。
【００３１】本発明の特徴とするところは、図３におい
ては入力端子７および出力端子９を図４においては入力
端子７ａおよび７ｂと出力端子９ａおよび９ｂとを設け
たことにある。
ては入力端子７および出力端子９を図４においては入力
端子７ａおよび７ｂと出力端子９ａおよび９ｂとを設け
たことにある。
【００３２】図４において、入力端子７ａおよび７ｂと
出力端子９ａおよび９ｂとを設けることにより、Ｘ軸方
向に隣接して配置する回路セルの接続のみでなくＹ軸方
向に隣接して配置する回路セル５ａおよび５ｂの接続も
スルーホール１０のみで行うことが可能となる。
出力端子９ａおよび９ｂとを設けることにより、Ｘ軸方
向に隣接して配置する回路セルの接続のみでなくＹ軸方
向に隣接して配置する回路セル５ａおよび５ｂの接続も
スルーホール１０のみで行うことが可能となる。
【００３３】もし、従来例の回路セルにおいて、回路セ
ル内の入力端子および出力端子が回路セルの中心付近に
位置している場合、隣接して配置する回路セル同士の接
続に必要な配線は、最低でも回路セルのＹ軸方向サイズ
の（１／２）×２倍の配線長が必要であったのが、本発
明では全く不要になる。
ル内の入力端子および出力端子が回路セルの中心付近に
位置している場合、隣接して配置する回路セル同士の接
続に必要な配線は、最低でも回路セルのＹ軸方向サイズ
の（１／２）×２倍の配線長が必要であったのが、本発
明では全く不要になる。
【００３４】よって、第１の実施の形態と同様に、従来
では必要であったＹ軸方向に隣接する回路セルを接続す
るために必要な配線面積が不要となり、他の回路セル間
の接続のために使用することができる。また同時に、隣
接して配置するセル間を接続するための配線に起因する
信号伝播の遅延時間を減少させることができる。
では必要であったＹ軸方向に隣接する回路セルを接続す
るために必要な配線面積が不要となり、他の回路セル間
の接続のために使用することができる。また同時に、隣
接して配置するセル間を接続するための配線に起因する
信号伝播の遅延時間を減少させることができる。
【００３５】他の回路セルとの接続に関しては、回路セ
ル５ａの出力端子９ａと同層で配線を引き出すことによ
り接続が可能となる。また、隣接するセル同士を接続し
ない場合は、入力端子と出力端子を形成する層が異なる
ため、単に隣接配置しただけでは接続されることはな
い。
ル５ａの出力端子９ａと同層で配線を引き出すことによ
り接続が可能となる。また、隣接するセル同士を接続し
ない場合は、入力端子と出力端子を形成する層が異なる
ため、単に隣接配置しただけでは接続されることはな
い。
【００３６】
【発明の効果】以上説明したように、本発明の半導体装
置は、隣接する回路セル同士の境界領域上に、回路セル
内の入力端子および出力端子を、それぞれ異なる層で形
成し、かつ回路セルのＸ軸方向の中心線上であって対向
する２辺の縁端部、およびＹ軸方向の中心線上であって
対向する２辺の縁端部にそれぞれ配置し、それぞれの端
子をスルーホールで接続することにより、従来では必要
であった接続用配線が不要となるため、配線効率の向上
による高集積化と回路セル間接続用配線による信号伝播
の遅延時間を減少させ高速化を図ることができる。
置は、隣接する回路セル同士の境界領域上に、回路セル
内の入力端子および出力端子を、それぞれ異なる層で形
成し、かつ回路セルのＸ軸方向の中心線上であって対向
する２辺の縁端部、およびＹ軸方向の中心線上であって
対向する２辺の縁端部にそれぞれ配置し、それぞれの端
子をスルーホールで接続することにより、従来では必要
であった接続用配線が不要となるため、配線効率の向上
による高集積化と回路セル間接続用配線による信号伝播
の遅延時間を減少させ高速化を図ることができる。
【図１】（ａ）本発明の第１の実施の形態における回路
セルの入出力端子配置を示す平面図である。 （ｂ）図１（ａ）に示した回路セルを用いてＸ軸方向に
隣接する回路セルをの入出力端子間を接続した状態の主
要部の平面図である。
セルの入出力端子配置を示す平面図である。 （ｂ）図１（ａ）に示した回路セルを用いてＸ軸方向に
隣接する回路セルをの入出力端子間を接続した状態の主
要部の平面図である。
【図２】回路セルのレイアウトの一例を示した平面図で
ある。
ある。
【図３】回路セルを隣接配置したときの入力端子および
出力端子の接続状態と、非接続状態を模式的に示す断面
図である。
出力端子の接続状態と、非接続状態を模式的に示す断面
図である。
【図４】（ａ）本発明の第２の実施の形態における回路
セルを示す平面図である。 （ｂ）図４（ａ）に示した回路セルを用いてＸ軸方向に
隣接する回路セルを接続した半導体集積回路装置の主要
部の平面図である。
セルを示す平面図である。 （ｂ）図４（ａ）に示した回路セルを用いてＸ軸方向に
隣接する回路セルを接続した半導体集積回路装置の主要
部の平面図である。
【図５】（ａ）連続カラムアレイ型のゲートアレイの平
面図である。 （ｂ）敷き詰め型のゲートアレイの平面図である。
面図である。 （ｂ）敷き詰め型のゲートアレイの平面図である。
【図６】（ａ）従来の回路セルの一例を示す平面図であ
る。 （ｂ）従来の回路セルを用いてＸ軸方向に隣接する回路
セルを接続した半導体集積回路装置の回路セルの主要部
の一例を示す平面図である。
る。 （ｂ）従来の回路セルを用いてＸ軸方向に隣接する回路
セルを接続した半導体集積回路装置の回路セルの主要部
の一例を示す平面図である。
１，１ａ，１ｂ，５，５ａ，５ｂ，６１，６１ｂ 回
路セル ２，２ａ，２ｂ，６，６ａ，６ｂ，７，７ａ，７ｂ，６
２，６２ａ，６２ｂ入力端子 ３，３ａ，３ｂ，８，８ａ，８ｂ，９，９ａ，９ｂ，６
３，６３ａ，６３ｂ出力端子 ４ メタル層および多結晶シリコン層接続用のコンタ
クト １９ メタル層相互接続用のスルーホール １４ 回路セル接続用の配線 ５０ 連続カラムアレイ型のゲートアレイ ５１，５６ 入出力バッファ ５２，５７ 周辺領域 ５３，５８ 回路セル ５４，６０ 内部領域 １００ インバータ １００ａ，１００ｂ，１００ｃ 模式的な断面図で示
すインバータ
路セル ２，２ａ，２ｂ，６，６ａ，６ｂ，７，７ａ，７ｂ，６
２，６２ａ，６２ｂ入力端子 ３，３ａ，３ｂ，８，８ａ，８ｂ，９，９ａ，９ｂ，６
３，６３ａ，６３ｂ出力端子 ４ メタル層および多結晶シリコン層接続用のコンタ
クト １９ メタル層相互接続用のスルーホール １４ 回路セル接続用の配線 ５０ 連続カラムアレイ型のゲートアレイ ５１，５６ 入出力バッファ ５２，５７ 周辺領域 ５３，５８ 回路セル ５４，６０ 内部領域 １００ インバータ １００ａ，１００ｂ，１００ｃ 模式的な断面図で示
すインバータ
Claims (3)
- 【請求項１】 平面上のＹ軸方向の長さが互に等しい矩
形からなる複数の回路セルを有し、かつこれらの回路セ
ルをアレイ状に配置してなるセル列で構成される半導体
集積回路装置において、前記回路セル内の前記入力端子
および前記出力端子を隣接配置する他の回路セルとの境
界領域上であってそれぞれの前記回路セルの中心線を挟
んで対象の位置にある前記回路セル縁端部に配設し、そ
れぞれの前記入力端子および前記出力端子を多結晶シリ
コン層、第１の金属層および第の２金属層のうちの少な
くとも２つの層とを用いて形成したことを特徴とする半
導体集積回路装置。 - 【請求項２】 前記回路セルを複数個Ｘ軸方向、Ｙ軸方
向または両方向にそれぞれ隣接配置することによって、
それぞれの前記入力端子および前記出力端子を接続する
ときにのみ、それぞれの端子が前記第１および第２の金
属層であればスルーホール接続し、前記多結晶シリコン
層および前記第１または第２の金属層であればコンタク
ト接続する請求項１記載の半導体集積回路装置。 - 【請求項３】 平面上のＹ軸方向の長さが互に等しい矩
形からなる複数の回路セルを有し、かつこの回路セルが
アレイ状に配置されてなるセル列で構成されるとともに
これらの回路セル間の入力端子および出力端子を接続す
る回路セルの多段接続構造において、前記回路セル内の
前記入力端子および前記出力端子が隣接配置される他の
回路セルとの境界領域上であって前記回路セルのＸ軸方
向またはＹ軸方向の中心線を挟んで対象の位置にある前
記回路セル縁端部に配設されるとともに、それぞれの前
記入力端子および前記出力端子が多結晶シリコン膜と第
１または第２の金属膜のいずれかとを用いて形成された
回路セルを用い、複数個の前記回路セルをＸ軸方向、Ｙ
軸方向またはこれら両方向にそれぞれ隣接配置すること
によって、この隣接する一方の前記入力端子と他方の前
記出力端子とを接続するときのみスルーホールまたはコ
ンタクト接続するようにした回路セルの多段接続構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7341514A JP3019764B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体集積回路装置およびその回路セルの多段接続構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7341514A JP3019764B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体集積回路装置およびその回路セルの多段接続構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181284A true JPH09181284A (ja) | 1997-07-11 |
| JP3019764B2 JP3019764B2 (ja) | 2000-03-13 |
Family
ID=18346658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7341514A Expired - Lifetime JP3019764B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体集積回路装置およびその回路セルの多段接続構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3019764B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6800883B2 (en) | 2000-09-21 | 2004-10-05 | Matsushita Electric Industrial Co., Ltd. | CMOS basic cell and method for fabricating semiconductor integrated circuit using the same |
-
1995
- 1995-12-27 JP JP7341514A patent/JP3019764B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6800883B2 (en) | 2000-09-21 | 2004-10-05 | Matsushita Electric Industrial Co., Ltd. | CMOS basic cell and method for fabricating semiconductor integrated circuit using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3019764B2 (ja) | 2000-03-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991207 |